JPH05268046A - 半導体集積回路及びその試験方法 - Google Patents
半導体集積回路及びその試験方法Info
- Publication number
- JPH05268046A JPH05268046A JP4061606A JP6160692A JPH05268046A JP H05268046 A JPH05268046 A JP H05268046A JP 4061606 A JP4061606 A JP 4061606A JP 6160692 A JP6160692 A JP 6160692A JP H05268046 A JPH05268046 A JP H05268046A
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- JP
- Japan
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- terminal
- emitter follower
- test
- power supply
- integrated circuit
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】半導体ウェハ状態での試験時に、ＥＣＬ出力バ
ッファの同時動作による電源電位変動に起因する回路誤
動作を防ぐこと。 【構成】試験時に、エミッタフォロアに電流を流さず、
エミッタフォロアトランジスタＱ３のベース電位を測定
することによって、ファンクションテストを実施する。
これによって、ファンクション試験時に、エミッタフォ
ロア電流の変動がなくなり、電源電位が安定し、回路誤
動作を防ぐことができる。
ッファの同時動作による電源電位変動に起因する回路誤
動作を防ぐこと。 【構成】試験時に、エミッタフォロアに電流を流さず、
エミッタフォロアトランジスタＱ３のベース電位を測定
することによって、ファンクションテストを実施する。
これによって、ファンクション試験時に、エミッタフォ
ロア電流の変動がなくなり、電源電位が安定し、回路誤
動作を防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路及びその
試験方法に関し、特にゲートアレイ方式のＥＣＬ出力バ
ッファとその試験方法に関する。
試験方法に関し、特にゲートアレイ方式のＥＣＬ出力バ
ッファとその試験方法に関する。
【０００２】
【従来の技術】図３において、従来のＥＣＬ出力バッフ
ァは、入力トランジスタＱ１と、リファレンストランジ
スタＱ２と、定電流源１０と、入力端子１と、リファレ
ンス電源端子２と、低位側電源端子４と、高位側電源端
子３と、エミッタフォロアトランジスタＱ３と、エミッ
タフォロア通常出力端子５と、抵抗Ｒとを備えている。
ァは、入力トランジスタＱ１と、リファレンストランジ
スタＱ２と、定電流源１０と、入力端子１と、リファレ
ンス電源端子２と、低位側電源端子４と、高位側電源端
子３と、エミッタフォロアトランジスタＱ３と、エミッ
タフォロア通常出力端子５と、抵抗Ｒとを備えている。
【０００３】従来のＥＣＬ出力バッファを有するゲート
アレイ方式の半導体集積回路においては、図３に示すよ
うに、エミッタフォロアトランジスタＱ３のエミッタ電
極に直結する出力端子５を備え、集積回路の実使用時に
は前記出力端子５に、チップ外にて抵抗を終端すること
によってエミッタフォロアを構成し、ＥＣＬ出力レベル
を出力する。
アレイ方式の半導体集積回路においては、図３に示すよ
うに、エミッタフォロアトランジスタＱ３のエミッタ電
極に直結する出力端子５を備え、集積回路の実使用時に
は前記出力端子５に、チップ外にて抵抗を終端すること
によってエミッタフォロアを構成し、ＥＣＬ出力レベル
を出力する。
【０００４】
【発明が解決しようとする課題】この従来のＥＣＬ出力
バッファ回路では、出力レベルが高位（以下Ｈと略す）
の場合と、低位（以下Ｌと略す）の場合において、エミ
ッタフォロアトランジスタＱ３のコレクタもしくはエミ
ッタを流れる電流値が大きく異なる。このため、出力レ
ベルがＨからＬもしくはＬからＨに変化する時、高位側
電源端子３よりエミッタフォロアトランジスタＱ３のコ
レクタへ流れ込む電流値が変化し、結果的に高位側電源
の電位変動をもたらす。
バッファ回路では、出力レベルが高位（以下Ｈと略す）
の場合と、低位（以下Ｌと略す）の場合において、エミ
ッタフォロアトランジスタＱ３のコレクタもしくはエミ
ッタを流れる電流値が大きく異なる。このため、出力レ
ベルがＨからＬもしくはＬからＨに変化する時、高位側
電源端子３よりエミッタフォロアトランジスタＱ３のコ
レクタへ流れ込む電流値が変化し、結果的に高位側電源
の電位変動をもたらす。
【０００５】このため、複数のＥＣＬ出力バッファが同
時に出力レベルが変化すると、高位側電源の電位変動の
大きさが、集積回路の回路動作に対して無視できなくな
り、結果的に回路の誤動作を招くという問題点がある。
特にゲートアレイの場合、半導体ウェハ状態での試験に
使用するプローブカードは、品種によらず共通とするこ
とによってＴＡＴの短縮をはかることが多く、このため
電源電位はそのゲートアレイの品種によらない共通電源
パッドのみから供給される。またプローブカードを介し
てテスタ電源と接続されるため、パッケージに実装した
場合よりもパッドに付加される容量は大きくなる場合が
多い。これらの理由により、特にゲートアレイの場合、
ウェハ状態の試験時には、パッケージに実装した実使用
時よりも、ＥＣＬ出力バッファの同時動作による回路誤
動作に陥る確率が高いという問題点が有る。
時に出力レベルが変化すると、高位側電源の電位変動の
大きさが、集積回路の回路動作に対して無視できなくな
り、結果的に回路の誤動作を招くという問題点がある。
特にゲートアレイの場合、半導体ウェハ状態での試験に
使用するプローブカードは、品種によらず共通とするこ
とによってＴＡＴの短縮をはかることが多く、このため
電源電位はそのゲートアレイの品種によらない共通電源
パッドのみから供給される。またプローブカードを介し
てテスタ電源と接続されるため、パッケージに実装した
場合よりもパッドに付加される容量は大きくなる場合が
多い。これらの理由により、特にゲートアレイの場合、
ウェハ状態の試験時には、パッケージに実装した実使用
時よりも、ＥＣＬ出力バッファの同時動作による回路誤
動作に陥る確率が高いという問題点が有る。
【０００６】本発明の目的は、前記問題点を解決し、電
源電圧の変動による回路誤動作が発生しないようにした
半導体集積回路及びその試験方法を提供することにあ
る。
源電圧の変動による回路誤動作が発生しないようにした
半導体集積回路及びその試験方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
の構成は、ＥＣＬ出力バッファのエミッタフォロアトラ
ンジスタのエミッタ電極につながる通常出力端子の他
に、エミッタフォロアトランジスタのベース電極につな
がる出力端子も備えていることを特徴とする。
の構成は、ＥＣＬ出力バッファのエミッタフォロアトラ
ンジスタのエミッタ電極につながる通常出力端子の他
に、エミッタフォロアトランジスタのベース電極につな
がる出力端子も備えていることを特徴とする。
【０００８】また、本発明の試験方法の構成は、半導体
ウェハ状態における試験時に、前記第２の出力端子の電
位を測定することにより、ファンクションテストを行う
ことを特徴とする。
ウェハ状態における試験時に、前記第２の出力端子の電
位を測定することにより、ファンクションテストを行う
ことを特徴とする。
【０００９】
【実施例】図１は本発明の第１の実施例の半導体集積回
路を示す回路図である。
路を示す回路図である。
【００１０】図１において、本実施例は、入力トランジ
スタＱ１，リファレンストランジスタＱ２，入力端子
１，リファレンス電源端子２，定電流源１０，高位側電
源端子３，低位側電源端子４，エミットフォロアトラン
ジスタＱ３，例えば出力パッドのごときエミッタフォロ
ア通常出力端子５，例えば出力パッドのごときエミッタ
フォロアベース出力端子６，抵抗Ｒとを備えている。
スタＱ１，リファレンストランジスタＱ２，入力端子
１，リファレンス電源端子２，定電流源１０，高位側電
源端子３，低位側電源端子４，エミットフォロアトラン
ジスタＱ３，例えば出力パッドのごときエミッタフォロ
ア通常出力端子５，例えば出力パッドのごときエミッタ
フォロアベース出力端子６，抵抗Ｒとを備えている。
【００１１】本発明の第１の実施例のＥＣＬ出力バッフ
ァの回路は、図３の従来のＥＣＬ出力バッファに加え
て、エミッタフォロアベース出力端子６（以下ＥＦＢ端
子６と略す）を備えている。この端子６は、ウェハ状態
での試験時にＥＣＬ出力バッファの同時動作を回避しえ
ない機能試験用端子である。
ァの回路は、図３の従来のＥＣＬ出力バッファに加え
て、エミッタフォロアベース出力端子６（以下ＥＦＢ端
子６と略す）を備えている。この端子６は、ウェハ状態
での試験時にＥＣＬ出力バッファの同時動作を回避しえ
ない機能試験用端子である。
【００１２】ＥＦＢ端子６の出力レベルは、エミッタフ
ォロア通常出力端子５（以下ＥＦＥ端子５と略す）に比
べ、ベース・エミッタ間順方向電圧分だけ高位側にシフ
トしているが、通常出力端子５と同じ動作をするため、
機能試験用端子として用いることができる。よって、Ｅ
ＦＢ端子６の電位を測定することによって、ＥＦＥ端子
５を外付抵抗で終端することなしに、すなわちエミッタ
フォロアトランジスタＱ３に電流を流すことなしに機能
試験することが可能となる。
ォロア通常出力端子５（以下ＥＦＥ端子５と略す）に比
べ、ベース・エミッタ間順方向電圧分だけ高位側にシフ
トしているが、通常出力端子５と同じ動作をするため、
機能試験用端子として用いることができる。よって、Ｅ
ＦＢ端子６の電位を測定することによって、ＥＦＥ端子
５を外付抵抗で終端することなしに、すなわちエミッタ
フォロアトランジスタＱ３に電流を流すことなしに機能
試験することが可能となる。
【００１３】ＥＦＢ端子６の出力レベルの変化は、高位
側電源端子３から流れ出す電流値を変化させないため、
複数のＥＣＬ出力バッファが同時に出力レベルが変化し
ても高位側電源の電位変動は生じない。
側電源端子３から流れ出す電流値を変化させないため、
複数のＥＣＬ出力バッファが同時に出力レベルが変化し
ても高位側電源の電位変動は生じない。
【００１４】また、半導体ウェハ状態での試験時に、エ
ミッタフォロアに電流を流さず、エミッタフォロアトラ
ンジスタＱ３のベース電位を測定することによって、フ
ァンクションテストを実施する。これによって、ファン
クション試験時に、エミッタフォロア電流の変動がなく
なり、電源電位が安定し、回路動作を防ぐことができ
る。
ミッタフォロアに電流を流さず、エミッタフォロアトラ
ンジスタＱ３のベース電位を測定することによって、フ
ァンクションテストを実施する。これによって、ファン
クション試験時に、エミッタフォロア電流の変動がなく
なり、電源電位が安定し、回路動作を防ぐことができ
る。
【００１５】図２は本発明の第２の実施例のＥＣＬ出力
バッファの回路図である。図２において、本実施例は図
１のＥＦＢ端子６とＥＦＥ端子５とを、端子８をゲート
入力とするスイッチ用ＭＯＳトランジスタＭを介して接
続し、共通端子化したものである。
バッファの回路図である。図２において、本実施例は図
１のＥＦＢ端子６とＥＦＥ端子５とを、端子８をゲート
入力とするスイッチ用ＭＯＳトランジスタＭを介して接
続し、共通端子化したものである。
【００１６】通常動作時には、スイッチ用ＭＯＳトラン
ジスタＭをオフさせ、出力端子７に外付抵抗を終端する
ことによって、図３の従来回路と同じ回路動作をする。
ジスタＭをオフさせ、出力端子７に外付抵抗を終端する
ことによって、図３の従来回路と同じ回路動作をする。
【００１７】また、スイッチ用ＭＯＳトランジスタＭを
オンさせ、出力端子７に抵抗を終端しない場合、図１の
ＥＦＢ端子６と同じ動作をし、前記第１の実施例と同様
に、出力バッファの同時動作による高位側電源端子３の
電位変動を起こすことなく、機能試験することが可能と
なる。
オンさせ、出力端子７に抵抗を終端しない場合、図１の
ＥＦＢ端子６と同じ動作をし、前記第１の実施例と同様
に、出力バッファの同時動作による高位側電源端子３の
電位変動を起こすことなく、機能試験することが可能と
なる。
【００１８】
【発明の効果】以上説明したように、本発明は、第２の
端子を例えば機能試験用端子として使用することによっ
て、複数のＥＣＬ出力バッファが同時動作した場合の高
位側電位の変動に起因する回路動作を防止することがで
きるという効果がある。
端子を例えば機能試験用端子として使用することによっ
て、複数のＥＣＬ出力バッファが同時動作した場合の高
位側電位の変動に起因する回路動作を防止することがで
きるという効果がある。
【図１】本発明の第１の実施例の半導体集積回路の回路
図である。
図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来のＥＣＬ出力バッファの回路図である。
１ 入力端子 ２ リファレンス電源端子 ３ 高位側電源端子 ４ 低位側電源端子 ５ エミッタフォロア通常出力端子 ６ エミッタフォロアベース出力端子 ７ 出力端子 ８ スイッチ用端子 Ｒ 抵抗 Ｑ１ 入力トランジスタ Ｑ２ リファレンストランジスタ Ｑ３ エミッタフォロアトランジスタ Ｍ スイッチ用ＭＯＳトランジスタ １０ 定電流源
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/086 8941−5Ｊ
Claims (3)
- 【請求項１】 複数のＥＣＬ出力バッファを備えた半導
体集積回路において、前記バッファを構成するエミッタ
フォロァトランジスタのエミッタに接続された第１の出
力端子とベースに接続された第２の出力端子とを備えた
ことを特徴とする半導体集積回路。 - 【請求項２】 前記トランジスタのエミッタとベースと
の間に、電界効果トランジスタからなるスイッチング素
子を介している請求項１記載の半導体集積回路。 - 【請求項３】 半導体ウェハ状態における試験時に、前
記第２の出力端子の電位を測定することにより、ファン
クションテストを行うことを特徴とする試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061606A JPH05268046A (ja) | 1992-03-18 | 1992-03-18 | 半導体集積回路及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061606A JPH05268046A (ja) | 1992-03-18 | 1992-03-18 | 半導体集積回路及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268046A true JPH05268046A (ja) | 1993-10-15 |
Family
ID=13175997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4061606A Withdrawn JPH05268046A (ja) | 1992-03-18 | 1992-03-18 | 半導体集積回路及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268046A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0983329A (ja) * | 1995-09-13 | 1997-03-28 | Nec Corp | 半導体集積回路 |
-
1992
- 1992-03-18 JP JP4061606A patent/JPH05268046A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0983329A (ja) * | 1995-09-13 | 1997-03-28 | Nec Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |