JP2003195958A - 定電流源回路および集積回路 - Google Patents
定電流源回路および集積回路Info
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- JP2003195958A JP2003195958A JP2001396269A JP2001396269A JP2003195958A JP 2003195958 A JP2003195958 A JP 2003195958A JP 2001396269 A JP2001396269 A JP 2001396269A JP 2001396269 A JP2001396269 A JP 2001396269A JP 2003195958 A JP2003195958 A JP 2003195958A
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Abstract
(57)【要約】
【課題】 カレントミラー構成の電流源用トランジスタ
がオフされる時間を短縮し、定電流源としての精度を向
上させることが可能な定電流源回路および集積回路を提
供することを目的とする。 【解決手段】 ベースおよびコレクタが短絡されてお
り、基準電流（Ｉ１）に応じたベース・エミッタ間電圧
（Ｖｂｅ）を生じさせる第１トランジスタ（Ｑ１）と、
第１トランジスタ（Ｑ１）のベース・エミッタ間電圧
（Ｖｂｅ）がベースに印加され、基準電流（Ｉ１）と同
じ値のコレクタ電流を出力する第２トランジスタ（Ｑ
２，Ｑ３）と、第１，第２トランジスタ（Ｑ１〜Ｑ３）
のベースの電位（Ｖａ）と第１，第２トランジスタ（Ｑ
１〜Ｑ３）のエミッタに接続された電源電位（Ｖｃｃ）
との関係に応じて、第１，第２トランジスタ（Ｑ１〜Ｑ
３）のベースの電位（Ｖａ）を低下させる素子（Ｄ１）
とを有することにより上記課題を解決する。
がオフされる時間を短縮し、定電流源としての精度を向
上させることが可能な定電流源回路および集積回路を提
供することを目的とする。 【解決手段】 ベースおよびコレクタが短絡されてお
り、基準電流（Ｉ１）に応じたベース・エミッタ間電圧
（Ｖｂｅ）を生じさせる第１トランジスタ（Ｑ１）と、
第１トランジスタ（Ｑ１）のベース・エミッタ間電圧
（Ｖｂｅ）がベースに印加され、基準電流（Ｉ１）と同
じ値のコレクタ電流を出力する第２トランジスタ（Ｑ
２，Ｑ３）と、第１，第２トランジスタ（Ｑ１〜Ｑ３）
のベースの電位（Ｖａ）と第１，第２トランジスタ（Ｑ
１〜Ｑ３）のエミッタに接続された電源電位（Ｖｃｃ）
との関係に応じて、第１，第２トランジスタ（Ｑ１〜Ｑ
３）のベースの電位（Ｖａ）を低下させる素子（Ｄ１）
とを有することにより上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、定電流源回路およ
び集積回路に係り、特にカレントミラー接続を利用する
定電流源回路および集積回路に関する。
び集積回路に係り、特にカレントミラー接続を利用する
定電流源回路および集積回路に関する。
【０００２】
【従来の技術】例えばカレントミラー接続（Currrent M
irror Connection）を利用した定電流源回路（以下、単
にカレントミラー回路という）は、集積回路（Integrat
ed Circuit）の内部回路などで利用される。
irror Connection）を利用した定電流源回路（以下、単
にカレントミラー回路という）は、集積回路（Integrat
ed Circuit）の内部回路などで利用される。
【０００３】図３は、カレントミラー回路の一例の構成
図を示す。図３のカレントミラー回路は、バイアス用ト
ランジスタとしてのｐｎｐトランジスタＱ１と、電流源
用トランジスタとしてのｐｎｐトランジスタＱ２，Ｑ３
と、定電流源１０とを有するように構成されている。
図を示す。図３のカレントミラー回路は、バイアス用ト
ランジスタとしてのｐｎｐトランジスタＱ１と、電流源
用トランジスタとしてのｐｎｐトランジスタＱ２，Ｑ３
と、定電流源１０とを有するように構成されている。
【０００４】ｐｎｐトランジスタＱ１は、コレクタとベ
ースとが短絡されていると共に、エミッタが電源電圧Ｖ
ｃｃに接続されている。また、ｐｎｐトランジスタＱ１
は、コレクタおよびベースが定電流源１０を介して接地
されていると共に、ｐｎｐトランジスタＱ２，Ｑ３のベ
ースに接続されている。なお、定電流源１０は、基準電
流Ｉ１を流すものである。
ースとが短絡されていると共に、エミッタが電源電圧Ｖ
ｃｃに接続されている。また、ｐｎｐトランジスタＱ１
は、コレクタおよびベースが定電流源１０を介して接地
されていると共に、ｐｎｐトランジスタＱ２，Ｑ３のベ
ースに接続されている。なお、定電流源１０は、基準電
流Ｉ１を流すものである。
【０００５】ｐｎｐトランジスタＱ２，Ｑ３は、エミッ
タが電源電圧Ｖｃｃに接続されていると共に、ベースが
ｐｎｐトランジスタＱ１のベースに接続されている。ま
た、ｐｎｐトランジスタＱ２，Ｑ３は、コレクタが電流
Ｉ２，Ｉ３を利用する様々な回路に接続されている。
タが電源電圧Ｖｃｃに接続されていると共に、ベースが
ｐｎｐトランジスタＱ１のベースに接続されている。ま
た、ｐｎｐトランジスタＱ２，Ｑ３は、コレクタが電流
Ｉ２，Ｉ３を利用する様々な回路に接続されている。
【０００６】ｐｎｐトランジスタＱ１は、コレクタ電流
が基準電流Ｉ１に等しくなるようにバイアスされ、コレ
クタに基準電流Ｉ１を流すようなベース・エミッタ間電
圧Ｖｂｅが生じる。なお、ｐｎｐトランジスタＱ１のベ
ースとｐｎｐトランジスタＱ２，Ｑ３のベースとは接続
されているため、ｐｎｐトランジスタＱ１のベース・エ
ミッタ間電圧ＶｂｅがｐｎｐトランジスタＱ２，Ｑ３の
ベースに印加される。
が基準電流Ｉ１に等しくなるようにバイアスされ、コレ
クタに基準電流Ｉ１を流すようなベース・エミッタ間電
圧Ｖｂｅが生じる。なお、ｐｎｐトランジスタＱ１のベ
ースとｐｎｐトランジスタＱ２，Ｑ３のベースとは接続
されているため、ｐｎｐトランジスタＱ１のベース・エ
ミッタ間電圧ＶｂｅがｐｎｐトランジスタＱ２，Ｑ３の
ベースに印加される。
【０００７】したがって、ｐｎｐトランジスタＱ１と、
ｐｎｐトランジスタＱ２，Ｑ３とが同じ特性を持つ素子
であれば、ｐｎｐトランジスタＱ２，Ｑ３はｐｎｐトラ
ンジスタＱ１と同一条件でバイアスされるため、コレク
タ電流が基準電流Ｉ１に等しくなる。つまり、カレント
ミラー回路では、ｐｎｐトランジスタＱ２，Ｑ３から出
力される電流Ｉ２，Ｉ３が定電流源１０に流れる電流Ｉ
１と等しくなる。
ｐｎｐトランジスタＱ２，Ｑ３とが同じ特性を持つ素子
であれば、ｐｎｐトランジスタＱ２，Ｑ３はｐｎｐトラ
ンジスタＱ１と同一条件でバイアスされるため、コレク
タ電流が基準電流Ｉ１に等しくなる。つまり、カレント
ミラー回路では、ｐｎｐトランジスタＱ２，Ｑ３から出
力される電流Ｉ２，Ｉ３が定電流源１０に流れる電流Ｉ
１と等しくなる。
【０００８】
【発明が解決しようとする課題】ところで、図３のカレ
ントミラー回路に供給される電源電圧Ｖｃｃは、様々な
要因により急峻に立ち下がる場合がある。この場合、カ
レントミラー回路は図４のように動作する。
ントミラー回路に供給される電源電圧Ｖｃｃは、様々な
要因により急峻に立ち下がる場合がある。この場合、カ
レントミラー回路は図４のように動作する。
【０００９】図４は、電源電圧Ｖｃｃが急峻に立ち下が
った場合の動作の一例について説明する図を示す。例え
ば図４（Ａ）のように電源電圧Ｖｃｃが電圧Ｖｃｃ１か
らＶｃｃ２に急峻に立ち下がると、ｐｎｐトランジスタ
Ｑ１〜Ｑ３のベースと同じ電位のＡ点の電圧Ｖaは図４
（Ｂ）のように変化する。
った場合の動作の一例について説明する図を示す。例え
ば図４（Ａ）のように電源電圧Ｖｃｃが電圧Ｖｃｃ１か
らＶｃｃ２に急峻に立ち下がると、ｐｎｐトランジスタ
Ｑ１〜Ｑ３のベースと同じ電位のＡ点の電圧Ｖaは図４
（Ｂ）のように変化する。
【００１０】電源電圧Ｖｃｃの変化に比べて電圧Ｖａの
変化が緩やかであるのは、ｐｎｐトランジスタＱ１〜Ｑ
３のベースとサブストレート（ＳＵＢ）との間に存在す
る容量Ｃｓに基づくものである。電圧Ｖａは容量Ｃｓに
蓄えられた電荷を放電するため、電源電圧Ｖｃｃの変化
より緩やかに変化する。
変化が緩やかであるのは、ｐｎｐトランジスタＱ１〜Ｑ
３のベースとサブストレート（ＳＵＢ）との間に存在す
る容量Ｃｓに基づくものである。電圧Ｖａは容量Ｃｓに
蓄えられた電荷を放電するため、電源電圧Ｖｃｃの変化
より緩やかに変化する。
【００１１】この結果、電源電圧Ｖｃｃが電圧Ｖｃｃ１
からＶｃｃ２に急峻に立ち下がった場合、電源電圧Ｖｃ
ｃが電圧Ｖａより小さくなる時間帯が生じる。つまり、
ベース・エミッタ間に逆方向の電圧が印加されるため、
ｐｎｐトランジスタＱ２，Ｑ３はオフされる。したがっ
て、ｐｎｐトランジスタＱ２，Ｑ３から出力される電流
Ｉ２，Ｉ３は、図４（Ｃ）のように時間ｔだけオフされ
る。
からＶｃｃ２に急峻に立ち下がった場合、電源電圧Ｖｃ
ｃが電圧Ｖａより小さくなる時間帯が生じる。つまり、
ベース・エミッタ間に逆方向の電圧が印加されるため、
ｐｎｐトランジスタＱ２，Ｑ３はオフされる。したがっ
て、ｐｎｐトランジスタＱ２，Ｑ３から出力される電流
Ｉ２，Ｉ３は、図４（Ｃ）のように時間ｔだけオフされ
る。
【００１２】なお、時間ｔは、以下の式（１）により算
出される。式（１）を参照すると、低消費電流化によっ
て基準電流Ｉ１を小さくした場合，電源電圧Ｖｃｃの変
動値が大きい場合に時間ｔが長くなることが分かる。
出される。式（１）を参照すると、低消費電流化によっ
て基準電流Ｉ１を小さくした場合，電源電圧Ｖｃｃの変
動値が大きい場合に時間ｔが長くなることが分かる。
【００１３】
【数１】
このように、ｐｎｐトランジスタＱ２，Ｑ３から出力さ
れる電流Ｉ２，Ｉ３がオフされる時間ｔが生じると、定
電流源としての精度が悪化し、電流Ｉ２，Ｉ３を利用す
る回路に誤動作（例えば論理値の反転など）が生じてし
まうという問題があった。
れる電流Ｉ２，Ｉ３がオフされる時間ｔが生じると、定
電流源としての精度が悪化し、電流Ｉ２，Ｉ３を利用す
る回路に誤動作（例えば論理値の反転など）が生じてし
まうという問題があった。
【００１４】本発明は、上記の点に鑑みなされたもの
で、カレントミラー構成の電流源用トランジスタがオフ
される時間を短縮し、定電流源としての精度を向上させ
ることが可能な定電流源回路および集積回路を提供する
ことを目的とする。
で、カレントミラー構成の電流源用トランジスタがオフ
される時間を短縮し、定電流源としての精度を向上させ
ることが可能な定電流源回路および集積回路を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】そこで、上記課題を解決
するため、本発明は、カレントミラー構成の第１トラン
ジスタ（Ｑ１）および一つ以上の第２トランジスタ（Ｑ
２，Ｑ３）を有する定電流源回路であって、ベースおよ
びコレクタが短絡されており、基準電流（Ｉ１）に応じ
たベース・エミッタ間電圧（Ｖｂｅ）を生じさせる第１
トランジスタ（Ｑ１）と、前記第１トランジスタ（Ｑ
１）のベース・エミッタ間電圧（Ｖｂｅ）がベースに印
加され、前記基準電流（Ｉ１）と同じ値のコレクタ電流
を出力する第２トランジスタ（Ｑ２，Ｑ３）と、前記第
１トランジスタ（Ｑ１）および第２トランジスタ（Ｑ
２，Ｑ３）のベースの電位（Ｖａ）と前記第１トランジ
スタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）の
エミッタに接続された電源電位（Ｖｃｃ）との関係に応
じて、前記第１トランジスタ（Ｑ１）および第２トラン
ジスタ（Ｑ２，Ｑ３）のベースの電位（Ｖａ）を低下さ
せる素子（Ｄ１）とを有することを特徴とする。
するため、本発明は、カレントミラー構成の第１トラン
ジスタ（Ｑ１）および一つ以上の第２トランジスタ（Ｑ
２，Ｑ３）を有する定電流源回路であって、ベースおよ
びコレクタが短絡されており、基準電流（Ｉ１）に応じ
たベース・エミッタ間電圧（Ｖｂｅ）を生じさせる第１
トランジスタ（Ｑ１）と、前記第１トランジスタ（Ｑ
１）のベース・エミッタ間電圧（Ｖｂｅ）がベースに印
加され、前記基準電流（Ｉ１）と同じ値のコレクタ電流
を出力する第２トランジスタ（Ｑ２，Ｑ３）と、前記第
１トランジスタ（Ｑ１）および第２トランジスタ（Ｑ
２，Ｑ３）のベースの電位（Ｖａ）と前記第１トランジ
スタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）の
エミッタに接続された電源電位（Ｖｃｃ）との関係に応
じて、前記第１トランジスタ（Ｑ１）および第２トラン
ジスタ（Ｑ２，Ｑ３）のベースの電位（Ｖａ）を低下さ
せる素子（Ｄ１）とを有することを特徴とする。
【００１６】このような定電流源回路では、第１トラン
ジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）
のベースの電位（Ｖａ）と、第１トランジスタ（Ｑ１）
および第２トランジスタ（Ｑ２，Ｑ３）のエミッタに接
続された電源電位（Ｖｃｃ）との関係に応じて、第１ト
ランジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ
３）のベースの電位（Ｖａ）を低下させる素子（Ｄ１）
を有するため、ベース・エミッタ間に逆方向の電圧が印
加される時間を短縮できる。したがって、カレントミラ
ー構成の第２トランジスタ（Ｑ２，Ｑ３）がオフされる
時間を短縮し、定電流源としての精度を向上させること
ができる。
ジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）
のベースの電位（Ｖａ）と、第１トランジスタ（Ｑ１）
および第２トランジスタ（Ｑ２，Ｑ３）のエミッタに接
続された電源電位（Ｖｃｃ）との関係に応じて、第１ト
ランジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ
３）のベースの電位（Ｖａ）を低下させる素子（Ｄ１）
を有するため、ベース・エミッタ間に逆方向の電圧が印
加される時間を短縮できる。したがって、カレントミラ
ー構成の第２トランジスタ（Ｑ２，Ｑ３）がオフされる
時間を短縮し、定電流源としての精度を向上させること
ができる。
【００１７】また、本発明は、前記第１トランジスタ
（Ｑ１）は、エミッタが電源電圧（Ｖｃｃ）に接続され
ると共に、ベースおよびコレクタが第２トランジスタ
（Ｑ２，Ｑ３）のベースと前記基準電流（Ｉ１）を流す
電流源（１０）とに接続されることを特徴とする。
（Ｑ１）は、エミッタが電源電圧（Ｖｃｃ）に接続され
ると共に、ベースおよびコレクタが第２トランジスタ
（Ｑ２，Ｑ３）のベースと前記基準電流（Ｉ１）を流す
電流源（１０）とに接続されることを特徴とする。
【００１８】このような定電流源回路では、第１トラン
ジスタ（Ｑ１）のベースが前記第２トランジスタ（Ｑ
２，Ｑ３）のベースと接続されているため、第１トラン
ジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）
のベース・エミッタ間電圧（Ｖｂｅ）を同じにできる。
ジスタ（Ｑ１）のベースが前記第２トランジスタ（Ｑ
２，Ｑ３）のベースと接続されているため、第１トラン
ジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）
のベース・エミッタ間電圧（Ｖｂｅ）を同じにできる。
【００１９】また、本発明は、前記第２トランジスタ
（Ｑ２，Ｑ３）は、エミッタが電源電圧（Ｖｃｃ）に接
続されると共に、ベースが前記第１トランジスタ（Ｑ
１）のベースおよびコレクタに接続されることを特徴と
する。
（Ｑ２，Ｑ３）は、エミッタが電源電圧（Ｖｃｃ）に接
続されると共に、ベースが前記第１トランジスタ（Ｑ
１）のベースおよびコレクタに接続されることを特徴と
する。
【００２０】このような定電流源回路では、第２トラン
ジスタ（Ｑ２，Ｑ３）のベースが第１トランジスタ（Ｑ
１）のベースと接続されているため、第１トランジスタ
（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）のベー
ス・エミッタ間電圧（Ｖｂｅ）を同じにできる。
ジスタ（Ｑ２，Ｑ３）のベースが第１トランジスタ（Ｑ
１）のベースと接続されているため、第１トランジスタ
（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）のベー
ス・エミッタ間電圧（Ｖｂｅ）を同じにできる。
【００２１】また、本発明は、前記素子（Ｄ１）は、前
記第１トランジスタ（Ｑ１）および第２トランジスタ
（Ｑ２，Ｑ３）のベースの電位（Ｖａ）が前記第１トラ
ンジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ
３）のエミッタに接続された電源電位（Ｖｃｃ）より高
いとき、放電により前記第１トランジスタ（Ｑ１）およ
び第２トランジスタ（Ｑ２，Ｑ３）のベースの電位（Ｖ
ａ）を低下させることを特徴とする。
記第１トランジスタ（Ｑ１）および第２トランジスタ
（Ｑ２，Ｑ３）のベースの電位（Ｖａ）が前記第１トラ
ンジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ
３）のエミッタに接続された電源電位（Ｖｃｃ）より高
いとき、放電により前記第１トランジスタ（Ｑ１）およ
び第２トランジスタ（Ｑ２，Ｑ３）のベースの電位（Ｖ
ａ）を低下させることを特徴とする。
【００２２】このような定電流源回路では、第１トラン
ジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）
のベースの電位（Ｖａ）が、第１トランジスタ（Ｑ１）
および第２トランジスタ（Ｑ２，Ｑ３）のエミッタに接
続された電源電位（Ｖｃｃ）より高いとき、第１トラン
ジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）
のベースの電位（Ｖａ）を低下させる素子（Ｄ１）を有
するため、ベース・エミッタ間に逆方向の電圧が印加さ
れる時間を短縮できる。したがって、カレントミラー構
成の第２トランジスタ（Ｑ２，Ｑ３）がオフされる時間
を短縮し、定電流源としての精度を向上させることがで
きる。
ジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）
のベースの電位（Ｖａ）が、第１トランジスタ（Ｑ１）
および第２トランジスタ（Ｑ２，Ｑ３）のエミッタに接
続された電源電位（Ｖｃｃ）より高いとき、第１トラン
ジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）
のベースの電位（Ｖａ）を低下させる素子（Ｄ１）を有
するため、ベース・エミッタ間に逆方向の電圧が印加さ
れる時間を短縮できる。したがって、カレントミラー構
成の第２トランジスタ（Ｑ２，Ｑ３）がオフされる時間
を短縮し、定電流源としての精度を向上させることがで
きる。
【００２３】また、本発明は、前記素子（Ｄ１）は、ダ
イオードであることを特徴とする。
イオードであることを特徴とする。
【００２４】このような定電流源回路では、素子（Ｄ
１）がダイオードであるため、元の定電流源回路に影響
を与えることがなく、且つ、改造を最小限に抑えること
ができる。
１）がダイオードであるため、元の定電流源回路に影響
を与えることがなく、且つ、改造を最小限に抑えること
ができる。
【００２５】また、本発明は、前記第１トランジスタ
（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）は、ｐ
ｎｐトランジスタであることを特徴とする。
（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）は、ｐ
ｎｐトランジスタであることを特徴とする。
【００２６】このような定電流源回路では、第１トラン
ジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）
をｐｎｐトランジスタで構成できる。
ジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ３）
をｐｎｐトランジスタで構成できる。
【００２７】また、本発明は、カレントミラー構成の定
電流源回路を有する集積回路であって、ベースおよびコ
レクタが短絡されており、基準電流（Ｉ１）に応じたベ
ース・エミッタ間電圧（Ｖｂｅ）を生じさせる第１トラ
ンジスタ（Ｑ１）と、前記第１トランジスタ（Ｑ１）の
ベース・エミッタ間電圧（Ｖｂｅ）がベースに印加さ
れ、前記基準電流（Ｉ１）と同じ値のコレクタ電流を出
力する１つ以上の第２トランジスタ（Ｑ２，Ｑ３）と、
前記第１トランジスタ（Ｑ１）および第２トランジスタ
（Ｑ２，Ｑ３）のベースの電位（Ｖａ）と前記第１トラ
ンジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ
３）のエミッタに接続された電源電位（Ｖｃｃ）との関
係に応じて、前記第１トランジスタ（Ｑ１）および第２
トランジスタ（Ｑ２，Ｑ３）のベースの電位（Ｖａ）を
低下させる素子（Ｄ１）とを備えた定電流源回路を有す
ることを特徴とする。
電流源回路を有する集積回路であって、ベースおよびコ
レクタが短絡されており、基準電流（Ｉ１）に応じたベ
ース・エミッタ間電圧（Ｖｂｅ）を生じさせる第１トラ
ンジスタ（Ｑ１）と、前記第１トランジスタ（Ｑ１）の
ベース・エミッタ間電圧（Ｖｂｅ）がベースに印加さ
れ、前記基準電流（Ｉ１）と同じ値のコレクタ電流を出
力する１つ以上の第２トランジスタ（Ｑ２，Ｑ３）と、
前記第１トランジスタ（Ｑ１）および第２トランジスタ
（Ｑ２，Ｑ３）のベースの電位（Ｖａ）と前記第１トラ
ンジスタ（Ｑ１）および第２トランジスタ（Ｑ２，Ｑ
３）のエミッタに接続された電源電位（Ｖｃｃ）との関
係に応じて、前記第１トランジスタ（Ｑ１）および第２
トランジスタ（Ｑ２，Ｑ３）のベースの電位（Ｖａ）を
低下させる素子（Ｄ１）とを備えた定電流源回路を有す
ることを特徴とする。
【００２８】このような集積回路では、定電流源として
の精度が高い定電流源回路を有することができるので、
安定した電流（Ｉ２，Ｉ３）の供給に基づく正確な動作
を実現できる。
の精度が高い定電流源回路を有することができるので、
安定した電流（Ｉ２，Ｉ３）の供給に基づく正確な動作
を実現できる。
【００２９】なお、上記括弧内の参照符号は理解を容易
にするために一例として付したものであり、図示の態様
に限定されるものではない。
にするために一例として付したものであり、図示の態様
に限定されるものではない。
【００３０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面に基づいて説明する。
て図面に基づいて説明する。
【００３１】図１は、本発明としてのカレントミラー回
路の一実施例の構成図を示す。図１のカレントミラー回
路は、バイアス用トランジスタとしてのｐｎｐトランジ
スタＱ１と、電流源用トランジスタとしてのｐｎｐトラ
ンジスタＱ２，Ｑ３と、ダイオードＤ１と、定電流源１
０とを有するように構成されている。なお、図１の例で
は、電流源用トランジスタとして２つのｐｎｐトランジ
スタＱ２，Ｑ３を設けているが、１つ或いは３つ以上の
ｐｎｐトランジスタを設けてもよい。
路の一実施例の構成図を示す。図１のカレントミラー回
路は、バイアス用トランジスタとしてのｐｎｐトランジ
スタＱ１と、電流源用トランジスタとしてのｐｎｐトラ
ンジスタＱ２，Ｑ３と、ダイオードＤ１と、定電流源１
０とを有するように構成されている。なお、図１の例で
は、電流源用トランジスタとして２つのｐｎｐトランジ
スタＱ２，Ｑ３を設けているが、１つ或いは３つ以上の
ｐｎｐトランジスタを設けてもよい。
【００３２】また、ｐｎｐトランジスタＱ１〜Ｑ３は、
ペアトランジスタのような同じ特性を有するものを利用
する。なお、ｐｎｐトランジスタＱ１〜Ｑ３の特性が異
なる場合、エミッタに抵抗を挿入して補正してもよい。
ペアトランジスタのような同じ特性を有するものを利用
する。なお、ｐｎｐトランジスタＱ１〜Ｑ３の特性が異
なる場合、エミッタに抵抗を挿入して補正してもよい。
【００３３】ｐｎｐトランジスタＱ１は、コレクタとベ
ースとが短絡されていると共に、エミッタが電源電圧Ｖ
ｃｃに接続されている。また、ｐｎｐトランジスタＱ１
は、コレクタおよびベースが定電流源１０を介して接地
されていると共に、ｐｎｐトランジスタＱ２，Ｑ３のベ
ースに接続されている。
ースとが短絡されていると共に、エミッタが電源電圧Ｖ
ｃｃに接続されている。また、ｐｎｐトランジスタＱ１
は、コレクタおよびベースが定電流源１０を介して接地
されていると共に、ｐｎｐトランジスタＱ２，Ｑ３のベ
ースに接続されている。
【００３４】ｐｎｐトランジスタＱ２，Ｑ３は、エミッ
タが電源電圧Ｖｃｃに接続されていると共に、ベースが
ｐｎｐトランジスタＱ１のベースに接続されている。図
１中のＡ点は、ｐｎｐトランジスタＱ１〜Ｑ３のベース
と同じ電位である。以下、Ａ点の電圧を電圧Ｖａとす
る。また、ｐｎｐトランジスタＱ２，Ｑ３は、コレクタ
が電流Ｉ２，Ｉ３を利用する様々な回路に接続されてい
る。
タが電源電圧Ｖｃｃに接続されていると共に、ベースが
ｐｎｐトランジスタＱ１のベースに接続されている。図
１中のＡ点は、ｐｎｐトランジスタＱ１〜Ｑ３のベース
と同じ電位である。以下、Ａ点の電圧を電圧Ｖａとす
る。また、ｐｎｐトランジスタＱ２，Ｑ３は、コレクタ
が電流Ｉ２，Ｉ３を利用する様々な回路に接続されてい
る。
【００３５】ダイオードＤ１は、アノードがｐｎｐトラ
ンジスタＱ１〜Ｑ３のベースに接続されると共に、カソ
ードが電源電圧Ｖｃｃに接続されている。つまり、ダイ
オードＤ１は、ｐｎｐトランジスタＱ１〜Ｑ３のベース
から電源電圧Ｖｃｃの方向が順方向となるように接続さ
れる。
ンジスタＱ１〜Ｑ３のベースに接続されると共に、カソ
ードが電源電圧Ｖｃｃに接続されている。つまり、ダイ
オードＤ１は、ｐｎｐトランジスタＱ１〜Ｑ３のベース
から電源電圧Ｖｃｃの方向が順方向となるように接続さ
れる。
【００３６】定電流源１０は、基準電流Ｉ１を流すもの
である。定電流源１０が基準電流Ｉ１を流すと、ｐｎｐ
トランジスタＱ１はコレクタ電流が基準電流Ｉ１に等し
くなるようにバイアスされ、コレクタに基準電流Ｉ１を
流すようなベース・エミッタ間電圧Ｖｂｅが生じる。
である。定電流源１０が基準電流Ｉ１を流すと、ｐｎｐ
トランジスタＱ１はコレクタ電流が基準電流Ｉ１に等し
くなるようにバイアスされ、コレクタに基準電流Ｉ１を
流すようなベース・エミッタ間電圧Ｖｂｅが生じる。
【００３７】図１のカレントミラー回路では、ｐｎｐト
ランジスタＱ１のベースとｐｎｐトランジスタＱ２，Ｑ
３のベースとが接続されているため、ｐｎｐトランジス
タＱ１のベース・エミッタ間電圧Ｖｂｅがｐｎｐトラン
ジスタＱ２，Ｑ３のベースに印加される。
ランジスタＱ１のベースとｐｎｐトランジスタＱ２，Ｑ
３のベースとが接続されているため、ｐｎｐトランジス
タＱ１のベース・エミッタ間電圧Ｖｂｅがｐｎｐトラン
ジスタＱ２，Ｑ３のベースに印加される。
【００３８】ｐｎｐトランジスタＱ１とｐｎｐトランジ
スタＱ２，Ｑ３とが同じ特性を持つため、ｐｎｐトラン
ジスタＱ２，Ｑ３はｐｎｐトランジスタＱ１と同一条件
でバイアスされ、コレクタ電流が基準電流Ｉ１に等しく
なる。したがって、ｐｎｐトランジスタＱ２，Ｑ３から
出力される電流Ｉ２，Ｉ３は、定電流源１０に流れる電
流Ｉ１と等しくなる。
スタＱ２，Ｑ３とが同じ特性を持つため、ｐｎｐトラン
ジスタＱ２，Ｑ３はｐｎｐトランジスタＱ１と同一条件
でバイアスされ、コレクタ電流が基準電流Ｉ１に等しく
なる。したがって、ｐｎｐトランジスタＱ２，Ｑ３から
出力される電流Ｉ２，Ｉ３は、定電流源１０に流れる電
流Ｉ１と等しくなる。
【００３９】このとき、ｐｎｐトランジスタＱ１〜Ｑ３
のベースとサブストレート（ＳＵＢ）との間に存在する
容量Ｃｓに電荷が蓄えられる。なお、電源電圧Ｖｃｃが
電圧Ｖaより大きいため、ダイオードＤ１は逆方向動作
（高インピーダンス）となり、ほとんど電流を流さな
い。
のベースとサブストレート（ＳＵＢ）との間に存在する
容量Ｃｓに電荷が蓄えられる。なお、電源電圧Ｖｃｃが
電圧Ｖaより大きいため、ダイオードＤ１は逆方向動作
（高インピーダンス）となり、ほとんど電流を流さな
い。
【００４０】次に、図１のカレントミラー回路に供給さ
れる電源電圧Ｖｃｃが急峻に立ち下がった場合のカレン
トミラー回路の動作について説明する。カレントミラー
回路に供給される電源電圧Ｖｃｃは、様々な要因（例え
ば、そのカレントミラー回路を組み込んだ集積回路や装
置の機能，状態など）に応じて急峻に立ち下がる場合が
ある。
れる電源電圧Ｖｃｃが急峻に立ち下がった場合のカレン
トミラー回路の動作について説明する。カレントミラー
回路に供給される電源電圧Ｖｃｃは、様々な要因（例え
ば、そのカレントミラー回路を組み込んだ集積回路や装
置の機能，状態など）に応じて急峻に立ち下がる場合が
ある。
【００４１】図１のカレントミラー回路は、電源電圧Ｖ
ｃｃが急峻に立ち下がった場合、図２のように動作す
る。図２は、電源電圧Ｖｃｃが急峻に立ち下がった場合
の動作の一例について説明する図を示す。
ｃｃが急峻に立ち下がった場合、図２のように動作す
る。図２は、電源電圧Ｖｃｃが急峻に立ち下がった場合
の動作の一例について説明する図を示す。
【００４２】例えば図２（Ａ）のように電源電圧Ｖｃｃ
が電圧Ｖｃｃ１からＶｃｃ２に急峻に立ち下がると、電
源電圧ＶｃｃがＡ点の電圧Ｖａより小さくなる。このと
き、ダイオードＤ１は順方向動作（低インピーダンス）
となり、電圧Ｖａから電源電圧Ｖｃｃの方向に大きな電
流を流すようになる。したがって、容量Ｃｓに蓄えられ
た電荷はダイオードＤ１で急速に放電される。
が電圧Ｖｃｃ１からＶｃｃ２に急峻に立ち下がると、電
源電圧ＶｃｃがＡ点の電圧Ｖａより小さくなる。このと
き、ダイオードＤ１は順方向動作（低インピーダンス）
となり、電圧Ｖａから電源電圧Ｖｃｃの方向に大きな電
流を流すようになる。したがって、容量Ｃｓに蓄えられ
た電荷はダイオードＤ１で急速に放電される。
【００４３】この結果、Ａ点の電圧Ｖaは図２（Ｂ）の
ように変化する。従来のカレントミラー回路では、図４
（Ｂ）に表されるように、電源電圧Ｖｃｃの変化に比べ
て電圧Ｖａの変化が緩やかである。この理由は、容量Ｃ
ｓに蓄えられた電荷を放電するまでに時間が掛かるため
である。
ように変化する。従来のカレントミラー回路では、図４
（Ｂ）に表されるように、電源電圧Ｖｃｃの変化に比べ
て電圧Ｖａの変化が緩やかである。この理由は、容量Ｃ
ｓに蓄えられた電荷を放電するまでに時間が掛かるため
である。
【００４４】一方、本発明によるカレントミラー回路で
は、電源電圧ＶｃｃがＡ点の電圧Ｖａより小さいときに
ダイオードＤ１が順方向動作となるため、容量Ｃｓに蓄
えられた電荷が急速に放電される。したがって、本発明
によるカレントミラー回路は電圧Ｖａの変化が図２
（Ｂ）に表すように、従来のカレントミラー回路の電圧
Ｖａの変化より急峻となる。
は、電源電圧ＶｃｃがＡ点の電圧Ｖａより小さいときに
ダイオードＤ１が順方向動作となるため、容量Ｃｓに蓄
えられた電荷が急速に放電される。したがって、本発明
によるカレントミラー回路は電圧Ｖａの変化が図２
（Ｂ）に表すように、従来のカレントミラー回路の電圧
Ｖａの変化より急峻となる。
【００４５】この結果、本発明によるカレントミラー回
路は電圧Ｖａの変化が従来の電圧Ｖａの変化に比べて電
源電圧Ｖｃｃの変化に近似し、電源電圧Ｖｃｃが電圧Ｖ
ａより小さくなる時間帯が短くなる。つまり、ベース・
エミッタ間に逆方向の電圧が印加される時間帯が短くな
る。
路は電圧Ｖａの変化が従来の電圧Ｖａの変化に比べて電
源電圧Ｖｃｃの変化に近似し、電源電圧Ｖｃｃが電圧Ｖ
ａより小さくなる時間帯が短くなる。つまり、ベース・
エミッタ間に逆方向の電圧が印加される時間帯が短くな
る。
【００４６】ベース・エミッタ間に逆方向の電圧が印加
される時間帯が短くなることで、ｐｎｐトランジスタＱ
２，Ｑ３がオフされる時間帯が短くなり、ｐｎｐトラン
ジスタＱ２，Ｑ３から出力される電流Ｉ２，Ｉ３が、図
２（Ｃ）のように極めて短い時間ｔだけオフされるよう
になる。
される時間帯が短くなることで、ｐｎｐトランジスタＱ
２，Ｑ３がオフされる時間帯が短くなり、ｐｎｐトラン
ジスタＱ２，Ｑ３から出力される電流Ｉ２，Ｉ３が、図
２（Ｃ）のように極めて短い時間ｔだけオフされるよう
になる。
【００４７】なお、時間ｔは、以下の式（２）により算
出される。式（２）を参照すると、ｐｎｐトランジスタ
Ｑ２，Ｑ３がオフされている時間ｔは、式（１）と比較
して極めて短くなることが分かる。
出される。式（２）を参照すると、ｐｎｐトランジスタ
Ｑ２，Ｑ３がオフされている時間ｔは、式（１）と比較
して極めて短くなることが分かる。
【００４８】
【数２】
なお、本発明は従来のカレントミラー回路にダイオード
Ｄ１を追加しただけのものであって、大掛かりな改造を
必要としない。また、ダイオードＤ１は電源電圧Ｖｃｃ
がＡ点の電圧Ｖａより小さいときにダイオードＤ１が順
方向動作となるため、ｐｎｐトランジスタＱ２，Ｑ３が
オフされている時間帯だけ電圧Ｖａから電源電圧Ｖｃｃ
の方向に大きな電流を流すことになり、正常に動作して
いるカレントミラー回路に影響を与えない。
Ｄ１を追加しただけのものであって、大掛かりな改造を
必要としない。また、ダイオードＤ１は電源電圧Ｖｃｃ
がＡ点の電圧Ｖａより小さいときにダイオードＤ１が順
方向動作となるため、ｐｎｐトランジスタＱ２，Ｑ３が
オフされている時間帯だけ電圧Ｖａから電源電圧Ｖｃｃ
の方向に大きな電流を流すことになり、正常に動作して
いるカレントミラー回路に影響を与えない。
【００４９】このように、本発明によるカレントミラー
回路はｐｎｐトランジスタＱ２，Ｑ３から出力される電
流Ｉ２，Ｉ３がオフされている時間が短くなるため、定
電流源としての精度が極めて高く、電流Ｉ２，Ｉ３を利
用する回路に誤動作が生じる可能性を著しく減少させる
ことができる。
回路はｐｎｐトランジスタＱ２，Ｑ３から出力される電
流Ｉ２，Ｉ３がオフされている時間が短くなるため、定
電流源としての精度が極めて高く、電流Ｉ２，Ｉ３を利
用する回路に誤動作が生じる可能性を著しく減少させる
ことができる。
【００５０】
【発明の効果】上述の如く、本発明によれば、第１トラ
ンジスタおよび第２トランジスタのベースの電位と、第
１トランジスタおよび第２トランジスタのエミッタに接
続された電源電位との関係に応じて、第１トランジスタ
および第２トランジスタのベースの電位を低下させる素
子を有するため、ベース・エミッタ間に逆方向の電圧が
印加される時間を短縮できる。したがって、カレントミ
ラー構成の第２トランジスタがオフされる時間を短縮
し、定電流源としての精度を向上させることができる。
ンジスタおよび第２トランジスタのベースの電位と、第
１トランジスタおよび第２トランジスタのエミッタに接
続された電源電位との関係に応じて、第１トランジスタ
および第２トランジスタのベースの電位を低下させる素
子を有するため、ベース・エミッタ間に逆方向の電圧が
印加される時間を短縮できる。したがって、カレントミ
ラー構成の第２トランジスタがオフされる時間を短縮
し、定電流源としての精度を向上させることができる。
【００５１】また、本発明によれば、素子がダイオード
であるため、元の定電流源回路に影響を与えることがな
く、且つ、改造を最小限に抑えることができる。
であるため、元の定電流源回路に影響を与えることがな
く、且つ、改造を最小限に抑えることができる。
【００５２】また、本発明によれば、定電流源としての
精度が高い定電流源回路を有する集積回路を実現するこ
とができるので、安定した電流の供給に基づく正確な動
作が可能となる。
精度が高い定電流源回路を有する集積回路を実現するこ
とができるので、安定した電流の供給に基づく正確な動
作が可能となる。
【００５３】
【図１】本発明としてのカレントミラー回路の一実施例
の構成図である。
の構成図である。
【図２】電源電圧Ｖｃｃが急峻に立ち下がった場合の動
作の一例について説明する図である。
作の一例について説明する図である。
【図３】カレントミラー回路の一例の構成図である。
【図４】電源電圧Ｖｃｃが急峻に立ち下がった場合の動
作の一例について説明する図である。
作の一例について説明する図である。
１０ 定電流源
Ｖｃｃ 電源電圧
Ｉ１ 基準電流
Ｉ２ ｐｎｐトランジスタＱ２から出力される電流
Ｉ３ ｐｎｐトランジスタＱ３から出力される電流
Ｑ１〜Ｑ３ ｐｎｐトランジスタ
Ｄ１ ダイオード
Ｃｓ 容量
Ｖｂｅ ベース・エミッタ間電圧
Ｖａ Ａ点の電圧
Claims (7)
- 【請求項１】 カレントミラー構成の第１トランジスタ
および一つ以上の第２トランジスタを有する定電流源回
路であって、 ベースおよびコレクタが短絡されており、基準電流に応
じたベース・エミッタ間電圧を生じさせる第１トランジ
スタと、 前記第１トランジスタのベース・エミッタ間電圧がベー
スに印加され、前記基準電流と同じ値のコレクタ電流を
出力する第２トランジスタと、 前記第１トランジスタおよび第２トランジスタのベース
の電位と前記第１トランジスタおよび第２トランジスタ
のエミッタに接続された電源電位との関係に応じて、前
記第１トランジスタおよび第２トランジスタのベースの
電位を低下させる素子とを有することを特徴とする定電
流源回路。 - 【請求項２】 前記第１トランジスタは、エミッタが電
源電圧に接続されると共に、ベースおよびコレクタが前
記第２トランジスタのベースと前記基準電流を流す電流
源とに接続されることを特徴とする請求項１記載の定電
流源回路。 - 【請求項３】 前記第２トランジスタは、エミッタが電
源電圧に接続されると共に、ベースが前記第１トランジ
スタのベースおよびコレクタに接続されることを特徴と
する請求項１又は２記載の定電流源回路。 - 【請求項４】 前記素子は、前記第１トランジスタおよ
び第２トランジスタのベースの電位が前記第１トランジ
スタおよび第２トランジスタのエミッタに接続された電
源電位より高いとき、放電により前記第１トランジスタ
および第２トランジスタのベースの電位を低下させるこ
とを特徴とする請求項１乃至３何れか一項記載の定電流
源回路。 - 【請求項５】 前記素子は、ダイオードであることを特
徴とする請求項１乃至４何れか一項記載の定電流源回
路。 - 【請求項６】 前記第１トランジスタおよび第２トラン
ジスタは、ｐｎｐトランジスタであることを特徴とする
請求項１乃至５何れか一項記載の定電流源回路。 - 【請求項７】 カレントミラー構成の定電流源回路を有
する集積回路であって、 ベースおよびコレクタが短絡されており、基準電流に応
じたベース・エミッタ間電圧を生じさせる第１トランジ
スタと、 前記第１トランジスタのベース・エミッタ間電圧がベー
スに印加され、前記基準電流と同じ値のコレクタ電流を
出力する１つ以上の第２トランジスタと、 前記第１トランジスタおよび第２トランジスタのベース
の電位と前記第１トランジスタおよび第２トランジスタ
のエミッタに接続された電源電位との関係に応じて、前
記第１トランジスタおよび第２トランジスタのベースの
電位を低下させる素子とを備えた定電流源回路を有する
ことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001396269A JP2003195958A (ja) | 2001-12-27 | 2001-12-27 | 定電流源回路および集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001396269A JP2003195958A (ja) | 2001-12-27 | 2001-12-27 | 定電流源回路および集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003195958A true JP2003195958A (ja) | 2003-07-11 |
Family
ID=27602405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001396269A Pending JP2003195958A (ja) | 2001-12-27 | 2001-12-27 | 定電流源回路および集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003195958A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1772322A2 (en) | 2003-07-11 | 2007-04-11 | Toyota Jidosha Kabushiki Kaisha | Crash-safe vehicle control system |
| JP2007279957A (ja) * | 2006-04-05 | 2007-10-25 | Seiko Epson Corp | 電流源回路、およびこれを含むコンパレータ |
-
2001
- 2001-12-27 JP JP2001396269A patent/JP2003195958A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1772322A2 (en) | 2003-07-11 | 2007-04-11 | Toyota Jidosha Kabushiki Kaisha | Crash-safe vehicle control system |
| JP2007279957A (ja) * | 2006-04-05 | 2007-10-25 | Seiko Epson Corp | 電流源回路、およびこれを含むコンパレータ |
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040629 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060530 |