JP2004185739A - 高速スイッチング回路 - Google Patents

Abstract

【課題】従来、２つのカレントミラー回路と差動スイッチ回路の構成でレーザダイオードを駆動する時、駆動する電流が小さいとカレントミラー回路の寄生容量によりレーザダイオードの立ち上がり速度が遅くなるという問題があった。
【解決手段】一端をＰＮＰトランジスタ６のベースに接続した容量１３を設け、ＬＤ（レーザダイオード）１２のオンオフ状態が切り換えられる時のＮＰＮトランジスタ１０のコレクタ電位の変動がＰＮＰトランジスタ６の寄生容量２４を介してＰＮＰトランジスタ６のベース電位に影響することにより変動しようとするＰＮＰトランジスタ６のベース電位の変動分をキャンセルするための加算信号Ｂを容量１３の他端に与える。これにより、カレントミラー回路２１のベース電位Ａの揺らぎを抑え、ＬＤ１２を駆動する電流が小さい場合にも、ＬＤ１２に供給する電流の応答時間を早くできる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は光ディスク装置用光ピックアップの光源として使われるレーザダイオード（以下「ＬＤ」という）出力の高速スイッチング回路に関するものである。
【０００２】
【従来の技術】
近年、光ディスク装置用光ピックアップの光源として使われるＬＤ出力の高速スイッチング回路は、光ディスク装置の大容量化および高速化に進むにつれＬＤの応答時間が問題にされるようになってきた。例えば、特許文献１には、レーザ駆動装置の構成が開示されているが、この場合、レーザ電流そのものを差動回路でオン／オフしているため、レーザ電流が小さい時、差動回路のトランジスタに流れ込む電流が減少し、スイッチング速度が遅くなってしまう。
【０００３】
以下に従来のカソード型高速スイッチング回路について説明する。
【０００４】
図１５（ａ）は従来のカソード型高速スイッチング回路の構成図であり、１、５は抵抗、２、４、６はＰＮＰトランジスタ、３は可変電流源、７、８、１０、１１はＮＰＮトランジスタ、９は電流源、１２はＬＤ、２１、２３はカレントミラー回路、２２は差動スイッチ回路、ＭＤＰとＭＤＮは差動スイッチ回路２２の制御信号、Ｖｃｃは電源である。図１５（ｂ）は図１５（ａ）の構成における主要部分の信号波形図である。
【０００５】
この従来のカソード型高速スイッチング回路は、カレントミラー回路２１と差動スイッチ回路２２によってオン／オフさせ、出力された電流をカレントミラー回路２３からＬＤ１２に供給されるが、ＰＮＰトランジスタ６のコレクタ−ベース間の寄生容量２４によりＬＤ１２に供給する電流の応答時間が遅いことが一般的に知られている。
【０００６】
以上のように構成されたカソード型高速スイッチング回路について、以下その動作を説明する。
【０００７】
まず、カレントミラー回路２１の可変電流源３で設定された電流が、差動スイッチ回路２２の制御信号ＭＤＮがベースに接続されたＮＰＮトランジスタ７と制御信号ＭＤＰがベースに接続されたＮＰＮトランジスタ８において、ＭＤＮ／ＭＤＰがＬｏ（ロー）／Ｈｉ（ハイ）の時、ＮＰＮトランジスタ７がオフ、ＮＰＮトランジスタ８がオンして、カレントミラー回路２３のＮＰＮトランジスタ１０に電流が供給され、ＬＤ１２がオンする。また、ＭＤＮ／ＭＤＰがＨｉ／Ｌｏの時、ＮＰＮトランジスタ７がオン、ＮＰＮトランジスタ８がオフして、ＬＤ１２がオフする。
【０００８】
また、従来のアノード型高速スイッチング回路についても同様である。図１６（ａ）は従来のアノード型高速スイッチング回路の構成図、図１６（ｂ）は図１６（ａ）の構成における主要部分の信号波形図であり、図１５と対応するものには同一符号を付し、動作も図１５の場合と同様であるので説明を省略する。
【０００９】
また、図１５に示すカソード型、図１６に示すアノード型のいずれの場合もＰＮＰ／ＮＰＮトランジスタの代わりにＭＯＳトランジスタを用いて構成することができる。カソード型の場合を図１７に示す。図１７（ａ）はＭＯＳトランジスタを用いて構成した従来のアノード型高速スイッチング回路の構成図、図１７（ｂ）は図１７（ａ）の構成における主要部分の信号波形図であり、２、４、６は図１５のＰＮＰトランジスタに代えて用いたＰチャネルＭＯＳトランジスタ、７、８、１０、１１は図１５のＮＰＮトランジスタに代えて用いたＮチャネルＭＯＳトランジスタである。アノード型の場合も図１６に対して同様にして構成できる。
【００１０】
【特許文献１】
特公平７−９５６１０号公報
【００１１】
【発明が解決しようとする課題】
しかしながら上記の従来の構成では、ＬＤ１２を駆動する電流が小さい場合に、差動スイッチ回路２２のトランジスタに流れ込む電流が減少し、ＬＤ１２のオンオフ状態が切り換えられる時のトランジスタ１０のコレクタ電位の変動が寄生容量２４を介してトランジスタ６のベース電位に影響してトランジスタ６のベース電位が変動し、そのため、ＬＤ１２に供給する電流の応答時間が遅くなってＬＤ１２がオンする時の立ち上がりが遅れ、スイッチング速度が遅くなるという欠点を有していた。
【００１２】
本発明は上記従来の問題点を解決するもので、ＬＤを駆動する電流が小さい場合にもスイッチング速度を確保することのできる高速スイッチング回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の請求項１記載の高速スイッチング回路は、エミッタが第１の抵抗を介して第１の電源に接続された第１のＰＮＰトランジスタと、第１のＰＮＰトランジスタのコレクタとグラウンドとの間に接続された第１の可変電流源と、エミッタが第１のＰＮＰトランジスタのベースに接続され、ベースが第１のＰＮＰトランジスタのコレクタに接続され、コレクタがグラウンドに接続された第２のＰＮＰトランジスタと、エミッタが第２の抵抗を介して第１の電源に接続され、ベースが第１のＰＮＰトランジスタのベースに接続された第３のＰＮＰトランジスタと、コレクタが第１の電源に接続され、ベースに第１の制御信号を入力する第４のＮＰＮトランジスタと、コレクタが第３のＰＮＰトランジスタのコレクタに接続され、エミッタが第４のＮＰＮトランジスタのエミッタに接続され、ベースに第２の制御信号を入力する第５のＮＰＮトランジスタと、第４のＮＰＮトランジスタおよび第５のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続された第２の電流源と、コレクタおよびベースが第３のＰＮＰトランジスタのコレクタに接続された第６のＮＰＮトランジスタと、コレクタが第１の電源に接続され、エミッタが第６のＮＰＮトランジスタのエミッタに接続され、ベースが第６のＮＰＮトランジスタのコレクタおよびベースに接続された第７のＮＰＮトランジスタと、第６のＮＰＮトランジスタおよび第７のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続されたＬＤとを備え、第１の制御信号と第２の制御信号によって第４のＮＰＮトランジスタと第５のＮＰＮトランジスタとのオンオフ状態が逆にされ、かつそれぞれのオンオフ状態が交互に切り換えられることによりＬＤのオンオフ状態が交互に切り換えられるようにした高速スイッチング回路（以下、カソード型高速スイッチング回路）であって、第３のＰＮＰトランジスタのベースに容量の一端を接続し、ＬＤのオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタのコレクタ電位の変動が第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする第３のＰＮＰトランジスタのベース電位の変動分をキャンセルするための信号を容量の他端に与えるようにしたことを特徴とする。
【００１４】
請求項１の構成によれば、第３のＰＮＰトランジスタのベースに容量を介して信号を与えることにより、ＬＤのオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタのコレクタ電位の変動が第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする第３のＰＮＰトランジスタのベース電位の変動分をキャンセルし、第３のＰＮＰトランジスタのベース電位の変動を抑えることができる。その結果、ＬＤを駆動する電流が小さい場合にも、ＬＤに供給する電流の応答時間を早くしてＬＤがオンする時の立ち上がりを早くすることができ、スイッチング速度を確保することができる。
【００１５】
本発明の請求項２記載の高速スイッチング回路は、カソード型高速スイッチング回路であって、ＬＤのオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタのコレクタ電位の変動が第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする第３のＰＮＰトランジスタのベース電位の変動分をキャンセルするために、第３のＰＮＰトランジスタのベースに容量の一端を接続し、容量の他端に第２の制御信号を入力するようにしたことを特徴とする。
【００１６】
請求項２の構成によれば、第３のＰＮＰトランジスタのベースに容量を介して第２の制御信号を与えることにより、ＬＤのオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタのコレクタ電位の変動が第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする第３のＰＮＰトランジスタのベース電位の変動分をキャンセルし、第３のＰＮＰトランジスタのベース電位の変動を抑えることができる。その結果、ＬＤを駆動する電流が小さい場合にも、ＬＤに供給する電流の応答時間を早くしてＬＤがオンする時の立ち上がりを早くすることができ、スイッチング速度を確保することができる。
【００１７】
本発明の請求項３記載の高速スイッチング回路は、カソード型高速スイッチング回路であって、ＬＤのオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタのコレクタ電位の変動が第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする第３のＰＮＰトランジスタのベース電位の変動分をキャンセルするために、第１の電源と第４のＮＰＮトランジスタのコレクタとの間に第３の抵抗を挿入するとともに第４のＮＰＮトランジスタのコレクタと第３のＰＮＰトランジスタのベースとの間に容量を接続したことを特徴とする。
【００１８】
請求項３の構成によれば、第１の電源と第４のＮＰＮトランジスタのコレクタとの間に第３の抵抗を挿入するとともに第４のＮＰＮトランジスタのコレクタと第３のＰＮＰトランジスタのベースとの間に容量を接続したことにより、ＬＤのオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタのコレクタ電位の変動が第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする第３のＰＮＰトランジスタのベース電位の変動分をキャンセルし、第３のＰＮＰトランジスタのベース電位の変動を抑えることができる。その結果、ＬＤを駆動する電流が小さい場合にも、ＬＤに供給する電流の応答時間を早くしてＬＤがオンする時の立ち上がりを早くすることができ、スイッチング速度を確保することができる。
【００１９】
本発明の請求項４記載の高速スイッチング回路は、請求項３記載の高速スイッチング回路のおいて、第２の電流源を可変電流源にしたことを特徴とする。
【００２０】
請求項４の構成によれば、請求項３と同様の効果が得られる。
【００２１】
本発明の請求項５記載の高速スイッチング回路は、請求項３記載の高速スイッチング回路のおいて、第３の抵抗と第４のＮＰＮトランジスタのコレクタとの間に第８のＮＰＮトランジスタを挿入し、第８のＮＰＮトランジスタのコレクタおよびベースを共通に第３の抵抗に接続し、第８のＮＰＮトランジスタのエミッタを第４のＮＰＮトランジスタのコレクタに接続したことを特徴とする。
【００２２】
請求項５の構成によれば、請求項３と同様の効果が得られる。
【００２３】
本発明の請求項６記載の高速スイッチング回路は、請求項５記載の高速スイッチング回路のおいて、第２の電流源を可変電流源にしたことを特徴とする。
【００２４】
請求項６の構成によれば、請求項５と同様の効果が得られる。
【００２５】
本発明の請求項７記載の高速スイッチング回路は、カソード型高速スイッチング回路であって、第６のＮＰＮトランジスタのコレクタ電位をモニタし、このモニタするコレクタ電位の変動分を反転させた信号を第３のＰＮＰトランジスタのベースに与えるモニタ回路を設けたことを特徴とする。
【００２６】
請求項７の構成によれば、上記のモニタ回路を設けたことにより、ＬＤのオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタのコレクタ電位の変動が第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする第３のＰＮＰトランジスタのベース電位の変動分をキャンセルし、第３のＰＮＰトランジスタのベース電位の変動を抑えることができる。その結果、ＬＤを駆動する電流が小さい場合にも、ＬＤに供給する電流の応答時間を早くしてＬＤがオンする時の立ち上がりを早くすることができ、スイッチング速度を確保することができる。
【００２７】
本発明の請求項８記載の高速スイッチング回路は、エミッタが第１の抵抗を介して第１の電源に接続された第１のＰＮＰトランジスタと、第１のＰＮＰトランジスタのコレクタとグラウンドとの間に接続された第１の可変電流源と、エミッタが第１のＰＮＰトランジスタのベースに接続され、ベースが第１のＰＮＰトランジスタのコレクタに接続され、コレクタがグラウンドに接続された第２のＰＮＰトランジスタと、エミッタが第２の抵抗を介して第１の電源に接続され、ベースが第１のＰＮＰトランジスタのベースに接続された第３のＰＮＰトランジスタと、コレクタが第１の電源に接続され、ベースに第１の制御信号を入力する第４のＮＰＮトランジスタと、コレクタが第３のＰＮＰトランジスタのコレクタに接続され、エミッタが第４のＮＰＮトランジスタのエミッタに接続され、ベースに第２の制御信号を入力する第５のＮＰＮトランジスタと、第４のＮＰＮトランジスタおよび第５のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続された第２の電流源と、エミッタがグラウンドに接続され、コレクタおよびベースが第３のＰＮＰトランジスタのコレクタに接続された第６のＮＰＮトランジスタと、エミッタがグラウンドに接続され、ベースが第６のＮＰＮトランジスタのコレクタおよびベースに接続された第７のＮＰＮトランジスタと、第１の電源と第７のＮＰＮトランジスタのコレクタとの間に接続されたＬＤとを備え、第１の制御信号と第２の制御信号によって第４のＮＰＮトランジスタと第５のＮＰＮトランジスタとのオンオフ状態が逆にされ、かつそれぞれのオンオフ状態が交互に切り換えられることによりＬＤのオンオフ状態が交互に切り換えられるようにした高速スイッチング回路（以下、アノード型高速スイッチング回路）であって、第３のＰＮＰトランジスタのベースに容量の一端を接続し、ＬＤのオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタのコレクタ電位の変動が第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする第３のＰＮＰトランジスタのベース電位の変動分をキャンセルするための信号を容量の他端に与えるようにしたことを特徴とする。
【００２８】
請求項８の構成によれば、アノード型高速スイッチング回路において、請求項１と同様の効果が得られる。
【００２９】
本発明の請求項９記載の高速スイッチング回路は、アノード型高速スイッチング回路であって、ＬＤのオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタのコレクタ電位の変動が第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする第３のＰＮＰトランジスタのベース電位の変動分をキャンセルするために、第３のＰＮＰトランジスタのベースに容量の一端を接続し、容量の他端に第２の制御信号を入力するようにしたことを特徴とする。
【００３０】
請求項９の構成によれば、アノード型高速スイッチング回路において、請求項２と同様の効果が得られる。
【００３１】
本発明の請求項１０記載の高速スイッチング回路は、アノード型高速スイッチング回路であって、ＬＤのオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタのコレクタ電位の変動が第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする第３のＰＮＰトランジスタのベース電位の変動分をキャンセルするために、第１の電源と第４のＮＰＮトランジスタのコレクタとの間に第３の抵抗を挿入するとともに第４のＮＰＮトランジスタのコレクタと第３のＰＮＰトランジスタのベースとの間に容量を接続したことを特徴とする。
【００３２】
請求項１０の構成によれば、アノード型高速スイッチング回路において、請求項３と同様の効果が得られる。
【００３３】
本発明の請求項１１記載の高速スイッチング回路は、請求項１０記載の高速スイッチング回路において、第２の電流源を可変電流源にしたことを特徴とする。
【００３４】
請求項１１の構成によれば、アノード型高速スイッチング回路において、請求項４と同様の効果が得られる。
【００３５】
本発明の請求項１２記載の高速スイッチング回路は、請求項１０記載の高速スイッチング回路において、第３の抵抗と第４のＮＰＮトランジスタのコレクタとの間に第８のＮＰＮトランジスタを挿入し、第８のＮＰＮトランジスタのコレクタおよびベースを共通に第３の抵抗に接続し、第８のＮＰＮトランジスタのエミッタを第４のＮＰＮトランジスタのコレクタに接続したことを特徴とする。
【００３６】
請求項１２の構成によれば、アノード型高速スイッチング回路において、請求項５と同様の効果が得られる。
【００３７】
本発明の請求項１３記載の高速スイッチング回路は、請求項１２記載の高速スイッチング回路において、第２の電流源を可変電流源にしたことを特徴とする。
【００３８】
請求項１３の構成によれば、アノード型高速スイッチング回路において、請求項６と同様の効果が得られる。
【００３９】
本発明の請求項１４記載の高速スイッチング回路は、アノード型高速スイッチング回路であって、第６のＮＰＮトランジスタのコレクタ電位をモニタし、このモニタするコレクタ電位の変動分を反転させた信号を第３のＰＮＰトランジスタのベースに与えるモニタ回路を設けたことを特徴とする。
【００４０】
請求項１４の構成によれば、アノード型高速スイッチング回路において、請求項７と同様の効果が得られる。
【００４１】
本発明の請求項１５記載の高速スイッチング回路は、請求項１〜１４のうちいずれかに記載の高速スイッチング回路において、全てのＰＮＰトランジスタのそれぞれをＰチャネルＭＯＳトランジスタに置き換えるとともに、全てのＮＰＮトランジスタのそれぞれをＮチャネルＭＯＳトランジスタに置き換えたことを特徴とする。
【００４２】
この請求項１５の構成のようにＭＯＳトランジスタを用いても請求項１〜１４のうちいずれかに記載の高速スイッチング回路と同様の効果が得られる。
【００４３】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００４４】
（第１の実施の形態）
図１（ａ）は本発明の第１の実施の形態におけるカソード型高速スイッチング回路の構成図、図１（ｂ）は図１（ａ）の構成における主要部分の信号波形図である。図１（ａ）において、１３は容量、Ｂは加算信号であり、その他の図１５（ａ）と同じものには同一符号を付している。
【００４５】
このカソード型高速スイッチング回路は、エミッタが第１の抵抗１を介して第１の電源Ｖｃｃに接続された第１のＰＮＰトランジスタ２と、第１のＰＮＰトランジスタ２のコレクタとＧＮＤ（グラウンド）との間に接続された第１の可変電流源３と、エミッタが第１のＰＮＰトランジスタ２のベースに接続され、ベースが第１のＰＮＰトランジスタ２のコレクタに接続され、コレクタがＧＮＤに接続された第２のＰＮＰトランジスタ４と、エミッタが第２の抵抗５を介して第１の電源Ｖｃｃに接続され、ベースが第１のＰＮＰトランジスタ２のベースに接続された第３のＰＮＰトランジスタ６と、コレクタが第１の電源Ｖｃｃに接続され、ベースに第１の制御信号ＭＤＮを入力する第４のＮＰＮトランジスタ７と、コレクタが第３のＰＮＰトランジスタ６のコレクタに接続され、エミッタが第４のＮＰＮトランジスタ７のエミッタに接続され、ベースに第２の制御信号ＭＤＰを入力する第５のＮＰＮトランジスタ８と、第４のＮＰＮトランジスタ７および第５のＮＰＮトランジスタ８のそれぞれのエミッタ同士の接続点とＧＮＤとの間に接続された第２の電流源９と、コレクタおよびベースが第３のＰＮＰトランジスタ６のコレクタに接続された第６のＮＰＮトランジスタ１０と、コレクタが第１の電源Ｖｃｃに接続され、エミッタが第６のＮＰＮトランジスタ１０のエミッタに接続され、ベースが第６のＮＰＮトランジスタ１０のコレクタおよびベースに接続された第７のＮＰＮトランジスタ１１と、第６のＮＰＮトランジスタ１０および第７のＮＰＮトランジスタ１１のそれぞれのエミッタ同士の接続点とＧＮＤとの間に接続されたＬＤ１２とを備え、第１の制御信号ＭＤＮと第２の制御信号ＭＤＰによって第４のＮＰＮトランジスタ７と第５のＮＰＮトランジスタ８とのオンオフ状態が逆にされ、かつそれぞれのオンオフ状態が交互に切り換えられることによりＬＤ１２のオンオフ状態が交互に切り換えられるように構成されている。以上の構成は、図１５の従来例と同様である。
【００４６】
さらに、本実施の形態では、第３のＰＮＰトランジスタ６のベースに容量１３の一端を接続し、ＬＤ１２のオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタ１０のコレクタ電位の変動が第３のＰＮＰトランジスタ６のコレクタ−ベース間の寄生容量２４を介して第３のＰＮＰトランジスタ６のベース電位に影響することにより変動しようとする第３のＰＮＰトランジスタ６のベース電位の変動分をキャンセルするための加算信号Ｂを容量１３の他端に与えるようにしたことを特徴とする。ここで、容量１３は、ＰＮＰトランジスタ６の寄生容量２４と等価な容量である。
【００４７】
以上のように構成された本実施の形態のカソード型高速スイッチング回路について以下その動作を説明する。
【００４８】
まず、カレントミラー回路２１の可変電流源３で設定された電流が、差動スイッチ回路２２の制御信号ＭＤＮがベースに接続されたＮＰＮトランジスタ７と制御信号ＭＤＰがベースに接続されたＮＰＮトランジスタ８において、ＭＤＮ／ＭＤＰがＬｏ／Ｈｉの時、ＮＰＮトランジスタ７がオフ、ＮＰＮトランジスタ８がオンして、カレントミラー回路２３のＮＰＮトランジスタ１０に電流が供給され、ＬＤ１２がオンする。また、ＭＤＮ／ＭＤＰがＨｉ／Ｌｏの時、ＮＰＮトランジスタ７がオン、ＮＰＮトランジスタ８がオフして、ＬＤ１２がオフする。
【００４９】
ＬＤ１２がオン／オフする時にカレントミラー回路２３のＮＰＮトランジスタ１０のコレクタ電位が揺らぐため、ＰＮＰトランジスタ６のコレクタ−ベース間の寄生容量２４の影響によりカレントミラー回路２１のベース電位Ａが揺らごうとする。そこで、容量１３を介してカレントミラー回路２１のベースに加算信号Ｂを印加することによってカレントミラー回路２１のベース電位Ａの揺らぎを抑えてＬＤ１２に供給する電流の応答時間を早くする。なお、図１（ａ）に示したベース電位Ａの波形は、加算信号Ｂを印加しない場合のもの（図１５（ａ）と同じ）であり、本実施の形態のように加算信号Ｂを印加することにより、図１（ａ）のベース電位Ａの揺らぎを抑えることができる。
【００５０】
以上のように本実施の形態によれば、容量１３を介してカレントミラー回路２１のベースに加算信号Ｂを印加するようにしたことにより、従来のＬＤ１２のオンオフ状態が切り換えられる時に発生していたベース電位の変動分をキャンセルし、カレントミラー回路２１のベース電位Ａの揺らぎを抑えることができる。その結果、ＬＤ１２を駆動する電流が小さい場合にも、ＬＤ１２に供給する電流の応答時間を早くしてＬＤ１２がオンする時の立ち上がりを早くすることができ、スイッチング速度を確保することができる。
【００５１】
（第２の実施の形態）
図２（ａ）は本発明の第２の実施の形態におけるカソード型高速スイッチング回路の構成図、図２（ｂ）は図２（ａ）の構成における主要部分の信号波形図である。図２（ａ）において、１４は容量であり、その他の図１５（ａ）と同じものには同一符号を付している。
【００５２】
本実施の形態では、図１５の従来例の構成に容量１４を追加している。図１５の従来例と同じ部分については第１の実施の形態でも説明したとおりであり、ここでは省略する。本実施の形態では、ＬＤ１２のオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタ１０のコレクタ電位の変動が第３のＰＮＰトランジスタ６のコレクタ−ベース間の寄生容量２４を介して影響することにより変動しようとする第３のＰＮＰトランジスタ６のベース電位の変動分をキャンセルするために、第３のＰＮＰトランジスタ６のベースに容量１４の一端を接続し、容量１４の他端をＮＰＮトランジスタ８のベースに接続して第２の制御信号ＭＤＰを入力するようにしたことを特徴とする。ここで、容量１４は、ＰＮＰトランジスタ６の寄生容量２４と等価な容量である。
【００５３】
以上のように構成された本実施の形態のカソード型高速スイッチング回路について以下その動作を説明する。
【００５４】
まず、カレントミラー回路２１の可変電流源３で設定された電流が、差動スイッチ回路２２の制御信号ＭＤＮがベースに接続されたＮＰＮトランジスタ７と制御信号ＭＤＰがベースに接続されたＮＰＮトランジスタ８において、ＭＤＮ／ＭＤＰがＬｏ／Ｈｉの時、ＮＰＮトランジスタ７がオフ、ＮＰＮトランジスタ８がオンして、カレントミラー回路２３のＮＰＮトランジスタ１０に電流が供給され、ＬＤ１２がオンする。また、ＭＤＮ／ＭＤＰがＨｉ／Ｌｏの時、ＮＰＮトランジスタ７がオン、ＮＰＮトランジスタ８がオフして、ＬＤ１２がオフする。
【００５５】
ＬＤ１２がオン／オフする時にカレントミラー回路２３のＮＰＮトランジスタ１０のコレクタ電位が揺らぐため、ＰＮＰトランジスタ６のコレクタ−ベース間の寄生容量２４の影響によりカレントミラー回路２１のベース電位Ａが揺らごうとする。そこで、容量１４を介してカレントミラー回路２１のベースに制御信号ＭＤＰを印加することによってカレントミラー回路２１のベース電位Ａの揺らぎを抑えてＬＤ１２に供給する電流の応答時間を早くする。
【００５６】
以上のように本実施の形態によれば、容量１４を介してカレントミラー回路２１のベースに制御信号ＭＤＰを印加するようにしたことにより、従来のＬＤ１２のオンオフ状態が切り換えられる時に発生していたベース電位の変動分をキャンセルし、カレントミラー回路２１のベース電位Ａの揺らぎを抑えることができる。その結果、ＬＤ１２を駆動する電流が小さい場合にも、ＬＤ１２に供給する電流の応答時間を早くしてＬＤ１２がオンする時の立ち上がりを早くすることができ、スイッチング速度を確保することができる。
【００５７】
（第３の実施の形態）
図３（ａ）は本発明の第３の実施の形態におけるカソード型高速スイッチング回路の構成図、図３（ｂ）は図３（ａ）の構成における主要部分の信号波形図である。図３（ａ）において、１５は抵抗、１６は容量であり、その他の図１５（ａ）と同じものには同一符号を付している。
【００５８】
本実施の形態では、図１５の従来例の構成に抵抗１５と容量１６を追加している。図１５の従来例と同じ部分については第１の実施の形態でも説明したとおりであり、ここでは省略する。本実施の形態では、ＬＤ１２のオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタ１０のコレクタ電位の変動が第３のＰＮＰトランジスタ６のコレクタ−ベース間の寄生容量２４を介して影響することにより変動しようとする第３のＰＮＰトランジスタ６のベース電位の変動分をキャンセルするために、電源Ｖｃｃと第４のＮＰＮトランジスタ７のコレクタとの間に第３の抵抗１５を挿入するとともに、第３の抵抗１５と第４のＮＰＮトランジスタ７のコレクタとの接続点と第３のＰＮＰトランジスタ６のベースとの間に容量１６を接続したことを特徴とする。ここで、容量１６は、ＰＮＰトランジスタ６の寄生容量２４と等価な容量であり、抵抗１５は、ＬＤ１２の抵抗成分と等価な抵抗である。このような抵抗１５と容量１６を設けたことにより、ＬＤ１２のアノード側電位の変動量と等価な変動量を容量１６を介してベース電位Ａにかえす。
【００５９】
以上のように構成された本実施の形態のカソード型高速スイッチング回路について以下その動作を説明する。
【００６０】
まず、カレントミラー回路２１の可変電流源３で設定された電流が、差動スイッチ回路２２の制御信号ＭＤＮがベースに接続されたＮＰＮトランジスタ７と制御信号ＭＤＰがベースに接続されたＮＰＮトランジスタ８において、ＭＤＮ／ＭＤＰがＬｏ／Ｈｉの時、ＮＰＮトランジスタ７がオフ、ＮＰＮトランジスタ８がオンして、カレントミラー回路２３のＮＰＮトランジスタ１０に電流が供給され、ＬＤ１２がオンする。また、ＭＤＮ／ＭＤＰがＨｉ／Ｌｏの時、ＮＰＮトランジスタ７がオン、ＮＰＮトランジスタ８がオフして、ＬＤ１２がオフする。
【００６１】
ＬＤ１２がオン／オフする時にカレントミラー回路２３のＮＰＮトランジスタ１０のコレクタ電位が揺らぐため、ＰＮＰトランジスタ６のコレクタ−ベース間の寄生容量２４の影響によりカレントミラー回路２１のベース電位Ａが揺らごうとする。そこで、容量１６を介してカレントミラー回路２１のベースにＬＤ１２のアノード側電位の変動量と等価な変動量をかえすことによって、カレントミラー回路２１のベース電位Ａの揺らぎを抑えてＬＤ１２に供給する電流の応答時間を早くする。
【００６２】
以上のように本実施の形態によれば、電源ＶｃｃとＮＰＮトランジスタ７のコレクタとの間に抵抗１５を挿入し、容量１６を介して抵抗１５とＮＰＮトランジスタ７のコレクタとの接続点をＰＮＰトランジスタ６のベースに接続したことにより、従来のＬＤ１２のオンオフ状態が切り換えられる時に発生していたベース電位の変動分をキャンセルし、カレントミラー回路２１のベース電位Ａの揺らぎを抑えることができる。その結果、ＬＤ１２を駆動する電流が小さい場合にも、ＬＤ１２に供給する電流の応答時間を早くしてＬＤ１２がオンする時の立ち上がりを早くすることができ、スイッチング速度を確保することができる。
【００６３】
（第４の実施の形態）
図４（ａ）は本発明の第４の実施の形態におけるカソード型高速スイッチング回路の構成図、図４（ｂ）は図４（ａ）の構成における主要部分の信号波形図である。図４（ａ）において、１７は可変電流源であり、その他の図３（ａ）と同じものには同一符号を付している。
【００６４】
本実施の形態は、図３に示した第３の実施の形態における固定電流源９を可変電流源１７に変更した構成であり、他の構成は第３の実施の形態と同じであるので説明を省略する。
【００６５】
以上のように構成された本実施の形態のカソード型高速スイッチング回路について以下その動作を説明する。
【００６６】
まず、カレントミラー回路２１の可変電流源３で設定された電流が、差動スイッチ回路２２の制御信号ＭＤＮがベースに接続されたＮＰＮトランジスタ７と制御信号ＭＤＰがベースに接続されたＮＰＮトランジスタ８において、ＭＤＮ／ＭＤＰがＬｏ／Ｈｉの時、ＮＰＮトランジスタ７がオフ、ＮＰＮトランジスタ８がオンして、カレントミラー回路２３のＮＰＮトランジスタ１０に電流が供給され、ＬＤ１２がオンする。また、ＭＤＮ／ＭＤＰがＨｉ／Ｌｏの時、ＮＰＮトランジスタ７がオン、ＮＰＮトランジスタ８がオフして、ＬＤ１２がオフする。
【００６７】
ＬＤ１２がオン／オフする時にカレントミラー回路２３のＮＰＮトランジスタ１０のコレクタ電位が揺らぐため、ＰＮＰトランジスタ６のコレクタ−ベース間の寄生容量２４の影響によりカレントミラー回路２１のベース電位Ａが揺らごうとする。そこで、第３の実施の形態同様、抵抗１５および容量１６を設けたことによって、カレントミラー回路２１のベース電位Ａの揺らぎを抑えてＬＤ１２に供給する電流の応答時間を早くする。
【００６８】
前述の第３の実施の形態の場合、固定電流源９を用いているため、可変電流源３によって電流値が変化した時、ＬＤ１２のアノード側電位の変動量に対して一定量しかベース電位Ａにかえせないが、本実施の形態のように可変電流源１７を用いることで等価な変動量をかえすことができる。
【００６９】
以上のように本実施の形態によれば、電源ＶｃｃとＮＰＮトランジスタ７のコレクタとの間に抵抗１５を挿入し、容量１６を介して抵抗１５とＮＰＮトランジスタ７のコレクタとの接続点をＰＮＰトランジスタ６のベースに接続し、さらに可変電流源１７を調整したことにより、従来のＬＤ１２のオンオフ状態が切り換えられる時に発生していたベース電位の変動分をキャンセルし、カレントミラー回路２１のベース電位Ａの揺らぎを抑えることができる。その結果、ＬＤ１２を駆動する電流が小さい場合にも、ＬＤ１２に供給する電流の応答時間を早くしてＬＤ１２がオンする時の立ち上がりを早くすることができ、スイッチング速度を確保することができる。
【００７０】
（第５の実施の形態）
図５（ａ）は本発明の第５の実施の形態におけるカソード型高速スイッチング回路の構成図、図５（ｂ）は図５（ａ）の構成における主要部分の信号波形図である。図５（ａ）において、１８はＮＰＮトランジスタであり、その他の図３（ａ）と同じものには同一符号を付している。
【００７１】
本実施の形態は、図３に示した第３の実施の形態において、ＮＰＮトランジスタ７のコレクタに負荷を追加した構成、すなわちＮＰＮトランジスタ７のコレクタと抵抗１５との間にダイオード接続したＮＰＮトランジスタ１８を挿入した構成であり、他の構成は第３の実施の形態と同じであるので説明を省略する。
【００７２】
以上のように構成された本実施の形態のカソード型高速スイッチング回路について以下その動作を説明する。
【００７３】
まず、カレントミラー回路２１の可変電流源３で設定された電流が、差動スイッチ回路２２の制御信号ＭＤＮがベースに接続されたＮＰＮトランジスタ７と制御信号ＭＤＰがベースに接続されたＮＰＮトランジスタ８において、ＭＤＮ／ＭＤＰがＬｏ／Ｈｉの時、ＮＰＮトランジスタ７がオフ、ＮＰＮトランジスタ８がオンして、カレントミラー回路２３のＮＰＮトランジスタ１０に電流が供給され、ＬＤ１２がオンする。また、ＭＤＮ／ＭＤＰがＨｉ／Ｌｏの時、ＮＰＮトランジスタ７がオン、ＮＰＮトランジスタ８がオフして、ＬＤ１２がオフする。
【００７４】
ＬＤ１２がオン／オフする時にカレントミラー回路２３のＮＰＮトランジスタ１０のコレクタ電位が揺らぐため、ＰＮＰトランジスタ６のコレクタ−ベース間の寄生容量２４の影響によりカレントミラー回路２１のベース電位Ａが揺らごうとする。そこで、抵抗１５、ダイオード接続したＮＰＮトランジスタ１８および容量１６を設けたことによって、カレントミラー回路２１のベース電位Ａの揺らぎを抑えてＬＤ１２に供給する電流の応答時間を早くする。
【００７５】
また、本実施の形態では、ＮＰＮトランジスタ１０の変動量と等価な変動量をＮＰＮトランジスタ１８で与え、ＮＰＮトランジスタ１０のコレクタ電位の揺らぎを抑えることができる。
【００７６】
以上のように本実施の形態によれば、電源ＶｃｃとＮＰＮトランジスタ７のコレクタとの間に抵抗１５、ダイオード接続したＮＰＮトランジスタ１８を挿入し、容量１６を介してＮＰＮトランジスタ１８とＮＰＮトランジスタ７のコレクタとの接続点をＰＮＰトランジスタ６のベースに接続したことにより、従来のＬＤ１２のオンオフ状態が切り換えられる時に発生していたベース電位の変動分をキャンセルし、カレントミラー回路２１のベース電位Ａの揺らぎを抑えることができる。その結果、ＬＤ１２を駆動する電流が小さい場合にも、ＬＤ１２に供給する電流の応答時間を早くしてＬＤ１２がオンする時の立ち上がりを早くすることができ、スイッチング速度を確保することができる。
【００７７】
（第６の実施の形態）
図６（ａ）は本発明の第６の実施の形態におけるカソード型高速スイッチング回路の構成図、図６（ｂ）は図６（ａ）の構成における主要部分の信号波形図である。図６（ａ）において、１７は可変電流源であり、その他の図３（ａ）と同じものには同一符号を付している。
【００７８】
本実施の形態は、図５に示した第５の実施の形態における固定電流源９を可変電流源１７に変更した構成であり、他の構成は第５の実施の形態と同じであるので説明を省略する。
【００７９】
以上のように構成された本実施の形態のカソード型高速スイッチング回路について以下その動作を説明する。
【００８０】
まず、カレントミラー回路２１の可変電流源３で設定された電流が、差動スイッチ回路２２の制御信号ＭＤＮがベースに接続されたＮＰＮトランジスタ７と制御信号ＭＤＰがベースに接続されたＮＰＮトランジスタ８において、ＭＤＮ／ＭＤＰがＬｏ／Ｈｉの時、ＮＰＮトランジスタ７がオフ、ＮＰＮトランジスタ８がオンして、カレントミラー回路２３のＮＰＮトランジスタ１０に電流が供給され、ＬＤ１２がオンする。また、ＭＤＮ／ＭＤＰがＨｉ／Ｌｏの時、ＮＰＮトランジスタ７がオン、ＮＰＮトランジスタ８がオフして、ＬＤ１２がオフする。
【００８１】
ＬＤ１２がオン／オフする時にカレントミラー回路２３のＮＰＮトランジスタ１０のコレクタ電位が揺らぐため、ＰＮＰトランジスタ６のコレクタ−ベース間の寄生容量２４の影響によりカレントミラー回路２１のベース電位Ａが揺らごうとする。そこで、第５の実施の形態同様、抵抗１５、ＮＰＮトランジスタ１８および容量１６を設けたことによって、カレントミラー回路２１のベース電位Ａの揺らぎを抑えてＬＤ１２に供給する電流の応答時間を早くする。
【００８２】
前述の第５の実施の形態の場合、固定電流源９を用いているため、可変電流源３によって電流値が変化した時、ＬＤ１２のアノード側電位の変動量に対して一定量しかベース電位Ａにかえせないが、本実施の形態のように可変電流源１７を用いることで等価な変動量をかえすことができる。
【００８３】
以上のように本実施の形態によれば、電源ＶｃｃとＮＰＮトランジスタ７のコレクタとの間に抵抗１５、ダイオード接続したＮＰＮトランジスタ１８を挿入し、容量１６を介してＮＰＮトランジスタ１８とＮＰＮトランジスタ７のコレクタとの接続点をＰＮＰトランジスタ６のベースに接続し、さらに可変電流源１７を調整したことにより、従来のＬＤ１２のオンオフ状態が切り換えられる時に発生していたベース電位の変動分をキャンセルし、カレントミラー回路２１のベース電位Ａの揺らぎを抑えることができる。その結果、ＬＤ１２を駆動する電流が小さい場合にも、ＬＤ１２に供給する電流の応答時間を早くしてＬＤ１２がオンする時の立ち上がりを早くすることができ、スイッチング速度を確保することができる。
【００８４】
（第７の実施の形態）
図７（ａ）は本発明の第７の実施の形態におけるカソード型高速スイッチング回路の構成図、図７（ｂ）は図７（ａ）の構成における主要部分の信号波形図である。図７（ａ）において、１７は可変電流源、１９はモニタ回路であり、その他の図１５（ａ）と同じものには同一符号を付している。
【００８５】
本実施の形態では、図１５の従来例の構成にモニタ回路１９を追加している。図１５の従来例と同じ部分については第１の実施の形態でも説明したとおりであり、ここでは省略する。本実施の形態では、ＬＤ１２のオンオフ状態が切り換えられる時の第６のＮＰＮトランジスタ１０のコレクタ電位の変動が第３のＰＮＰトランジスタ６のコレクタ−ベース間の寄生容量２４を介して影響することにより変動しようとする第３のＰＮＰトランジスタ６のベース電位の変動分をキャンセルするために、第６のＮＰＮトランジスタ１０のコレクタ電位をモニタし、このモニタするコレクタ電位の変動分を反転させた信号を第３のＰＮＰトランジスタ６のベースに与えるモニタ回路１９を設けたことを特徴とする。
【００８６】
以上のように構成された本実施の形態のカソード型高速スイッチング回路について以下その動作を説明する。
【００８７】
まず、カレントミラー回路２１の可変電流源３で設定された電流が、差動スイッチ回路２２の制御信号ＭＤＮがベースに接続されたＮＰＮトランジスタ７と制御信号ＭＤＰがベースに接続されたＮＰＮトランジスタ８において、ＭＤＮ／ＭＤＰがＬｏ／Ｈｉの時、ＮＰＮトランジスタ７がオフ、ＮＰＮトランジスタ８がオンして、カレントミラー回路２３のＮＰＮトランジスタ１０に電流が供給され、ＬＤ１２がオンする。また、ＭＤＮ／ＭＤＰがＨｉ／Ｌｏの時、ＮＰＮトランジスタ７がオン、ＮＰＮトランジスタ８がオフして、ＬＤ１２がオフする。
【００８８】
ＬＤ１２がオン／オフする時にカレントミラー回路２３のＮＰＮトランジスタ１０のコレクタ電位が揺らぐため、ＰＮＰトランジスタ６のコレクタ−ベース間の寄生容量２４の影響によりカレントミラー回路２１のベース電位Ａが揺らごうとする。そこで、モニタ回路１９でＮＰＮトランジスタ１０のコレクタ電位をモニタし、その変動分を反転させた信号をカレントミラー回路２１のベースに与えることにより、カレントミラー回路２１のベース電位Ａの揺らぎを抑えてＬＤ１２に供給する電流の応答時間を早くする。
【００８９】
以上のように本実施の形態によれば、モニタ回路１９によってＮＰＮトランジスタ１０のコレクタ電位の変動分を反転させた信号をカレントミラー回路２１のベースに与えることにより、従来のＬＤ１２のオンオフ状態が切り換えられる時に発生していたベース電位の変動分をキャンセルし、カレントミラー回路２１のベース電位Ａの揺らぎを抑えることができる。その結果、ＬＤ１２を駆動する電流が小さい場合にも、ＬＤ１２に供給する電流の応答時間を早くしてＬＤ１２がオンする時の立ち上がりを早くすることができ、スイッチング速度を確保することができる。
【００９０】
（第８の実施の形態）
図８（ａ）は本発明の第８の実施の形態におけるアノード型高速スイッチング回路の構成図、図８（ｂ）は図８（ａ）の構成における主要部分の信号波形図である。図８（ａ）において、図１（ａ）と対応するものには同一符号を付して説明を省略する。また図８（ｂ）に示すベース電位Ａの波形図についても図１（ｂ）の場合と同様、加算信号Ｂを印加しない場合のもの（図１６（ａ）と同じ）を示している。
【００９１】
本実施の形態は、図１６に示す従来のアノード型高速スイッチング回路に第１の実施の形態の特徴とする構成（容量１３、加算信号Ｂ）を適用したものである。したがって、第１の実施の形態と本実施の形態とでは、第１の実施の形態がカソード型高速スイッチング回路であったのに対し、本実施の形態はアノード型高速スイッチング回路である点が相違するだけである。すなわち、第１の実施の形態のようにカソード型高速スイッチング回路の場合は、カレントミラー回路２３のＮＰＮトランジスタ１１のコレクタが第１の電源Ｖｃｃに接続され、ＮＰＮトランジスタ１０と１１のエミッタが共通に接続されてグラウンドとの間にＬＤ１２が接続されてあったのに対し、本実施の形態のようにアノード型高速スイッチング回路の場合は、ＮＰＮトランジスタ１０と１１のエミッタが共通にグラウンドに接続され、ＮＰＮトランジスタ１１のコレクタと電源ＶＬＤとの間にＬＤ１２が接続されている。なお、電源の「ＶＬＤ」は、アノード型とカソード型との区別をはっきりさせるために用いたものであり、電源ＶＬＤは第１の電源Ｖｃｃと同じである。
【００９２】
また、本実施の形態のアノード型高速スイッチング回路についての動作説明は、第１の実施の形態と同様であるので省略する。
【００９３】
すなわち本実施の形態によれば、アノード型高速スイッチング回路において、第１の実施の形態と同様の効果が得られる。
【００９４】
（第９の実施の形態）
図９（ａ）は本発明の第９の実施の形態におけるアノード型高速スイッチング回路の構成図、図９（ｂ）は図９（ａ）の構成における主要部分の信号波形図である。図９（ａ）において、図２（ａ）と対応するものには同一符号を付して説明を省略する。
【００９５】
本実施の形態は、図１６に示す従来のアノード型高速スイッチング回路に第２の実施の形態の特徴とする構成（容量１４）を適用したものである。したがって、第２の実施の形態と本実施の形態とでは、第２の実施の形態がカソード型高速スイッチング回路であったのに対し、本実施の形態はアノード型高速スイッチング回路である点が相違するだけである。カソード型高速スイッチング回路とアノード型高速スイッチング回路との相違は第８の実施の形態で述べた通りである。
【００９６】
また、本実施の形態のアノード型高速スイッチング回路についての動作説明は、第２の実施の形態と同様であるので省略する。
【００９７】
すなわち本実施の形態によれば、アノード型高速スイッチング回路において、第２の実施の形態と同様の効果が得られる。
【００９８】
（第１０の実施の形態）
図１０（ａ）は本発明の第１０の実施の形態におけるアノード型高速スイッチング回路の構成図、図１０（ｂ）は図１０（ａ）の構成における主要部分の信号波形図である。図１０（ａ）において、図３（ａ）と対応するものには同一符号を付して説明を省略する。
【００９９】
本実施の形態は、図１６に示す従来のアノード型高速スイッチング回路に第３の実施の形態の特徴とする構成（抵抗１５、容量１６）を適用したものである。したがって、第３の実施の形態と本実施の形態とでは、第３の実施の形態がカソード型高速スイッチング回路であったのに対し、本実施の形態はアノード型高速スイッチング回路である点が相違するだけである。カソード型高速スイッチング回路とアノード型高速スイッチング回路との相違は第８の実施の形態で述べた通りである。
【０１００】
また、本実施の形態のアノード型高速スイッチング回路についての動作説明は、第３の実施の形態と同様であるので省略する。
【０１０１】
すなわち本実施の形態によれば、アノード型高速スイッチング回路において、第３の実施の形態と同様の効果が得られる。
【０１０２】
（第１１の実施の形態）
図１１（ａ）は本発明の第１１の実施の形態におけるアノード型高速スイッチング回路の構成図、図１１（ｂ）は図１１（ａ）の構成における主要部分の信号波形図である。図１１（ａ）において、図４（ａ）と対応するものには同一符号を付して説明を省略する。
【０１０３】
本実施の形態は、図１６に示す従来のアノード型高速スイッチング回路に第４の実施の形態の特徴とする構成（抵抗１５、容量１６、可変電流源１７）を適用したものである。したがって、第４の実施の形態と本実施の形態とでは、第４の実施の形態がカソード型高速スイッチング回路であったのに対し、本実施の形態はアノード型高速スイッチング回路である点が相違するだけである。カソード型高速スイッチング回路とアノード型高速スイッチング回路との相違は第８の実施の形態で述べた通りである。
【０１０４】
また、本実施の形態のアノード型高速スイッチング回路についての動作説明は、第４の実施の形態と同様であるので省略する。
【０１０５】
すなわち本実施の形態によれば、アノード型高速スイッチング回路において、第４の実施の形態と同様の効果が得られる。
【０１０６】
（第１２の実施の形態）
図１２（ａ）は本発明の第１２の実施の形態におけるアノード型高速スイッチング回路の構成図、図１２（ｂ）は図１２（ａ）の構成における主要部分の信号波形図である。図１２（ａ）において、図５（ａ）と対応するものには同一符号を付して説明を省略する。
【０１０７】
本実施の形態は、図１６に示す従来のアノード型高速スイッチング回路に第５の実施の形態の特徴とする構成（抵抗１５、容量１６、ＮＰＮトランジスタ１８）を適用したものである。したがって、第５の実施の形態と本実施の形態とでは、第５の実施の形態がカソード型高速スイッチング回路であったのに対し、本実施の形態はアノード型高速スイッチング回路である点が相違するだけである。カソード型高速スイッチング回路とアノード型高速スイッチング回路との相違は第８の実施の形態で述べた通りである。
【０１０８】
また、本実施の形態のアノード型高速スイッチング回路についての動作説明は、第５の実施の形態と同様であるので省略する。
【０１０９】
すなわち本実施の形態によれば、アノード型高速スイッチング回路において、第５の実施の形態と同様の効果が得られる。
【０１１０】
（第１３の実施の形態）
図１３（ａ）は本発明の第１３の実施の形態におけるアノード型高速スイッチング回路の構成図、図１３（ｂ）は図１３（ａ）の構成における主要部分の信号波形図である。図１３（ａ）において、図６（ａ）と対応するものには同一符号を付して説明を省略する。
【０１１１】
本実施の形態は、図１６に示す従来のアノード型高速スイッチング回路に第６の実施の形態の特徴とする構成（抵抗１５、容量１６、ＮＰＮトランジスタ１８、可変電流源１７）を適用したものである。したがって、第６の実施の形態と本実施の形態とでは、第６の実施の形態がカソード型高速スイッチング回路であったのに対し、本実施の形態はアノード型高速スイッチング回路である点が相違するだけである。カソード型高速スイッチング回路とアノード型高速スイッチング回路との相違は第８の実施の形態で述べた通りである。
【０１１２】
また、本実施の形態のアノード型高速スイッチング回路についての動作説明は、第６の実施の形態と同様であるので省略する。
【０１１３】
すなわち本実施の形態によれば、アノード型高速スイッチング回路において、第６の実施の形態と同様の効果が得られる。
【０１１４】
（第１４の実施の形態）
図１４（ａ）は本発明の第１４の実施の形態におけるアノード型高速スイッチング回路の構成図、図１４（ｂ）は図１４（ａ）の構成における主要部分の信号波形図である。図１４（ａ）において、図７（ａ）と対応するものには同一符号を付して説明を省略する。
【０１１５】
本実施の形態は、図１６に示す従来のアノード型高速スイッチング回路に第７の実施の形態の特徴とする構成（モニタ回路１９、可変電流源１７）を適用したものである。したがって、第７の実施の形態と本実施の形態とでは、第７の実施の形態がカソード型高速スイッチング回路であったのに対し、本実施の形態はアノード型高速スイッチング回路である点が相違するだけである。カソード型高速スイッチング回路とアノード型高速スイッチング回路との相違は第８の実施の形態で述べた通りである。
【０１１６】
また、本実施の形態のアノード型高速スイッチング回路についての動作説明は、第７の実施の形態と同様であるので省略する。
【０１１７】
すなわち本実施の形態によれば、アノード型高速スイッチング回路において、第７の実施の形態と同様の効果が得られる。
【０１１８】
なお、上記の各実施の形態では、ＰＮＰトランジスタを用いたカレントミラー回路をＮＰＮトランジスタを用いたカレントミラー回路で受けているが、逆にしても良いことは言うまでも無いことである。また、ＰＮＰトランジスタに代えてＰチャネルＭＯＳトランジスタ、ＮＰＮトランジスタに代えてＮチャネルＭＯＳトランジスタを用いても良い。また、それらの寸法は回路により適宣定めることも可能である。
【０１１９】
【発明の効果】
以上のように本発明は、カレントミラー回路のベースに、従来のＬＤのオンオフ状態が切り換えられる時に発生していたベース電位の変動分とは逆電位を与えることにより、ベース電位の揺らぎを低減し、出力の立ち上がりを早くすることができる優れた高速スイッチング回路を実現できるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるカソード型高速スイッチング回路の回路図および信号波形図である。
【図２】本発明の第２の実施の形態におけるカソード型高速スイッチング回路の回路図および信号波形図である。
【図３】本発明の第３の実施の形態におけるカソード型高速スイッチング回路の回路図および信号波形図である。
【図４】本発明の第４の実施の形態におけるカソード型高速スイッチング回路の回路図および信号波形図である。
【図５】本発明の第５の実施の形態におけるカソード型高速スイッチング回路の回路図および信号波形図である。
【図６】本発明の第６の実施の形態におけるカソード型高速スイッチング回路の回路図および信号波形図である。
【図７】本発明の第７の実施の形態におけるカソード型高速スイッチング回路の回路図および信号波形図である。
【図８】本発明の第８の実施の形態におけるアノード型高速スイッチング回路の回路図および信号波形図である。
【図９】本発明の第９の実施の形態におけるアノード型高速スイッチング回路の回路図および信号波形図である。
【図１０】本発明の第１０の実施の形態におけるアノード型高速スイッチング回路の回路図および信号波形図である。
【図１１】本発明の第１１の実施の形態におけるアノード型高速スイッチング回路の回路図および信号波形図である。
【図１２】本発明の第１２の実施の形態におけるアノード型高速スイッチング回路の回路図および信号波形図である。
【図１３】本発明の第１３の実施の形態におけるアノード型高速スイッチング回路の回路図および信号波形図である。
【図１４】本発明の第１４の実施の形態におけるアノード型高速スイッチング回路の回路図および信号波形図である。
【図１５】従来のカソード型高速スイッチング回路の回路図および信号波形図である。
【図１６】従来のアノード型高速スイッチング回路の回路図および信号波形図である。
【図１７】ＭＯＳトランジスタを用いた従来のカソード型高速スイッチング回路の回路図および信号波形図である。
【符号の説明】
１，５，１５ 抵抗
２，４，６ ＰＮＰトランジスタ
３，１７ 可変電流源
７，８，１０，１１，１８ ＮＰＮトランジスタ
９ 固定電流源
１２ レーザダイオード（ＬＤ）
１３，１４，１６ 容量
１９ モニタ回路
２１，２３ カレントミラー回路
２２ 差動スイッチ回路
２４ 寄生容量
Ｖｃｃ 電源
ＶＬＤ 電源
ＭＤＮ，ＭＤＰ 制御信号
Ｂ 加算信号

Claims (15)

1. エミッタが第１の抵抗を介して第１の電源に接続された第１のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタのコレクタとグラウンドとの間に接続された第１の可変電流源と、エミッタが前記第１のＰＮＰトランジスタのベースに接続され、ベースが前記第１のＰＮＰトランジスタのコレクタに接続され、コレクタがグラウンドに接続された第２のＰＮＰトランジスタと、エミッタが第２の抵抗を介して前記第１の電源に接続され、ベースが前記第１のＰＮＰトランジスタのベースに接続された第３のＰＮＰトランジスタと、コレクタが前記第１の電源に接続され、ベースに第１の制御信号を入力する第４のＮＰＮトランジスタと、コレクタが前記第３のＰＮＰトランジスタのコレクタに接続され、エミッタが前記第４のＮＰＮトランジスタのエミッタに接続され、ベースに第２の制御信号を入力する第５のＮＰＮトランジスタと、前記第４のＮＰＮトランジスタおよび前記第５のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続された第２の電流源と、コレクタおよびベースが前記第３のＰＮＰトランジスタのコレクタに接続された第６のＮＰＮトランジスタと、コレクタが前記第１の電源に接続され、エミッタが前記第６のＮＰＮトランジスタのエミッタに接続され、ベースが前記第６のＮＰＮトランジスタのコレクタおよびベースに接続された第７のＮＰＮトランジスタと、前記第６のＮＰＮトランジスタおよび前記第７のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続されたレーザダイオードとを備え、前記第１の制御信号と第２の制御信号によって前記第４のＮＰＮトランジスタと前記第５のＮＰＮトランジスタとのオンオフ状態が逆にされ、かつそれぞれのオンオフ状態が交互に切り換えられることにより前記レーザダイオードのオンオフ状態が交互に切り換えられるようにした高速スイッチング回路であって、
   前記第３のＰＮＰトランジスタのベースに容量の一端を接続し、前記レーザダイオードのオンオフ状態が切り換えられる時の前記第６のＮＰＮトランジスタのコレクタ電位の変動が前記第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする前記第３のＰＮＰトランジスタのベース電位の変動分をキャンセルするための信号を前記容量の他端に与えるようにしたことを特徴とする高速スイッチング回路。
2. エミッタが第１の抵抗を介して第１の電源に接続された第１のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタのコレクタとグラウンドとの間に接続された第１の可変電流源と、エミッタが前記第１のＰＮＰトランジスタのベースに接続され、ベースが前記第１のＰＮＰトランジスタのコレクタに接続され、コレクタがグラウンドに接続された第２のＰＮＰトランジスタと、エミッタが第２の抵抗を介して前記第１の電源に接続され、ベースが前記第１のＰＮＰトランジスタのベースに接続された第３のＰＮＰトランジスタと、コレクタが前記第１の電源に接続され、ベースに第１の制御信号を入力する第４のＮＰＮトランジスタと、コレクタが前記第３のＰＮＰトランジスタのコレクタに接続され、エミッタが前記第４のＮＰＮトランジスタのエミッタに接続され、ベースに第２の制御信号を入力する第５のＮＰＮトランジスタと、前記第４のＮＰＮトランジスタおよび前記第５のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続された第２の電流源と、コレクタおよびベースが前記第３のＰＮＰトランジスタのコレクタに接続された第６のＮＰＮトランジスタと、コレクタが前記第１の電源に接続され、エミッタが前記第６のＮＰＮトランジスタのエミッタに接続され、ベースが前記第６のＮＰＮトランジスタのコレクタおよびベースに接続された第７のＮＰＮトランジスタと、前記第６のＮＰＮトランジスタおよび前記第７のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続されたレーザダイオードとを備え、前記第１の制御信号と第２の制御信号によって前記第４のＮＰＮトランジスタと前記第５のＮＰＮトランジスタとのオンオフ状態が逆にされ、かつそれぞれのオンオフ状態が交互に切り換えられることにより前記レーザダイオードのオンオフ状態が交互に切り換えられるようにした高速スイッチング回路であって、
   前記レーザダイオードのオンオフ状態が切り換えられる時の前記第６のＮＰＮトランジスタのコレクタ電位の変動が前記第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする前記第３のＰＮＰトランジスタのベース電位の変動分をキャンセルするために、前記第３のＰＮＰトランジスタのベースに容量の一端を接続し、前記容量の他端に前記第２の制御信号を入力するようにしたことを特徴とする高速スイッチング回路。
3. エミッタが第１の抵抗を介して第１の電源に接続された第１のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタのコレクタとグラウンドとの間に接続された第１の可変電流源と、エミッタが前記第１のＰＮＰトランジスタのベースに接続され、ベースが前記第１のＰＮＰトランジスタのコレクタに接続され、コレクタがグラウンドに接続された第２のＰＮＰトランジスタと、エミッタが第２の抵抗を介して前記第１の電源に接続され、ベースが前記第１のＰＮＰトランジスタのベースに接続された第３のＰＮＰトランジスタと、コレクタが前記第１の電源に接続され、ベースに第１の制御信号を入力する第４のＮＰＮトランジスタと、コレクタが前記第３のＰＮＰトランジスタのコレクタに接続され、エミッタが前記第４のＮＰＮトランジスタのエミッタに接続され、ベースに第２の制御信号を入力する第５のＮＰＮトランジスタと、前記第４のＮＰＮトランジスタおよび前記第５のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続された第２の電流源と、コレクタおよびベースが前記第３のＰＮＰトランジスタのコレクタに接続された第６のＮＰＮトランジスタと、コレクタが前記第１の電源に接続され、エミッタが前記第６のＮＰＮトランジスタのエミッタに接続され、ベースが前記第６のＮＰＮトランジスタのコレクタおよびベースに接続された第７のＮＰＮトランジスタと、前記第６のＮＰＮトランジスタおよび前記第７のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続されたレーザダイオードとを備え、前記第１の制御信号と第２の制御信号によって前記第４のＮＰＮトランジスタと前記第５のＮＰＮトランジスタとのオンオフ状態が逆にされ、かつそれぞれのオンオフ状態が交互に切り換えられることにより前記レーザダイオードのオンオフ状態が交互に切り換えられるようにした高速スイッチング回路であって、
   前記レーザダイオードのオンオフ状態が切り換えられる時の前記第６のＮＰＮトランジスタのコレクタ電位の変動が前記第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする前記第３のＰＮＰトランジスタのベース電位の変動分をキャンセルするために、前記第１の電源と前記第４のＮＰＮトランジスタのコレクタとの間に第３の抵抗を挿入するとともに前記第４のＮＰＮトランジスタのコレクタと前記第３のＰＮＰトランジスタのベースとの間に容量を接続したことを特徴とする高速スイッチング回路。
4. 第２の電流源を可変電流源にしたことを特徴とする請求項３記載の高速スイッチング回路。
5. 第３の抵抗と第４のＮＰＮトランジスタのコレクタとの間に第８のＮＰＮトランジスタを挿入し、前記第８のＮＰＮトランジスタのコレクタおよびベースを共通に前記第３の抵抗に接続し、前記第８のＮＰＮトランジスタのエミッタを前記第４のＮＰＮトランジスタのコレクタに接続したことを特徴とする請求項３記載の高速スイッチング回路。
6. 第２の電流源を可変電流源にしたことを特徴とする請求項５記載の高速スイッチング回路。
7. エミッタが第１の抵抗を介して第１の電源に接続された第１のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタのコレクタとグラウンドとの間に接続された第１の可変電流源と、エミッタが前記第１のＰＮＰトランジスタのベースに接続され、ベースが前記第１のＰＮＰトランジスタのコレクタに接続され、コレクタがグラウンドに接続された第２のＰＮＰトランジスタと、エミッタが第２の抵抗を介して前記第１の電源に接続され、ベースが前記第１のＰＮＰトランジスタのベースに接続された第３のＰＮＰトランジスタと、コレクタが前記第１の電源に接続され、ベースに第１の制御信号を入力する第４のＮＰＮトランジスタと、コレクタが前記第３のＰＮＰトランジスタのコレクタに接続され、エミッタが前記第４のＮＰＮトランジスタのエミッタに接続され、ベースに第２の制御信号を入力する第５のＮＰＮトランジスタと、前記第４のＮＰＮトランジスタおよび前記第５のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続された第２の電流源と、コレクタおよびベースが前記第３のＰＮＰトランジスタのコレクタに接続された第６のＮＰＮトランジスタと、コレクタが前記第１の電源に接続され、エミッタが前記第６のＮＰＮトランジスタのエミッタに接続され、ベースが前記第６のＮＰＮトランジスタのコレクタおよびベースに接続された第７のＮＰＮトランジスタと、前記第６のＮＰＮトランジスタおよび前記第７のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続されたレーザダイオードとを備え、前記第１の制御信号と第２の制御信号によって前記第４のＮＰＮトランジスタと前記第５のＮＰＮトランジスタとのオンオフ状態が逆にされ、かつそれぞれのオンオフ状態が交互に切り換えられることにより前記レーザダイオードのオンオフ状態が交互に切り換えられるようにした高速スイッチング回路であって、
   前記第６のＮＰＮトランジスタのコレクタ電位をモニタし、このモニタするコレクタ電位の変動分を反転させた信号を前記第３のＰＮＰトランジスタのベースに与えるモニタ回路を設けたことを特徴とする高速スイッチング回路。
8. エミッタが第１の抵抗を介して第１の電源に接続された第１のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタのコレクタとグラウンドとの間に接続された第１の可変電流源と、エミッタが前記第１のＰＮＰトランジスタのベースに接続され、ベースが前記第１のＰＮＰトランジスタのコレクタに接続され、コレクタがグラウンドに接続された第２のＰＮＰトランジスタと、エミッタが第２の抵抗を介して前記第１の電源に接続され、ベースが前記第１のＰＮＰトランジスタのベースに接続された第３のＰＮＰトランジスタと、コレクタが前記第１の電源に接続され、ベースに第１の制御信号を入力する第４のＮＰＮトランジスタと、コレクタが前記第３のＰＮＰトランジスタのコレクタに接続され、エミッタが前記第４のＮＰＮトランジスタのエミッタに接続され、ベースに第２の制御信号を入力する第５のＮＰＮトランジスタと、前記第４のＮＰＮトランジスタおよび前記第５のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続された第２の電流源と、エミッタがグラウンドに接続され、コレクタおよびベースが前記第３のＰＮＰトランジスタのコレクタに接続された第６のＮＰＮトランジスタと、エミッタがグラウンドに接続され、ベースが前記第６のＮＰＮトランジスタのコレクタおよびベースに接続された第７のＮＰＮトランジスタと、前記第１の電源と前記第７のＮＰＮトランジスタのコレクタとの間に接続されたレーザダイオードとを備え、前記第１の制御信号と第２の制御信号によって前記第４のＮＰＮトランジスタと前記第５のＮＰＮトランジスタとのオンオフ状態が逆にされ、かつそれぞれのオンオフ状態が交互に切り換えられることにより前記レーザダイオードのオンオフ状態が交互に切り換えられるようにした高速スイッチング回路であって、
   前記第３のＰＮＰトランジスタのベースに容量の一端を接続し、前記レーザダイオードのオンオフ状態が切り換えられる時の前記第６のＮＰＮトランジスタのコレクタ電位の変動が前記第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする前記第３のＰＮＰトランジスタのベース電位の変動分をキャンセルするための信号を前記容量の他端に与えるようにしたことを特徴とする高速スイッチング回路。
9. エミッタが第１の抵抗を介して第１の電源に接続された第１のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタのコレクタとグラウンドとの間に接続された第１の可変電流源と、エミッタが前記第１のＰＮＰトランジスタのベースに接続され、ベースが前記第１のＰＮＰトランジスタのコレクタに接続され、コレクタがグラウンドに接続された第２のＰＮＰトランジスタと、エミッタが第２の抵抗を介して前記第１の電源に接続され、ベースが前記第１のＰＮＰトランジスタのベースに接続された第３のＰＮＰトランジスタと、コレクタが前記第１の電源に接続され、ベースに第１の制御信号を入力する第４のＮＰＮトランジスタと、コレクタが前記第３のＰＮＰトランジスタのコレクタに接続され、エミッタが前記第４のＮＰＮトランジスタのエミッタに接続され、ベースに第２の制御信号を入力する第５のＮＰＮトランジスタと、前記第４のＮＰＮトランジスタおよび前記第５のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続された第２の電流源と、エミッタがグラウンドに接続され、コレクタおよびベースが前記第３のＰＮＰトランジスタのコレクタに接続された第６のＮＰＮトランジスタと、エミッタがグラウンドに接続され、ベースが前記第６のＮＰＮトランジスタのコレクタおよびベースに接続された第７のＮＰＮトランジスタと、前記第１の電源と前記第７のＮＰＮトランジスタのコレクタとの間に接続されたレーザダイオードとを備え、前記第１の制御信号と第２の制御信号によって前記第４のＮＰＮトランジスタと前記第５のＮＰＮトランジスタとのオンオフ状態が逆にされ、かつそれぞれのオンオフ状態が交互に切り換えられることにより前記レーザダイオードのオンオフ状態が交互に切り換えられるようにした高速スイッチング回路であって、
   前記レーザダイオードのオンオフ状態が切り換えられる時の前記第６のＮＰＮトランジスタのコレクタ電位の変動が前記第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする前記第３のＰＮＰトランジスタのベース電位の変動分をキャンセルするために、前記第３のＰＮＰトランジスタのベースに容量の一端を接続し、前記容量の他端に前記第２の制御信号を入力するようにしたことを特徴とする高速スイッチング回路。
10. エミッタが第１の抵抗を介して第１の電源に接続された第１のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタのコレクタとグラウンドとの間に接続された第１の可変電流源と、エミッタが前記第１のＰＮＰトランジスタのベースに接続され、ベースが前記第１のＰＮＰトランジスタのコレクタに接続され、コレクタがグラウンドに接続された第２のＰＮＰトランジスタと、エミッタが第２の抵抗を介して前記第１の電源に接続され、ベースが前記第１のＰＮＰトランジスタのベースに接続された第３のＰＮＰトランジスタと、コレクタが前記第１の電源に接続され、ベースに第１の制御信号を入力する第４のＮＰＮトランジスタと、コレクタが前記第３のＰＮＰトランジスタのコレクタに接続され、エミッタが前記第４のＮＰＮトランジスタのエミッタに接続され、ベースに第２の制御信号を入力する第５のＮＰＮトランジスタと、前記第４のＮＰＮトランジスタおよび前記第５のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続された第２の電流源と、エミッタがグラウンドに接続され、コレクタおよびベースが前記第３のＰＮＰトランジスタのコレクタに接続された第６のＮＰＮトランジスタと、エミッタがグラウンドに接続され、ベースが前記第６のＮＰＮトランジスタのコレクタおよびベースに接続された第７のＮＰＮトランジスタと、前記第１の電源と前記第７のＮＰＮトランジスタのコレクタとの間に接続されたレーザダイオードとを備え、前記第１の制御信号と第２の制御信号によって前記第４のＮＰＮトランジスタと前記第５のＮＰＮトランジスタとのオンオフ状態が逆にされ、かつそれぞれのオンオフ状態が交互に切り換えられることにより前記レーザダイオードのオンオフ状態が交互に切り換えられるようにした高速スイッチング回路であって、
    前記レーザダイオードのオンオフ状態が切り換えられる時の前記第６のＮＰＮトランジスタのコレクタ電位の変動が前記第３のＰＮＰトランジスタのコレクタ−ベース間の寄生容量を介して影響することにより変動しようとする前記第３のＰＮＰトランジスタのベース電位の変動分をキャンセルするために、前記第１の電源と前記第４のＮＰＮトランジスタのコレクタとの間に第３の抵抗を挿入するとともに前記第４のＮＰＮトランジスタのコレクタと前記第３のＰＮＰトランジスタのベースとの間に容量を接続したことを特徴とする高速スイッチング回路。
11. 第２の電流源を可変電流源にしたことを特徴とする請求項１０記載の高速スイッチング回路。
12. 第３の抵抗と第４のＮＰＮトランジスタのコレクタとの間に第８のＮＰＮトランジスタを挿入し、前記第８のＮＰＮトランジスタのコレクタおよびベースを共通に前記第３の抵抗に接続し、前記第８のＮＰＮトランジスタのエミッタを前記第４のＮＰＮトランジスタのコレクタに接続したことを特徴とする請求項１０記載の高速スイッチング回路。
13. 第２の電流源を可変電流源にしたことを特徴とする請求項１２記載の高速スイッチング回路。
14. エミッタが第１の抵抗を介して第１の電源に接続された第１のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタのコレクタとグラウンドとの間に接続された第１の可変電流源と、エミッタが前記第１のＰＮＰトランジスタのベースに接続され、ベースが前記第１のＰＮＰトランジスタのコレクタに接続され、コレクタがグラウンドに接続された第２のＰＮＰトランジスタと、エミッタが第２の抵抗を介して前記第１の電源に接続され、ベースが前記第１のＰＮＰトランジスタのベースに接続された第３のＰＮＰトランジスタと、コレクタが前記第１の電源に接続され、ベースに第１の制御信号を入力する第４のＮＰＮトランジスタと、コレクタが前記第３のＰＮＰトランジスタのコレクタに接続され、エミッタが前記第４のＮＰＮトランジスタのエミッタに接続され、ベースに第２の制御信号を入力する第５のＮＰＮトランジスタと、前記第４のＮＰＮトランジスタおよび前記第５のＮＰＮトランジスタのそれぞれのエミッタ同士の接続点とグラウンドとの間に接続された第２の電流源と、エミッタがグラウンドに接続され、コレクタおよびベースが前記第３のＰＮＰトランジスタのコレクタに接続された第６のＮＰＮトランジスタと、エミッタがグラウンドに接続され、ベースが前記第６のＮＰＮトランジスタのコレクタおよびベースに接続された第７のＮＰＮトランジスタと、前記第１の電源と前記第７のＮＰＮトランジスタのコレクタとの間に接続されたレーザダイオードとを備え、前記第１の制御信号と第２の制御信号によって前記第４のＮＰＮトランジスタと前記第５のＮＰＮトランジスタとのオンオフ状態が逆にされ、かつそれぞれのオンオフ状態が交互に切り換えられることにより前記レーザダイオードのオンオフ状態が交互に切り換えられるようにした高速スイッチング回路であって、
    前記第６のＮＰＮトランジスタのコレクタ電位をモニタし、このモニタするコレクタ電位の変動分を反転させた信号を前記第３のＰＮＰトランジスタのベースに与えるモニタ回路を設けたことを特徴とする高速スイッチング回路。
15. 全てのＰＮＰトランジスタのそれぞれをＰチャネルＭＯＳトランジスタに置き換えるとともに、全てのＮＰＮトランジスタのそれぞれをＮチャネルＭＯＳトランジスタに置き換えたことを特徴とする請求項１〜１４のうちいずれかに記載の高速スイッチング回路。

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