JP2001285069A - 電位制御回路 - Google Patents
電位制御回路Info
- Publication number
- JP2001285069A JP2001285069A JP2000089345A JP2000089345A JP2001285069A JP 2001285069 A JP2001285069 A JP 2001285069A JP 2000089345 A JP2000089345 A JP 2000089345A JP 2000089345 A JP2000089345 A JP 2000089345A JP 2001285069 A JP2001285069 A JP 2001285069A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- circuit
- potential
- level
- charging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 消費電力を抑えたまま、起動時間の短縮化が
図られた電位制御回路を提供する。 【解決手段】 スリープモードから動作モードへの移行
にあたり、パワーダウン信号ＰＤ＿，ＰＤを‘Ｈ’レベ
ル，‘Ｌ’レベルにして、ＰＭＯＳトランジスタ１３を
オフ状態、トランスファゲート１６＿１，１６＿２をオ
フ状態，オン状態にし、電源ＶDD→コンデンサ１２→ダ
イオード１５→トランスファゲート１６＿２→グラウン
ドＧＮＤの経路でコンデンサ１２を急速に充電して、オ
ペアンプ１１の出力ノードＡの電位を素早く所定の電位
に固定する。
図られた電位制御回路を提供する。 【解決手段】 スリープモードから動作モードへの移行
にあたり、パワーダウン信号ＰＤ＿，ＰＤを‘Ｈ’レベ
ル，‘Ｌ’レベルにして、ＰＭＯＳトランジスタ１３を
オフ状態、トランスファゲート１６＿１，１６＿２をオ
フ状態，オン状態にし、電源ＶDD→コンデンサ１２→ダ
イオード１５→トランスファゲート１６＿２→グラウン
ドＧＮＤの経路でコンデンサ１２を急速に充電して、オ
ペアンプ１１の出力ノードＡの電位を素早く所定の電位
に固定する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ制御電圧
信号を生成する制御信号生成回路の出力ノードの電位を
制御する電位制御回路に関する。
信号を生成する制御信号生成回路の出力ノードの電位を
制御する電位制御回路に関する。
【０００２】
【従来の技術】従来より、アナログ回路を構成するにあ
たり、そのアナログ回路の性能を補償するために、電位
を高精度に安定して維持する必要性があるノードに、比
較的大きな容量を有するコンデンサを接続するというこ
とが行なわれている。
たり、そのアナログ回路の性能を補償するために、電位
を高精度に安定して維持する必要性があるノードに、比
較的大きな容量を有するコンデンサを接続するというこ
とが行なわれている。
【０００３】図３は、電流セル型のＤＡコンバータを構
成するアナログ回路部を示す図である。
成するアナログ回路部を示す図である。
【０００４】図３に示す、電流セル型のＤＡコンバータ
を構成するアナログ回路部１００には、オペアンプ１１
と、そのオペアンプ１１の出力ノードＡと電源ＶDDとの
間に並列に配置されたコンデンサ１２およびＰＭＯＳト
ランジスタ１３が備えられている。コンデンサ１２は、
比較的大きな容量を有する。また、アナログ回路部１０
０には、各ゲートがオペアンプ１１の出力ノードＡに接
続された、定電流源を構成する複数のＰＭＯＳトランジ
スタ１４＿１，１４＿２，１４＿３（ここでは、例示的
に３つのＰＭＯＳトランジスタを示す）が備えられてい
る。
を構成するアナログ回路部１００には、オペアンプ１１
と、そのオペアンプ１１の出力ノードＡと電源ＶDDとの
間に並列に配置されたコンデンサ１２およびＰＭＯＳト
ランジスタ１３が備えられている。コンデンサ１２は、
比較的大きな容量を有する。また、アナログ回路部１０
０には、各ゲートがオペアンプ１１の出力ノードＡに接
続された、定電流源を構成する複数のＰＭＯＳトランジ
スタ１４＿１，１４＿２，１４＿３（ここでは、例示的
に３つのＰＭＯＳトランジスタを示す）が備えられてい
る。
【０００５】オペアンプ１１の逆相端子には基準電圧Ｖ
REFが入力され、また正相端子にはＰＭＯＳトランジス
タ１４＿１，１４＿２，１４＿３を流れる電流Ｉ1，
Ｉ2，Ｉ 3に基づいて生成されるモニタ電圧ＶMが入力さ
れる。さらに、ＰＭＯＳトランジスタ１３には、パワー
ダウン信号ＰＤ＿が入力される。図３に示すアナログ回
路部１００を備えたＤＡコンバータは、パワーダウン信
号ＰＤ＿のレベルに応じて、入力されたアナログ信号を
ディジタル信号に変換する動作モードと、消費電力の低
減を図るためのスリープモードとを有する。
REFが入力され、また正相端子にはＰＭＯＳトランジス
タ１４＿１，１４＿２，１４＿３を流れる電流Ｉ1，
Ｉ2，Ｉ 3に基づいて生成されるモニタ電圧ＶMが入力さ
れる。さらに、ＰＭＯＳトランジスタ１３には、パワー
ダウン信号ＰＤ＿が入力される。図３に示すアナログ回
路部１００を備えたＤＡコンバータは、パワーダウン信
号ＰＤ＿のレベルに応じて、入力されたアナログ信号を
ディジタル信号に変換する動作モードと、消費電力の低
減を図るためのスリープモードとを有する。
【０００６】動作モードでは、ＰＭＯＳトランジスタ１
３のゲートに‘Ｈ’レベルのパワーダウン信号ＰＤ＿が
入力されて、ＰＭＯＳトランジスタ１３はオフ状態にさ
れる。この状態において、オペアンプ１１は、モニタ電
圧ＶMが基準電圧ＶREFと等しくなるように、そのオペア
ンプ１１によって生成されるアナログ制御電圧信号ＶＢ
ＩＡＳでＰＭＯＳトランジスタ１４＿１，１４＿２，１
４＿３に流れる電流Ｉ 1，Ｉ2，Ｉ3を制御する。ここ
で、オペアンプ１１の出力ノードＡには、比較的大きな
容量を有するコンデンサ１２が接続されているため、例
えば電源変動やノイズ等に対してその出力ノードＡの電
位を安定に保つことができる。
３のゲートに‘Ｈ’レベルのパワーダウン信号ＰＤ＿が
入力されて、ＰＭＯＳトランジスタ１３はオフ状態にさ
れる。この状態において、オペアンプ１１は、モニタ電
圧ＶMが基準電圧ＶREFと等しくなるように、そのオペア
ンプ１１によって生成されるアナログ制御電圧信号ＶＢ
ＩＡＳでＰＭＯＳトランジスタ１４＿１，１４＿２，１
４＿３に流れる電流Ｉ 1，Ｉ2，Ｉ3を制御する。ここ
で、オペアンプ１１の出力ノードＡには、比較的大きな
容量を有するコンデンサ１２が接続されているため、例
えば電源変動やノイズ等に対してその出力ノードＡの電
位を安定に保つことができる。
【０００７】一方、スリープモードでは、ＰＭＯＳトラ
ンジスタ１３のゲートに‘Ｌ’レベルのパワーダウン信
号ＰＤ＿が入力される。すると、ＰＭＯＳトランジスタ
１３がオン状態になり、ＰＭＯＳトランジスタ１４＿
１，１４＿２，１４＿３のゲートには、電源電圧ＶDDが
入力される。これにより、ＰＭＯＳトランジスタ１４＿
１，１４＿２，１４＿３が全てオフ状態になり、これら
ＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３に
流れている電流Ｉ1，Ｉ2，Ｉ3が遮断される。このよう
にして、アナログ回路部１００を備えたＤＡコンバータ
の低消費電力化が図られる。
ンジスタ１３のゲートに‘Ｌ’レベルのパワーダウン信
号ＰＤ＿が入力される。すると、ＰＭＯＳトランジスタ
１３がオン状態になり、ＰＭＯＳトランジスタ１４＿
１，１４＿２，１４＿３のゲートには、電源電圧ＶDDが
入力される。これにより、ＰＭＯＳトランジスタ１４＿
１，１４＿２，１４＿３が全てオフ状態になり、これら
ＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３に
流れている電流Ｉ1，Ｉ2，Ｉ3が遮断される。このよう
にして、アナログ回路部１００を備えたＤＡコンバータ
の低消費電力化が図られる。
【０００８】
【発明が解決しようとする課題】近年、電子機器の益々
の携帯化に伴い、低消費電力化が大きな課題となってい
る。その対策の１つとして、例えば図３に示すアナログ
回路部１００を備えたＤＡコンバータのように、ＤＡ変
換が行なわれない時間帯ではスリープモードに移行する
ことにより低消費電力化が図られている。
の携帯化に伴い、低消費電力化が大きな課題となってい
る。その対策の１つとして、例えば図３に示すアナログ
回路部１００を備えたＤＡコンバータのように、ＤＡ変
換が行なわれない時間帯ではスリープモードに移行する
ことにより低消費電力化が図られている。
【０００９】図３に示すアナログ回路部１００を備えた
ＤＡコンバータでは、スリープモードから動作モードへ
の移行にあたり、スリープモードにおいて放電されたコ
ンデンサ１２の電荷を充電して出力ノードＡを所定の電
位に固定する必要がある。しかし、このコンデンサ１２
は、前述したように比較的大きな容量を有するため、オ
ペアンプ１１によりコンデンサ１２が充電されてノード
Ａの電位が所定の電位に固定されるまでの時間は長く、
従ってＤＡコンバータの起動時間が長いという問題があ
る。この問題を解決するために、オペアンプ１１の駆動
能力を高めるということが考えられる。しかし、オペア
ンプ１１の駆動能力を高めると、動作モードにおいて定
常的な消費電力が増加するという問題が発生する。
ＤＡコンバータでは、スリープモードから動作モードへ
の移行にあたり、スリープモードにおいて放電されたコ
ンデンサ１２の電荷を充電して出力ノードＡを所定の電
位に固定する必要がある。しかし、このコンデンサ１２
は、前述したように比較的大きな容量を有するため、オ
ペアンプ１１によりコンデンサ１２が充電されてノード
Ａの電位が所定の電位に固定されるまでの時間は長く、
従ってＤＡコンバータの起動時間が長いという問題があ
る。この問題を解決するために、オペアンプ１１の駆動
能力を高めるということが考えられる。しかし、オペア
ンプ１１の駆動能力を高めると、動作モードにおいて定
常的な消費電力が増加するという問題が発生する。
【００１０】本発明は、上記事情に鑑み、消費電力を抑
えたまま、起動時間の短縮化が図られた電位制御回路を
提供することを目的とする。
えたまま、起動時間の短縮化が図られた電位制御回路を
提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成する本発
明の電位制御回路は、 （１）アナログ制御電圧信号を生成する制御信号生成回
路 （２）その制御信号生成回路の出力ノードに接続され
た、そのアナログ制御電圧信号に応じて動作する被制御
回路 （３）上記出力ノードの電位安定化用コンデンサ （４）所定のパワーダウン信号に応じて上記出力ノード
を所定の電位に固定することにより上記コンデンサに蓄
積された電荷を放電するとともに上記被制御回路の動作
を停止させるスリープ回路 （５）上記パワーダウン信号の解除を受けて上記コンデ
ンサを充電する、充電経路上に配置されたダイオードを
有する充電回路を備えたことを特徴とする。
明の電位制御回路は、 （１）アナログ制御電圧信号を生成する制御信号生成回
路 （２）その制御信号生成回路の出力ノードに接続され
た、そのアナログ制御電圧信号に応じて動作する被制御
回路 （３）上記出力ノードの電位安定化用コンデンサ （４）所定のパワーダウン信号に応じて上記出力ノード
を所定の電位に固定することにより上記コンデンサに蓄
積された電荷を放電するとともに上記被制御回路の動作
を停止させるスリープ回路 （５）上記パワーダウン信号の解除を受けて上記コンデ
ンサを充電する、充電経路上に配置されたダイオードを
有する充電回路を備えたことを特徴とする。
【００１２】本発明の電位制御回路は、充電回路によ
り、パワーダウン信号の解除を受けてコンデンサが急速
に充電され、これにより制御信号生成回路の出力ノード
が所定の電位に素早く固定される。従って、動作モード
での消費電力を抑えたまま、起動時間の短縮化が図られ
る。
り、パワーダウン信号の解除を受けてコンデンサが急速
に充電され、これにより制御信号生成回路の出力ノード
が所定の電位に素早く固定される。従って、動作モード
での消費電力を抑えたまま、起動時間の短縮化が図られ
る。
【００１３】ここで、上記充電回路は、動作モードでは
必要ないため、あるタイミングで充電を停止させる必要
があるが、その停止命令は上記コンデンサへの充電を開
始した後、そのコンデンサの電圧が所定電圧に近づいた
ことをもって発することが好ましい。
必要ないため、あるタイミングで充電を停止させる必要
があるが、その停止命令は上記コンデンサへの充電を開
始した後、そのコンデンサの電圧が所定電圧に近づいた
ことをもって発することが好ましい。
【００１４】このように充電回路を制御すると、出力ノ
ードの電位が所定の電位に固定された時点で充電を終了
することができ、スリープモードから動作モードへの移
行時間を最短にすることができる。
ードの電位が所定の電位に固定された時点で充電を終了
することができ、スリープモードから動作モードへの移
行時間を最短にすることができる。
【００１５】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００１６】図１は、本発明の第１実施形態の電位制御
回路の回路図である。
回路の回路図である。
【００１７】図１に示す電位制御回路１０は、電流セル
型のＤＡコンバータを構成するアナログ回路部に相当す
る。この電位制御回路１０には、アナログ制御電圧信号
ＶＢＩＡＳを生成するオペアンプ１１（本発明にいう制
御信号生成回路に相当）が備えられている。また、この
電位制御回路１０には、オペアンプ１１の出力ノードＡ
に接続された、そのアナログ制御電圧信号ＶＢＩＡＳに
応じて動作するＰＭＯＳトランジスタ１４＿１，１４＿
２，１４＿３（本発明にいう被制御回路に相当）と、そ
の出力ノードＡの電位安定化用コンデンサ１２が備えら
れている。
型のＤＡコンバータを構成するアナログ回路部に相当す
る。この電位制御回路１０には、アナログ制御電圧信号
ＶＢＩＡＳを生成するオペアンプ１１（本発明にいう制
御信号生成回路に相当）が備えられている。また、この
電位制御回路１０には、オペアンプ１１の出力ノードＡ
に接続された、そのアナログ制御電圧信号ＶＢＩＡＳに
応じて動作するＰＭＯＳトランジスタ１４＿１，１４＿
２，１４＿３（本発明にいう被制御回路に相当）と、そ
の出力ノードＡの電位安定化用コンデンサ１２が備えら
れている。
【００１８】さらに、電位制御回路１０には、所定のパ
ワーダウン信号ＰＤ＿に応じて出力ノードＡを所定の電
位に固定することによりコンデンサ１２に蓄積された電
荷を放電するとともにＰＭＯＳトランジスタ１４＿１，
１４＿２，１４＿３の動作を停止させるＰＭＯＳトラン
ジスタ１３（本発明にいうスリープ回路に相当）が備え
られている。
ワーダウン信号ＰＤ＿に応じて出力ノードＡを所定の電
位に固定することによりコンデンサ１２に蓄積された電
荷を放電するとともにＰＭＯＳトランジスタ１４＿１，
１４＿２，１４＿３の動作を停止させるＰＭＯＳトラン
ジスタ１３（本発明にいうスリープ回路に相当）が備え
られている。
【００１９】また、電位制御回路１０には、パワーダウ
ン信号ＰＤ＿の解除を受けてコンデンサ１２を充電す
る、充電経路上に直列に配置されたダイオード１５とト
ランスファゲート１６＿２を有する充電回路１６が備え
られている。トランスファゲート１６＿２には、トラン
スファゲート１６＿１が並列に配置されている。これら
トランスファゲート１６＿１，１６＿２には、コンデン
サ１２への充電を開始した後、そのコンデンサ１２の電
圧が所定電圧に近づいたことをもって充電を停止するた
めの制御信号Ｃ，Ｃ＿が入力される。また、オペアンプ
１１の逆相端子には基準電圧ＶREFが入力され、正相端
子にはＰＭＯＳトランジスタ１４＿１，１４＿２，１４
＿３を流れる電流Ｉ1，Ｉ2，Ｉ3に基づいて生成される
モニタ電圧ＶMが入力される。
ン信号ＰＤ＿の解除を受けてコンデンサ１２を充電す
る、充電経路上に直列に配置されたダイオード１５とト
ランスファゲート１６＿２を有する充電回路１６が備え
られている。トランスファゲート１６＿２には、トラン
スファゲート１６＿１が並列に配置されている。これら
トランスファゲート１６＿１，１６＿２には、コンデン
サ１２への充電を開始した後、そのコンデンサ１２の電
圧が所定電圧に近づいたことをもって充電を停止するた
めの制御信号Ｃ，Ｃ＿が入力される。また、オペアンプ
１１の逆相端子には基準電圧ＶREFが入力され、正相端
子にはＰＭＯＳトランジスタ１４＿１，１４＿２，１４
＿３を流れる電流Ｉ1，Ｉ2，Ｉ3に基づいて生成される
モニタ電圧ＶMが入力される。
【００２０】このように構成された電位制御回路１０
は、動作モードでは、ＰＭＯＳトランジスタ１３に
‘Ｈ’レベルのパワーダウン信号ＰＤ＿が入力される。
また、トランスファゲート１６＿１，１６＿２には、
‘Ｌ’レベルの制御信号Ｃ，‘Ｈ’レベルの制御信号Ｃ
＿が入力される。
は、動作モードでは、ＰＭＯＳトランジスタ１３に
‘Ｈ’レベルのパワーダウン信号ＰＤ＿が入力される。
また、トランスファゲート１６＿１，１６＿２には、
‘Ｌ’レベルの制御信号Ｃ，‘Ｈ’レベルの制御信号Ｃ
＿が入力される。
【００２１】ＰＭＯＳトランジスタ１３に‘Ｈ’レベル
のパワーダウン信号ＰＤ＿が入力されるため、ＰＭＯＳ
トランジスタ１３はオフ状態になる。また、トランスフ
ァゲート１６＿１，１６＿２には、‘Ｌ’レベルの制御
信号Ｃ，‘Ｈ’レベルの制御信号Ｃ＿が入力されるた
め、トランスファゲート１６＿１，１６＿２はオン状
態，オフ状態になる。従って、トランスファゲート１６
＿１を経由して電源電圧Ｖ DDがダイオード１５のカソー
ドに印加される。このため、オペアンプ１１のアナログ
制御電圧信号ＶＢＩＡＳは何ら影響を受けることなく、
そのオペアンプ１１でモニタ電圧ＶMが基準電圧ＶREFと
等しくなるように、定電流源としてのＰＭＯＳトランジ
スタ１４＿１，１４＿２，１４＿３を制御する。このよ
うにして、ＰＭＯＳトランジスタ１４＿１，１４＿２，
１４＿３に流れる電流Ｉ1，Ｉ2，Ｉ3を、オペアンプ１
１によって生成されるアナログ制御電圧信号ＶＢＩＡＳ
で制御する。
のパワーダウン信号ＰＤ＿が入力されるため、ＰＭＯＳ
トランジスタ１３はオフ状態になる。また、トランスフ
ァゲート１６＿１，１６＿２には、‘Ｌ’レベルの制御
信号Ｃ，‘Ｈ’レベルの制御信号Ｃ＿が入力されるた
め、トランスファゲート１６＿１，１６＿２はオン状
態，オフ状態になる。従って、トランスファゲート１６
＿１を経由して電源電圧Ｖ DDがダイオード１５のカソー
ドに印加される。このため、オペアンプ１１のアナログ
制御電圧信号ＶＢＩＡＳは何ら影響を受けることなく、
そのオペアンプ１１でモニタ電圧ＶMが基準電圧ＶREFと
等しくなるように、定電流源としてのＰＭＯＳトランジ
スタ１４＿１，１４＿２，１４＿３を制御する。このよ
うにして、ＰＭＯＳトランジスタ１４＿１，１４＿２，
１４＿３に流れる電流Ｉ1，Ｉ2，Ｉ3を、オペアンプ１
１によって生成されるアナログ制御電圧信号ＶＢＩＡＳ
で制御する。
【００２２】次に、スリープモードについて説明する。
このスリープモードでは、ＰＭＯＳトランジスタ１３に
‘Ｌ’レベルのパワーダウン信号ＰＤ＿が入力される。
尚、トランスファゲート１６＿１，１６＿２に入力され
る制御信号Ｃ，Ｃ＿は、動作モードの場合と同じであ
る。ＰＭＯＳトランジスタ１３に‘Ｌ’レベルのパワー
ダウン信号ＰＤ＿が入力されるため、ＰＭＯＳトランジ
スタ１３はオン状態になる。すると、ＰＭＯＳトランジ
スタ１４＿１，１４＿２，１４＿３のゲートには電源電
圧ＶDDが入力される。これにより、ＰＭＯＳトランジス
タ１４＿１，１４＿２，１４＿３がオフ状態になり、そ
れらＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿
３に流れている電流Ｉ1，Ｉ2，Ｉ3が遮断される。尚、
スリープモードでは、オペアンプ１１もスリープ状態と
なっており、その出力はハイインピーダンスとなってい
る。このようにして、図１に示す電位制御回路１０を備
えたＤＡコンバータの低消費電力化が図られる。
このスリープモードでは、ＰＭＯＳトランジスタ１３に
‘Ｌ’レベルのパワーダウン信号ＰＤ＿が入力される。
尚、トランスファゲート１６＿１，１６＿２に入力され
る制御信号Ｃ，Ｃ＿は、動作モードの場合と同じであ
る。ＰＭＯＳトランジスタ１３に‘Ｌ’レベルのパワー
ダウン信号ＰＤ＿が入力されるため、ＰＭＯＳトランジ
スタ１３はオン状態になる。すると、ＰＭＯＳトランジ
スタ１４＿１，１４＿２，１４＿３のゲートには電源電
圧ＶDDが入力される。これにより、ＰＭＯＳトランジス
タ１４＿１，１４＿２，１４＿３がオフ状態になり、そ
れらＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿
３に流れている電流Ｉ1，Ｉ2，Ｉ3が遮断される。尚、
スリープモードでは、オペアンプ１１もスリープ状態と
なっており、その出力はハイインピーダンスとなってい
る。このようにして、図１に示す電位制御回路１０を備
えたＤＡコンバータの低消費電力化が図られる。
【００２３】次に、スリープモードから動作モードに移
行する場合について説明する。この場合は、ＰＭＯＳト
ランジスタ１３に入力されているパワーダウン信号ＰＤ
＿が‘Ｌ’レベルから‘Ｈ’レベルに変化し、これによ
りＰＭＯＳトランジスタ１３がオン状態からオフ状態に
なる。また、制御信号Ｃ，Ｃ＿が‘Ｈ’レベル，‘Ｌ’
レベルに変化し、これによりトランスファゲート１６＿
１，１６＿２がオフ状態，オン状態になる。トランスフ
ァゲート１６＿２がオン状態になるため、電源ＶDD→コ
ンデンサ１２→ダイオード１５→トランスファゲート１
６＿２→グラウンドＧＮＤの経路でコンデンサ１２が急
速に充電される。これにより、オペアンプ１１の出力ノ
ードＡの電位が素早く所定の電位に固定される。
行する場合について説明する。この場合は、ＰＭＯＳト
ランジスタ１３に入力されているパワーダウン信号ＰＤ
＿が‘Ｌ’レベルから‘Ｈ’レベルに変化し、これによ
りＰＭＯＳトランジスタ１３がオン状態からオフ状態に
なる。また、制御信号Ｃ，Ｃ＿が‘Ｈ’レベル，‘Ｌ’
レベルに変化し、これによりトランスファゲート１６＿
１，１６＿２がオフ状態，オン状態になる。トランスフ
ァゲート１６＿２がオン状態になるため、電源ＶDD→コ
ンデンサ１２→ダイオード１５→トランスファゲート１
６＿２→グラウンドＧＮＤの経路でコンデンサ１２が急
速に充電される。これにより、オペアンプ１１の出力ノ
ードＡの電位が素早く所定の電位に固定される。
【００２４】さらに、図示しない回路で出力ノードＡの
電位が所定の電位に固定されたことを受けて制御信号
Ｃ，Ｃ＿が‘Ｌ’レベル，‘Ｈ’レベルに変化する。す
ると、トランスファゲート１６＿１，１６＿２が再びオ
ン状態，オフ状態になり、上記経路によるコンデンサ１
２への充電が停止するとともに、トランスファゲート１
６＿１を経由して電源電圧ＶDDがダイオード１５のカソ
ードに再び印加される。
電位が所定の電位に固定されたことを受けて制御信号
Ｃ，Ｃ＿が‘Ｌ’レベル，‘Ｈ’レベルに変化する。す
ると、トランスファゲート１６＿１，１６＿２が再びオ
ン状態，オフ状態になり、上記経路によるコンデンサ１
２への充電が停止するとともに、トランスファゲート１
６＿１を経由して電源電圧ＶDDがダイオード１５のカソ
ードに再び印加される。
【００２５】このように、本実施形態では、スリープモ
ードから動作モードに移行するにあたり、コンデンサ１
２が急速に充電されて、オペアンプ１１の出力ノードＡ
の電位が素早く所定の電位に固定される。従って、消費
電力を抑えたまま、ＤＡコンバータの起動時間の短縮化
が図られる。
ードから動作モードに移行するにあたり、コンデンサ１
２が急速に充電されて、オペアンプ１１の出力ノードＡ
の電位が素早く所定の電位に固定される。従って、消費
電力を抑えたまま、ＤＡコンバータの起動時間の短縮化
が図られる。
【００２６】ここで、本実施形態におけるダイオード１
５について説明する。出力ノードＡの電位安定化用コン
デンサ１２の容量は大きく、これに伴いその形状も大き
い。従って、ＤＡコンバータを半導体チップ上に形成す
るにあたり、コンデンサ１２はそのチップ外部に外付け
される場合が多い。その場合、出力ノードＡにはコンデ
ンサ１２を外付けするための外部ピン（チップピン）が
必要とされる。一般に、外部ピンは、ＥＳＤ（Ｅｌｅｃ
ｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；静電放
電）パルスを受けやすく、このＥＳＤパルスにより、外
部ピンを介してそのノードＡに接続されている耐圧の弱
い部分が破壊されやすい傾向にある。ここで、仮にダイ
オード１５を備えることなく、ＥＳＤパルスに耐えるた
めにサイズの大きなトランジスタを用いることが考えら
れる。しかし、このように大きなサイズのトランジスタ
はリーク電流の増加を招き、出力ノードＡの電位の安定
性に欠ける面がある。
５について説明する。出力ノードＡの電位安定化用コン
デンサ１２の容量は大きく、これに伴いその形状も大き
い。従って、ＤＡコンバータを半導体チップ上に形成す
るにあたり、コンデンサ１２はそのチップ外部に外付け
される場合が多い。その場合、出力ノードＡにはコンデ
ンサ１２を外付けするための外部ピン（チップピン）が
必要とされる。一般に、外部ピンは、ＥＳＤ（Ｅｌｅｃ
ｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；静電放
電）パルスを受けやすく、このＥＳＤパルスにより、外
部ピンを介してそのノードＡに接続されている耐圧の弱
い部分が破壊されやすい傾向にある。ここで、仮にダイ
オード１５を備えることなく、ＥＳＤパルスに耐えるた
めにサイズの大きなトランジスタを用いることが考えら
れる。しかし、このように大きなサイズのトランジスタ
はリーク電流の増加を招き、出力ノードＡの電位の安定
性に欠ける面がある。
【００２７】そこで、本実施形態では、以下に述べる理
由により、出力ノードＡにダイオード１５が接続された
構成が採用されている。一般に、ダイオードは、小面積
であってもかなりの大きさの電流を流す能力を持ってい
るため、ＭＯＳトランジスタに比べ、リーク電流の発生
原因となる部分が極端に小さい。また、ＥＳＤパルスに
よる破壊は、一般にゲートとドレインの間や、ドレイン
コンタクトとサブコンタクトの間等で発生し、ダイオー
ドのように単なるＰＮ接合が破壊されることは極めて少
ない。本実施形態では、出力ノードＡにダイオード１５
が接続された構成のため、ＥＳＤパルスによる破壊を防
止することができる。
由により、出力ノードＡにダイオード１５が接続された
構成が採用されている。一般に、ダイオードは、小面積
であってもかなりの大きさの電流を流す能力を持ってい
るため、ＭＯＳトランジスタに比べ、リーク電流の発生
原因となる部分が極端に小さい。また、ＥＳＤパルスに
よる破壊は、一般にゲートとドレインの間や、ドレイン
コンタクトとサブコンタクトの間等で発生し、ダイオー
ドのように単なるＰＮ接合が破壊されることは極めて少
ない。本実施形態では、出力ノードＡにダイオード１５
が接続された構成のため、ＥＳＤパルスによる破壊を防
止することができる。
【００２８】図２は、本発明の第２実施形態の電位制御
回路の回路図である。
回路の回路図である。
【００２９】尚、図１に示す電位制御回路１０と同じ構
成要素には同一の符号を付して説明する。
成要素には同一の符号を付して説明する。
【００３０】図２に示す電位制御回路２０には、定電流
源を構成するＰＭＯＳトランジスタ１４＿１，１４＿
２，１４＿３に並列にＰＭＯＳトランジスタ１４＿０が
備えられている。また、このＰＭＯＳトランジスタ１４
＿０とオペアンプ１１の正相端子との間に、ＰＭＯＳト
ランジスタ２１が備えられている。このＰＭＯＳトラン
ジスタ２１には基準電圧ＶREFが入力される。さらに、
オペアンプ１１の正相端子とグラウンドＧＮＤの間に
は、抵抗２２が備えられている。
源を構成するＰＭＯＳトランジスタ１４＿１，１４＿
２，１４＿３に並列にＰＭＯＳトランジスタ１４＿０が
備えられている。また、このＰＭＯＳトランジスタ１４
＿０とオペアンプ１１の正相端子との間に、ＰＭＯＳト
ランジスタ２１が備えられている。このＰＭＯＳトラン
ジスタ２１には基準電圧ＶREFが入力される。さらに、
オペアンプ１１の正相端子とグラウンドＧＮＤの間に
は、抵抗２２が備えられている。
【００３１】また、電位制御回路２０には、オペアンプ
１１の正相端子，逆相端子に接続されたコンパレータ２
３と、一端がコンパレータ２３の出力側に接続されると
ともに他端にパワーダウン信号ＰＤ（パワーダウン信号
ＰＤ＿の論理が反転された信号）が入力されるエクスク
ルーシブオアゲート２４と、入力側がエクスクルーシブ
オアゲート２４の出力側に接続されるとともに出力側が
トランスファゲート１６＿１，１６＿２の接続点に接続
されたインバータ２５とが備えられている。尚、コンパ
レータ２３は、オフセットを有する。このオフセット
は、その先の素子を考慮して、アナログ制御電圧信号Ｖ
ＢＩＡＳがグラウンドＧＮＤ側に行き過ぎないように配
慮して設けたものである。
１１の正相端子，逆相端子に接続されたコンパレータ２
３と、一端がコンパレータ２３の出力側に接続されると
ともに他端にパワーダウン信号ＰＤ（パワーダウン信号
ＰＤ＿の論理が反転された信号）が入力されるエクスク
ルーシブオアゲート２４と、入力側がエクスクルーシブ
オアゲート２４の出力側に接続されるとともに出力側が
トランスファゲート１６＿１，１６＿２の接続点に接続
されたインバータ２５とが備えられている。尚、コンパ
レータ２３は、オフセットを有する。このオフセット
は、その先の素子を考慮して、アナログ制御電圧信号Ｖ
ＢＩＡＳがグラウンドＧＮＤ側に行き過ぎないように配
慮して設けたものである。
【００３２】このように構成された電位制御回路２０
は、動作モードでは、‘Ｈ’レベルのパワーダウン信号
ＰＤ＿が入力されてＰＭＯＳトランジスタ１３はオフ状
態になる。一方、エクスクルーシブオアゲート２４には
‘Ｌ’レベルのパワーダウン信号ＰＤが入力される。オ
ペアンプ１１からのアナログ制御電圧信号ＶＢＩＡＳ
は、ＰＭＯＳトランジスタ１４＿０，２１を経由して、
そのオペアンプ１１の正相端子にフィードバックされ
て、オペアンプ１１の正相端子の電圧ＶMが基準電圧Ｖ
REFと等しくなるようにアナログ制御電圧信号ＶＢＩＡ
Ｓが調整され、これによりＰＭＯＳトランジスタ１４＿
１，１４＿２，１４＿３が制御される。また、コンパレ
ータ２３には、それら互いに等しい電圧ＶM，基準電圧
ＶREFが入力される。このコンパレータ２３は、前述し
たようにオフセットを有するため、そのコンパレータ２
３から‘Ｌ’レベルの信号が出力される。この‘Ｌ’レ
ベルの信号はエクスクルーシブオアゲート２４の一方に
入力される。エクスクルーシブオアゲート２４の他方に
は‘Ｌ’レベルのパワーダウン信号ＰＤが入力されてい
るため、そのエクスクルーシブオアゲート２４から
‘Ｌ’レベルの信号が出力され、これによりトランスフ
ァゲート１６＿１，１６＿２がオン状態，オフ状態にな
る。従って、トランスファゲート１６＿１を経由して電
源電圧ＶDDがダイオード１５のカソードに印加される。
このため、オペアンプ１１のアナログ制御電圧信号ＶＢ
ＩＡＳは何ら影響を受けることなく、そのオペアンプ１
１でモニタ電圧ＶMが基準電圧ＶREFと等しくなるよう
に、定電流源としてのＰＭＯＳトランジスタ１４＿１，
１４＿２，１４＿３を制御する。
は、動作モードでは、‘Ｈ’レベルのパワーダウン信号
ＰＤ＿が入力されてＰＭＯＳトランジスタ１３はオフ状
態になる。一方、エクスクルーシブオアゲート２４には
‘Ｌ’レベルのパワーダウン信号ＰＤが入力される。オ
ペアンプ１１からのアナログ制御電圧信号ＶＢＩＡＳ
は、ＰＭＯＳトランジスタ１４＿０，２１を経由して、
そのオペアンプ１１の正相端子にフィードバックされ
て、オペアンプ１１の正相端子の電圧ＶMが基準電圧Ｖ
REFと等しくなるようにアナログ制御電圧信号ＶＢＩＡ
Ｓが調整され、これによりＰＭＯＳトランジスタ１４＿
１，１４＿２，１４＿３が制御される。また、コンパレ
ータ２３には、それら互いに等しい電圧ＶM，基準電圧
ＶREFが入力される。このコンパレータ２３は、前述し
たようにオフセットを有するため、そのコンパレータ２
３から‘Ｌ’レベルの信号が出力される。この‘Ｌ’レ
ベルの信号はエクスクルーシブオアゲート２４の一方に
入力される。エクスクルーシブオアゲート２４の他方に
は‘Ｌ’レベルのパワーダウン信号ＰＤが入力されてい
るため、そのエクスクルーシブオアゲート２４から
‘Ｌ’レベルの信号が出力され、これによりトランスフ
ァゲート１６＿１，１６＿２がオン状態，オフ状態にな
る。従って、トランスファゲート１６＿１を経由して電
源電圧ＶDDがダイオード１５のカソードに印加される。
このため、オペアンプ１１のアナログ制御電圧信号ＶＢ
ＩＡＳは何ら影響を受けることなく、そのオペアンプ１
１でモニタ電圧ＶMが基準電圧ＶREFと等しくなるよう
に、定電流源としてのＰＭＯＳトランジスタ１４＿１，
１４＿２，１４＿３を制御する。
【００３３】一方、スリープモードでは、パワーダウン
信号ＰＤ＿，ＰＤが‘Ｌ’レベル，‘Ｈ’レベルにされ
る。ＰＭＯＳトランジスタ１３には‘Ｌ’レベルのパワ
ーダウン信号ＰＤ＿が入力されるため、そのＰＭＯＳト
ランジスタ１３はオン状態になり、これによりＰＭＯＳ
トランジスタ１４＿１，１４＿２，１４＿３がオフ状態
となり、これらＰＭＯＳトランジスタ１４＿１，１４＿
２，１４＿３に流れている電流Ｉ1，Ｉ2，Ｉ3が遮断さ
れて低消費電力化が図られる。また、ＰＭＯＳトランジ
スタ１４＿０もオフ状態になるため、コンパレータ２３
の逆相端子は抵抗２２を介してグラウンドＧＮＤ電位と
なり、そのコンパレータ２３から‘Ｈ’レベルの信号が
出力される。この‘Ｈ’レベルの信号はエクスクルーシ
ブオアゲート２４の一方に入力される。エクスクルーシ
ブオアゲート２４の他方にも‘Ｈ’レベルのパワーダウ
ン信号ＰＤが入力されているため、そのエクスクルーシ
ブオアゲート２４からは‘Ｌ’レベルの信号が出力され
続け、トランスファゲート１６＿１，１６＿２のオン状
態，オフ状態が維持される。
信号ＰＤ＿，ＰＤが‘Ｌ’レベル，‘Ｈ’レベルにされ
る。ＰＭＯＳトランジスタ１３には‘Ｌ’レベルのパワ
ーダウン信号ＰＤ＿が入力されるため、そのＰＭＯＳト
ランジスタ１３はオン状態になり、これによりＰＭＯＳ
トランジスタ１４＿１，１４＿２，１４＿３がオフ状態
となり、これらＰＭＯＳトランジスタ１４＿１，１４＿
２，１４＿３に流れている電流Ｉ1，Ｉ2，Ｉ3が遮断さ
れて低消費電力化が図られる。また、ＰＭＯＳトランジ
スタ１４＿０もオフ状態になるため、コンパレータ２３
の逆相端子は抵抗２２を介してグラウンドＧＮＤ電位と
なり、そのコンパレータ２３から‘Ｈ’レベルの信号が
出力される。この‘Ｈ’レベルの信号はエクスクルーシ
ブオアゲート２４の一方に入力される。エクスクルーシ
ブオアゲート２４の他方にも‘Ｈ’レベルのパワーダウ
ン信号ＰＤが入力されているため、そのエクスクルーシ
ブオアゲート２４からは‘Ｌ’レベルの信号が出力され
続け、トランスファゲート１６＿１，１６＿２のオン状
態，オフ状態が維持される。
【００３４】次に、スリープモードから動作モードに移
行する場合について説明する。この場合は、パワーダウ
ン信号ＰＤ＿，ＰＤが‘Ｈ’レベル，‘Ｌ’レベルにな
る。これにより、ＰＭＯＳトランジスタ１３がオフ状態
になる。また、エクスクルーシブオアゲート２４には、
‘Ｌ’レベルに変化したパワーダウン信号ＰＤが入力さ
れるため、そのエクスクルーシブオアゲート２４から
‘Ｈ’レベルの信号が出力される。これにより、トラン
スファゲート１６＿１，１６＿２が、オフ状態，オン状
態になる。トランスファゲート１６＿２がオン状態にな
るため、電源ＶDD→コンデンサ１２→ダイオード１５→
トランスファゲート１６＿２→グラウンドＧＮＤの経路
でコンデンサ１２が急速に充電される。これにより、オ
ペアンプ１１の出力ノードＡの電位が素早く所定の電位
に固定される。
行する場合について説明する。この場合は、パワーダウ
ン信号ＰＤ＿，ＰＤが‘Ｈ’レベル，‘Ｌ’レベルにな
る。これにより、ＰＭＯＳトランジスタ１３がオフ状態
になる。また、エクスクルーシブオアゲート２４には、
‘Ｌ’レベルに変化したパワーダウン信号ＰＤが入力さ
れるため、そのエクスクルーシブオアゲート２４から
‘Ｈ’レベルの信号が出力される。これにより、トラン
スファゲート１６＿１，１６＿２が、オフ状態，オン状
態になる。トランスファゲート１６＿２がオン状態にな
るため、電源ＶDD→コンデンサ１２→ダイオード１５→
トランスファゲート１６＿２→グラウンドＧＮＤの経路
でコンデンサ１２が急速に充電される。これにより、オ
ペアンプ１１の出力ノードＡの電位が素早く所定の電位
に固定される。
【００３５】さらに、出力ノードＡの電位が所定の電位
に固定され、ＰＭＯＳトランジスタ１４＿０，２１を経
由してコンパレータ２３の逆相端子に入力されている電
圧Ｖ Mが基準電圧ＶREFと等しくなる。コンパレータ２３
はオフセットを有するため、そのコンパレータ２３から
は‘Ｌ’レベルの信号が出力される。エクスクルーシブ
オアゲート２４の一方にはこの‘Ｌ’レベルの信号が入
力される。また、エクスクルーシブオアゲート２４の他
方にも、前述した‘Ｌ’レベルのパワーダウン信号ＰＤ
が入力されている。従って、エクスクルーシブオアゲー
ト２４から‘Ｌ’レベルの信号が出力されて、トランス
ファゲート１６＿１，１６＿２がオン状態，オフ状態に
なり、上記経路によるコンデンサ１２への充電が停止す
るとともに、トランスファゲート１６＿１を経由して電
源電圧ＶDDがダイオード１５のカソードに再び印加され
る。
に固定され、ＰＭＯＳトランジスタ１４＿０，２１を経
由してコンパレータ２３の逆相端子に入力されている電
圧Ｖ Mが基準電圧ＶREFと等しくなる。コンパレータ２３
はオフセットを有するため、そのコンパレータ２３から
は‘Ｌ’レベルの信号が出力される。エクスクルーシブ
オアゲート２４の一方にはこの‘Ｌ’レベルの信号が入
力される。また、エクスクルーシブオアゲート２４の他
方にも、前述した‘Ｌ’レベルのパワーダウン信号ＰＤ
が入力されている。従って、エクスクルーシブオアゲー
ト２４から‘Ｌ’レベルの信号が出力されて、トランス
ファゲート１６＿１，１６＿２がオン状態，オフ状態に
なり、上記経路によるコンデンサ１２への充電が停止す
るとともに、トランスファゲート１６＿１を経由して電
源電圧ＶDDがダイオード１５のカソードに再び印加され
る。
【００３６】このように、本実施形態では、スリープモ
ードから動作モードに移行するにあたり、コンデンサ１
２が急速に充電されて、オペアンプ１１の出力ノードＡ
の電位が素早く所定の電位に固定される。さらに、コン
パレータ２３で、出力ノードＡの電位が所定の電位に固
定されて安定状態に入ったことが検知された時点で、コ
ンデンサ１２への充電が終了するため、出力ノードＡの
電位を所定の電位に精度よく固定することができ、その
結果、スリープモードから動作モードへの移行時間が最
短のＤＡコンバータを提供できる。
ードから動作モードに移行するにあたり、コンデンサ１
２が急速に充電されて、オペアンプ１１の出力ノードＡ
の電位が素早く所定の電位に固定される。さらに、コン
パレータ２３で、出力ノードＡの電位が所定の電位に固
定されて安定状態に入ったことが検知された時点で、コ
ンデンサ１２への充電が終了するため、出力ノードＡの
電位を所定の電位に精度よく固定することができ、その
結果、スリープモードから動作モードへの移行時間が最
短のＤＡコンバータを提供できる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
消費電力を抑えたまま、起動時間の短縮化を図ることが
できる。また、充電経路上に配置されたダイオードで、
ＥＳＤパルスによる破壊を防止することができる。
消費電力を抑えたまま、起動時間の短縮化を図ることが
できる。また、充電経路上に配置されたダイオードで、
ＥＳＤパルスによる破壊を防止することができる。
【図１】本発明の第１実施形態の電位制御回路の回路図
である。
である。
【図２】本発明の第２実施形態の電位制御回路の回路図
である。
である。
【図３】電流セル型のＤＡコンバータを構成するアナロ
グ回路部を示す図である。
グ回路部を示す図である。
１０，２０，１００ 電位制御回路 １１ オペアンプ １２ コンデンサ １３，１４＿０，１４＿１，１４＿２，１４＿３，２１
ＰＭＯＳトランジスタ １５ ダイオード １６ 充電回路 １６＿１，１６＿２ トランスファゲート ２２ 抵抗 ２３ コンパレータ ２４ エクスクルーシブオアゲート ２５ インバータ
ＰＭＯＳトランジスタ １５ ダイオード １６ 充電回路 １６＿１，１６＿２ トランスファゲート ２２ 抵抗 ２３ コンパレータ ２４ エクスクルーシブオアゲート ２５ インバータ
Claims (2)
- 【請求項１】 アナログ制御電圧信号を生成する制御信
号生成回路と、 該制御信号生成回路の出力ノードに接続された、該アナ
ログ制御電圧信号に応じて動作する被制御回路と、 前記出力ノードの電位安定化用コンデンサと、 所定のパワーダウン信号に応じて前記出力ノードを所定
の電位に固定することにより前記コンデンサに蓄積され
た電荷を放電するとともに前記被制御回路の動作を停止
させるスリープ回路と、 前記パワーダウン信号の解除を受けて前記コンデンサを
充電する、充電経路上に配置されたダイオードを有する
充電回路とを備えたことを特徴とする電位制御回路。 - 【請求項２】 前記充電回路が、前記コンデンサへの充
電を開始した後、該コンデンサの電圧が所定電圧に近づ
いたことをもって充電を停止するものであることを特徴
とする請求項１記載の電位制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089345A JP4422287B2 (ja) | 2000-03-28 | 2000-03-28 | 電位制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089345A JP4422287B2 (ja) | 2000-03-28 | 2000-03-28 | 電位制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001285069A true JP2001285069A (ja) | 2001-10-12 |
| JP4422287B2 JP4422287B2 (ja) | 2010-02-24 |
Family
ID=18605115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000089345A Expired - Fee Related JP4422287B2 (ja) | 2000-03-28 | 2000-03-28 | 電位制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4422287B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7501972B2 (en) | 2006-08-10 | 2009-03-10 | Oki Semiconductor Co., Ltd. | Reference voltage generation circuit and pipe line analog-to-digital converter using the same |
| CN113056076A (zh) * | 2021-03-12 | 2021-06-29 | 西安微电子技术研究所 | 一种相位翻转和静电加固保护电路 |
-
2000
- 2000-03-28 JP JP2000089345A patent/JP4422287B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7501972B2 (en) | 2006-08-10 | 2009-03-10 | Oki Semiconductor Co., Ltd. | Reference voltage generation circuit and pipe line analog-to-digital converter using the same |
| CN113056076A (zh) * | 2021-03-12 | 2021-06-29 | 西安微电子技术研究所 | 一种相位翻转和静电加固保护电路 |
| CN113056076B (zh) * | 2021-03-12 | 2023-08-04 | 西安微电子技术研究所 | 一种相位翻转和静电加固保护电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4422287B2 (ja) | 2010-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6020781A (en) | Step-up circuit using two frequencies | |
| US5357217A (en) | Signals generator having non-overlapping phases and high frequency | |
| US6194887B1 (en) | Internal voltage generator | |
| US8115559B2 (en) | Oscillator for providing a constant oscillation signal, and a signal processing device including the oscillator | |
| JPH07230331A (ja) | 起動回路を有する基準電圧発生回路 | |
| US6774735B2 (en) | Low power self-biasing oscillator circuit | |
| US7675347B2 (en) | Semiconductor device operating in an active mode and a standby mode | |
| US10483844B2 (en) | Charge pump arrangement and method for operating a charge pump arrangement | |
| JP2573266B2 (ja) | 発振回路 | |
| US7068074B2 (en) | Voltage level translator circuit | |
| JPH05114291A (ja) | 基準電圧発生回路 | |
| US6201380B1 (en) | Constant current/constant voltage generation circuit with reduced noise upon switching of operation mode | |
| US6559709B2 (en) | Low-consumption charge pump for a nonvolatile memory | |
| JPS6331942B2 (ja) | ||
| US6163219A (en) | Amplification circuit and integrated circuit having such and controlling method of the amplification circuit | |
| JP2001285069A (ja) | 電位制御回路 | |
| KR20030058272A (ko) | 파워-업 신호 발생 장치 | |
| US6452441B1 (en) | Low threshold voltage device with charge pump for reducing standby current in an integrated circuit having reduced supply voltage | |
| JP4270336B2 (ja) | 半導体集積回路装置 | |
| KR100228384B1 (ko) | 집적회로 내장형 공급전원 지연회로 | |
| US9581973B1 (en) | Dual mode clock using a common resonator and associated method of use | |
| US20090002061A1 (en) | Bias supply, start-up circuit, and start-up method for bias circuit | |
| US8072274B2 (en) | Oscillation circuit | |
| WO2021142697A1 (zh) | 时钟信号发生器、片内时钟系统及芯片 | |
| KR100419236B1 (ko) | 전압 상승 컨버터용 차지 펌프 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070220 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090703 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090904 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090904 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091201 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4422287 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131211 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |