JPH088483B2 - Ｅｃｌレベル出力回路 - Google Patents
Ｅｃｌレベル出力回路Info
- Publication number
- JPH088483B2 JPH088483B2 JP62198308A JP19830887A JPH088483B2 JP H088483 B2 JPH088483 B2 JP H088483B2 JP 62198308 A JP62198308 A JP 62198308A JP 19830887 A JP19830887 A JP 19830887A JP H088483 B2 JPH088483 B2 JP H088483B2
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- Japan
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- circuit
- output
- transistor
- differential amplifier
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は小振幅信号を高速に検出して、一定の出力信
号を発生する信号検出回路に関するものであり、特にEC
Lレベル（高レベル−0.8V,低レベル−1.6V）を出力する
信号検出回路に関する。
号を発生する信号検出回路に関するものであり、特にEC
Lレベル（高レベル−0.8V,低レベル−1.6V）を出力する
信号検出回路に関する。
小振幅信号を高速に検出して、ECLレベルを発生する
回路として従来、第３図に示すようなものがアイイーイ
ーイー・ジヤーナル・オブ・ソリツドステイト・サーキ
ツツ（IEEE JOURNAL OF Solid−State Circuits）Vol.S
C−21,No.5,Oct.1986,pp.681−691に開示されている。
これは内部回路１および出力バツフア回路２が同一基板
上に集積化されており、その出力は外部負荷抵抗R50（5
0Ω）を通して外部電源（−2.0V）に接続されている。
また、外部負荷容量C30（30pF）が外部負荷抵抗R50と並
列に接続されている。出力バツフア回路２は、内部回路
１の微小信号VDIN,V▲ ▼を検出して、外部出力V
OUTを高速に発生する回路であり、バイポーラ差動増幅
回路３および出力駆動回路４で構成される。バイポーラ
差動増幅回路３は、バイポーラトランジスタQ1,Q2,定電
流源I0、および負荷抵抗R1で構成され、出力VOSを発生
している。出力駆動回路４は、バイポーラトランジスタ
Q3によるエミツタフオロワで構成され、バイポーラ差動
増幅回路３の出力VOSにより出力VOUTを発生している。
回路として従来、第３図に示すようなものがアイイーイ
ーイー・ジヤーナル・オブ・ソリツドステイト・サーキ
ツツ（IEEE JOURNAL OF Solid−State Circuits）Vol.S
C−21,No.5,Oct.1986,pp.681−691に開示されている。
これは内部回路１および出力バツフア回路２が同一基板
上に集積化されており、その出力は外部負荷抵抗R50（5
0Ω）を通して外部電源（−2.0V）に接続されている。
また、外部負荷容量C30（30pF）が外部負荷抵抗R50と並
列に接続されている。出力バツフア回路２は、内部回路
１の微小信号VDIN,V▲ ▼を検出して、外部出力V
OUTを高速に発生する回路であり、バイポーラ差動増幅
回路３および出力駆動回路４で構成される。バイポーラ
差動増幅回路３は、バイポーラトランジスタQ1,Q2,定電
流源I0、および負荷抵抗R1で構成され、出力VOSを発生
している。出力駆動回路４は、バイポーラトランジスタ
Q3によるエミツタフオロワで構成され、バイポーラ差動
増幅回路３の出力VOSにより出力VOUTを発生している。
上記の回路構成では、ECLの高レベルを発生する場
合、バイポーラトランジスタQ3のベース電流が大きいた
め、バイポーラ差動増幅回路の負荷抵抗R1が大きい場合
には、負荷抵抗での電圧降下により力出VOUTは、ECLレ
ベルをはずれるという問題があつた。このため、ECLレ
ベルの許容値に抑えるためには、負荷抵抗R1を小さくす
る必要があり、バイポーラ差動増幅回路３での消費電力
が大きくなるという問題があつた。
合、バイポーラトランジスタQ3のベース電流が大きいた
め、バイポーラ差動増幅回路の負荷抵抗R1が大きい場合
には、負荷抵抗での電圧降下により力出VOUTは、ECLレ
ベルをはずれるという問題があつた。このため、ECLレ
ベルの許容値に抑えるためには、負荷抵抗R1を小さくす
る必要があり、バイポーラ差動増幅回路３での消費電力
が大きくなるという問題があつた。
例えば、バイポーラトランジスタQ3のhfeが100の場
合、ベース電流は0.24mAとなる。バイポーラ差動増幅回
路３の負荷抵抗R1が625Ω以上の場合には、負荷抵抗R1
での電圧降下は0.15V以上となり、ECLレベルをはずれ
る。負荷抵抗R1での電圧降下を0.03V（ECLレベルの高レ
ベルの変動許容値の20％）以下にするためには、負荷抵
抗R1は125Ω以下が必要となる。ECLレベルの出力を発生
するためには、バイポーラ差動増幅回路３の定電流源に
6.4mA以上の電流が必要となり、差動増幅回路での消費
電力が大きくなる。
合、ベース電流は0.24mAとなる。バイポーラ差動増幅回
路３の負荷抵抗R1が625Ω以上の場合には、負荷抵抗R1
での電圧降下は0.15V以上となり、ECLレベルをはずれ
る。負荷抵抗R1での電圧降下を0.03V（ECLレベルの高レ
ベルの変動許容値の20％）以下にするためには、負荷抵
抗R1は125Ω以下が必要となる。ECLレベルの出力を発生
するためには、バイポーラ差動増幅回路３の定電流源に
6.4mA以上の電流が必要となり、差動増幅回路での消費
電力が大きくなる。
本発明はバイポーラ差動増幅回路の一方の出力端の負
荷抵抗と並列にMOSトランジスタを接続し、MOSトランジ
スタのゲートに差動増幅回路の他方の出力端を接続し、
MOSトランジスタのドレインでバイポーラトランジスタ
を駆動するようにしたものである。
荷抵抗と並列にMOSトランジスタを接続し、MOSトランジ
スタのゲートに差動増幅回路の他方の出力端を接続し、
MOSトランジスタのドレインでバイポーラトランジスタ
を駆動するようにしたものである。
出力用バイポーラトランジスタのベース電流がFETを
介して補充される。
介して補充される。
第１図は本発明の実施例であつて、５はバイポーラ差
動増幅回路、４は出力駆動回路である。バイポーラ差動
増幅回路５において、ｐチヤネルMOS電界効果トランジ
スタ（以下ではpMOSトランジスタと略す）T1は負荷抵抗
R1と並列に接続されており、ゲートはトランジスタQ1と
負荷抵抗R2の接続点に接続され、ソースは高電位電源に
接続され、ドレインは差動増幅回路の出力VOS1が接続さ
れている。差動増幅回路の出力VOS2は、負荷抵抗R2およ
びバイポーラトランジスタQ1のコレクタとの接続点から
発生し、差動増幅回路の出力VOS1は、バイポーラトラン
ジスタQ2のコレクタから発生している。なお、内部回路
１は記載を省略しているが、第３図と同様のものがあ
る。
動増幅回路、４は出力駆動回路である。バイポーラ差動
増幅回路５において、ｐチヤネルMOS電界効果トランジ
スタ（以下ではpMOSトランジスタと略す）T1は負荷抵抗
R1と並列に接続されており、ゲートはトランジスタQ1と
負荷抵抗R2の接続点に接続され、ソースは高電位電源に
接続され、ドレインは差動増幅回路の出力VOS1が接続さ
れている。差動増幅回路の出力VOS2は、負荷抵抗R2およ
びバイポーラトランジスタQ1のコレクタとの接続点から
発生し、差動増幅回路の出力VOS1は、バイポーラトラン
ジスタQ2のコレクタから発生している。なお、内部回路
１は記載を省略しているが、第３図と同様のものがあ
る。
このように構成された回路の動作は次の通りである。
まず、内部回路の信号VDINが高レベルの場合を説明す
る。このときバイポーラ差動増幅回路は、バイポーラト
ランジスタQ1が導通し、出力VOS2が約−3.0Vに低下する
ため、pMOSトランジスタT1が導通する。出力VOS1は、バ
イポーラトランジスタQ2が非導通となるため高レベル
（0V）となる。出力駆動回路４の出力VOUTは、出力VOS1
が高レベルとなるため、バイポーラトランジスタQ3によ
り、ECLレベルの高レベル（約−0.8V）が得られる。こ
のとき、バイポーラトランジスタQ3のベースには、数百
μＡの電流が流れるが、pMOSトランジスタT1が導通して
いるため、負荷抵抗R2での電圧降下を防ぐことができ
る。
まず、内部回路の信号VDINが高レベルの場合を説明す
る。このときバイポーラ差動増幅回路は、バイポーラト
ランジスタQ1が導通し、出力VOS2が約−3.0Vに低下する
ため、pMOSトランジスタT1が導通する。出力VOS1は、バ
イポーラトランジスタQ2が非導通となるため高レベル
（0V）となる。出力駆動回路４の出力VOUTは、出力VOS1
が高レベルとなるため、バイポーラトランジスタQ3によ
り、ECLレベルの高レベル（約−0.8V）が得られる。こ
のとき、バイポーラトランジスタQ3のベースには、数百
μＡの電流が流れるが、pMOSトランジスタT1が導通して
いるため、負荷抵抗R2での電圧降下を防ぐことができ
る。
次に、内部回路の信号VDINが低レベルの場合を説明す
る。このときバイポーラ差動増幅回路の出力VOS2は、バ
イポーラトランジスタQ1が非導通となるため高レベル
（0V）となり、pMOSトランジスタT1が非導通となる。出
力VOS1は、バイポーラトランジスタQ2が導通するため、
約−0.8Vになるように負荷抵抗R1を調節すれば、出力駆
動回路４により、ECLレベルの低レベル（約−1.6V）を
発生することができる。
る。このときバイポーラ差動増幅回路の出力VOS2は、バ
イポーラトランジスタQ1が非導通となるため高レベル
（0V）となり、pMOSトランジスタT1が非導通となる。出
力VOS1は、バイポーラトランジスタQ2が導通するため、
約−0.8Vになるように負荷抵抗R1を調節すれば、出力駆
動回路４により、ECLレベルの低レベル（約−1.6V）を
発生することができる。
尚、負荷抵抗R2は、ドレインとゲートが接続されたpM
OSトランジスタに置き換えることも可能である。
OSトランジスタに置き換えることも可能である。
第２図は他の実施例であつて、バイポーラ差動増幅回
路の負荷抵抗としてダイオードを用いた回路である。pM
OSトランジスタT1と並列にダイオードD1が接続され、高
電位電源とバイポーラトランジスタQ1のコレクタとの間
に４個が直列となつたダイオードD2が接続されている。
本回路構成では、第１図の差動増幅回路にくらべて、低
電流で差動増幅回路の低レベル出力（−0.8V）を発生で
きるという利点がある。
路の負荷抵抗としてダイオードを用いた回路である。pM
OSトランジスタT1と並列にダイオードD1が接続され、高
電位電源とバイポーラトランジスタQ1のコレクタとの間
に４個が直列となつたダイオードD2が接続されている。
本回路構成では、第１図の差動増幅回路にくらべて、低
電流で差動増幅回路の低レベル出力（−0.8V）を発生で
きるという利点がある。
以上説明したように本発明は、出力駆動回路のベース
に供給する電流を差動増幅器の負荷と並列に設けたMOS
トランジスタから補充しているので、差動増幅器の負荷
に流れる電流を小さくしても十分にECLレベルの出力信
号が得られ、負荷に流れる電流が小さいことから消費電
力が小さくてすむという効果を有する。
に供給する電流を差動増幅器の負荷と並列に設けたMOS
トランジスタから補充しているので、差動増幅器の負荷
に流れる電流を小さくしても十分にECLレベルの出力信
号が得られ、負荷に流れる電流が小さいことから消費電
力が小さくてすむという効果を有する。
第１図は本発明の一実施例を示す回路図、第２図は他の
実施例を示す回路図、第３図は従来の一例を示す回路図
である。 ３……バイポーラ差動増幅回路、４……出力駆動回路、
Q1〜Q3……バイポーラトランジスタ、T1……MOSトラン
ジスタ。
実施例を示す回路図、第３図は従来の一例を示す回路図
である。 ３……バイポーラ差動増幅回路、４……出力駆動回路、
Q1〜Q3……バイポーラトランジスタ、T1……MOSトラン
ジスタ。
Claims (3)
- 【請求項１】バイポーラ形トランジスタを用いた差動増
幅器における一方のトランジスタの負荷に発生する出力
をバイポーラ形トランジスタによる出力駆動回路を介し
てECLレベルの信号として出力するECLレベル出力回路に
おいて、前記負荷と並列にMOSトランジスタを接続する
とともに、そのMOSトランジスタのゲート入力は差動増
幅器の他方のトランジスタの負荷に発生する信号である
ことを特徴とするECLレベル出力回路。 - 【請求項２】負荷は、抵抗器であることを特徴とする特
許請求の範囲第１項記載のECLレベル出力回路。 - 【請求項３】負荷は、ダイオードであることを特徴とす
る特許請求の範囲第１項記載のECLレベル出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198308A JPH088483B2 (ja) | 1987-08-10 | 1987-08-10 | Ｅｃｌレベル出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198308A JPH088483B2 (ja) | 1987-08-10 | 1987-08-10 | Ｅｃｌレベル出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442918A JPS6442918A (en) | 1989-02-15 |
| JPH088483B2 true JPH088483B2 (ja) | 1996-01-29 |
Family
ID=16388973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62198308A Expired - Lifetime JPH088483B2 (ja) | 1987-08-10 | 1987-08-10 | Ｅｃｌレベル出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088483B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2638016B2 (ja) * | 1987-12-14 | 1997-08-06 | 株式会社日立製作所 | 半導体回路 |
| JP3039930B2 (ja) * | 1988-06-24 | 2000-05-08 | 株式会社日立製作所 | Ｍｉｓ容量の接続方法 |
| DE4005035C1 (ja) * | 1990-02-16 | 1991-07-18 | Siemens Ag, 1000 Berlin Und 8000 Muenchen, De |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439117A (en) * | 1987-08-03 | 1989-02-09 | Nec Corp | Emitter-coupled logic circuit |
-
1987
- 1987-08-10 JP JP62198308A patent/JPH088483B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442918A (en) | 1989-02-15 |
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Legal Events
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