JPH01503749A

JPH01503749A - レベル変換回路

Info

Publication number: JPH01503749A
Application number: JP63505772A
Authority: JP
Inventors: サンウオー，イクオ　ジミー; サザー，ムーケツシユ　ボージラル
Original assignee: エヌシーアールインターナショナルインコーポレイテッド
Priority date: 1987-06-29
Filing date: 1988-06-06
Publication date: 1989-12-14
Anticipated expiration: 2014-03-08
Also published as: EP0323999A1; CA1280809C; JP2867029B2; US4785205A; WO1989000361A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】レベル変換回路技術分野この発明はＥＣＬロジック・レベル信号をＣＭＯＳロジック・レベル信号に変換するレベル変換回路に関する。

背景技術ＥＣＬ回路とＣＭＯ６回路とを接続するためには、第１の回路の出力電圧と策２の回路の入力電圧との差異をある形式の変換回路でなくさなければならない。

ＥＣＬ回路のロジック・レベル″′１′は一〇、ＳＶに近づ源電圧値に近づき、ロジック・レイル“０＃は接地又は基準電圧レベルに近くなる。

ＥＣＬ−ＭＯＳ変換回路は米国特許第４，５６３，６０１号から知ることができる。公知の変換回路のＥＣＬ入力信号はそのダート電極に供給される制御電圧を有するＮ−チャンネル・トランジスタと直列に接続されたＰ−チャンネル・トランジスタのダート電極に供給される。制御電圧は多数の装置を使用した複雑な構造の電圧発生回路から発生される。Ｐ−チャンネル・トランジスタとＮ−チャンネル−トランジスタとの間の回路ジャンクシ、ンに対する出力接続はＣＭＯＳレベル出力信号を供給するＣＭＯＳインバータの入力に接続される。上記の米国特許の説明によると、この公知回路は高速且つ低電力消費であるが、装置の静的変化に対して相当安定であシ、温度及び電源電圧のふらつきがあるということである。

発明の開示この発明の目的はで定のしきい値でＥＣＬレベルをＣＭＯＳレベルに変換することを保証するＥＣＬ−ＣＭＯＳ変換回路を提供することである。

従りて、この発明によると、ドレイン及びダート電極とＥＣＬロジック・レベル信号を受信するように接続されたソース電極とを有する第１の導電形の第１のＭＯＳ）ランジスタと、ダート電極と該ダート電極に接続されたドレイン電極とバイアス電圧に接続されたンス電極とを有し前記ドレイン及びダート電極は前記第１のＭＯＳ）ランジスタのダート電極に接続され−た第１の導電形の第２のＭＯＳ）ランジスタと、／＼イ”及び”ロー″ロジック・レベルに対応する電圧を有する第１及び第２の電源端子と、前記第２のＭＯＳ）ランジスタのドレイン及びダート電極と前記第２の電源端子との間に接続されたカーレント・シンクと、前記第１のＭＯＳトランジスタのドレイン電極に接続されたドレイン電極と前記第２の電源端子に接続されたソース電極と前記第１の電源端子に接続されたゲート電極とを有する第２の導電形の第３のＭＯＳ）ランジスタと、前記第１の電源端子と前記第２の電源端子との間に接続され前記第１のＭＯＳ）ランジスタのドレインに接続された入力と前記第１のＭＯＳ）ランジスタのソースにおけるＥＣＬロジック・レベル信号に応答してＣＭＯＳロジ。

り・レベル信号を供給するようにした出力とを有する相補インバータ回路とを含むＥＣＬロジック・レベル信号をＣＭＯＳロジック・レベル信号に変換するレベル変換回路を提供する。

この発明のレベル変換回路では、ＭＯＳダートのソースに対するＥＣＬレベル入力信号の接続と、ダート電圧の独自な調整とがロジック・レベル変換のだめの一定値しきい値の設定を可能にする。小数の装置を使用するのみで伝搬遅延を最少にし、高速な回路動作を可能にするという利点も有する。

図面の簡単な説明次に、下記の添付図面を参照してその例によりこの発明の一実施例を説明する。

第１図は、この発明による好ましい実施例の回路図である。

第２図は、第１図の回路について使用することができるカーレント・シンクの回路図である。

第３図は、第１図の回路について使用することができるカーレント・シンクの代替実施例の回路図である。

第４図は、高速システム環境で使用される標準形のドライバ回路と第１図の回路との接続を示す配線図である。

発明を実施するための最良の形態第１図はＰチャンネルＭＯ３）ランジスタＭＰ３とＮチャンネルＭＯＳ）ランジスタＭＮ３とを含むＣＭ　ＯＳインバータによ少入力端子と出力端子との間に接続されているＰチャンネルＭＯＳトランジスタＭＰＩを示す、トランジスタＭＰＩのダート電極は基準電位ＶＲＥＦに接続される。ＰチャンネルＭＯ８）ランジスタＭＰ２は、この好ましい実施例では−１，２９Ｖであるバイアス電圧ｖＢＢに接続されているそのソース電極を有する。トランジスタＭＰ２のダート電極はそのドレイン電極とトランジスタＭＰＩのダート電極とに接続される。更に、トランジスタＭＰ２のドレイン電極はカーレント・シンクに接続されるＣカーレント・タンクは、この好ましい実施例では−５，２ｖであるＣＭＯ３電位Ｖ。。に対するり、Ｃ，回路を与えるように作用する。２つのカーレント・タンクの実施例を第２図及び第３図に示す。。

ＮチャンネルＭＯＳ）ランジスタＭＮＩはトランジスタＭＰＩのドレイン電極に対するトランジスタＭＮＩのドレイン電極を、この実施例ではＯｖであるＣＭＯ３電位ｖｃｃに対するトランジスタＭＮＩのダート電極に接続することによって、トランジスタＭＰＩのドレイン電極から電位ｖ２つに対するＤＣ回路を形成する。インバータはトランジスタＭＰ３及びＭＮ３の両電極の信号レベルに応答して電圧レベルｖｃｃとＶ、との間を切換える。

トランジスタＭＮ３とＭＰ３のソース及びドレイン電極は夫々回路の出力端子に接続される。ＭＰ３のソース電極は電位Ｖ。Ｃに接続され、トランジスタＭＮ３のドレイン電極は電位Ｖ。に接続される。

基準電位ｖＢＢはトランジスタＭＰＩがＥＣＬロジック信号のため、入力電圧しきい値で切換えられるように供給される。従って、その要求電圧は、ｖＲＥＦ　＝　ｖＢＢ　十ｖＴａ（ｐ）上式で、ｖＢＢ＝Ａ（ｖｒＬ＋ｖ工Ｈ）ｖｔＨ（ｐ）　＝　トランジスタＭＰＩのしきい値電圧ｖＩＬ＝ＥＣＬ″ロー“レベル入力電圧■ｘＨ＝ＥＣＬ″′ハイルベル入力電圧トランジスタＭＰ２がトランジスタＭＰ２と大きさが同一でちると、ＭＰＩに影響を与える処理の変化及び温度による変化は等しくＭＰ２にも影響を与える。

ＭＰＩとＭＮＩとの大きさの決定比は第１次近似値を用いて次式で表わされる。

Ｗ、はトランジスタＭＰＩのチャンネル幅ＷＮ　はトランジスタＭＮＩのチャンネル幅り、はトランジスタＭＰＩのチャンネル長さしＮ　はトランジスタＭＨＩのチャンネル長さｖＢＢはＥＣＬ基準電圧（：　ＥＣＬ　−＞　−１，２９Ｖ）ｖＸＨはＥＣＬ″′ハイルベル入力電圧〔ＥｃＬ　−＞　−０，８Ｖ：］ｖｓ０（Ｎ）はトランジスタＭＮＩのンースーグート電圧ｖＴＨ（Ｎ）はトランジスタＭＮＩのしきい値電圧Ｕ、はトランジスタＭＰＩのホール可動性ＵＮはトランジスタＭＮＩの電子可動性参考：　”　ＣＭＯ３ＶＬＳＩ　１７）設計原理 ′（Ｎｅ１ｌ　Ｗｅｓｔｅ　、　Ｋａｍｒａｎ　Ｅｓｈｒａｇｈｉａｎ著。

Ａｄｄｉｓｏｎ　Ｗｅｓｌｅｙ　Ｐｕｂｌ　、　Ｃｏ　、Ｐ　、　３９　）第１図の回路の動作において、入力のロジック信号電圧レベルがｖＢｌｌよシ上の状態においてはトランジスタＭＰＩはオンであるから、トランジスタＭＰＩとＭＨＩとのドレインのジャンクションにおける■とラベルサれたノードは入力電圧レベルの方に導かれる。これはノードＡの電圧をｖＥＥのレベルの方にひっばろうとするトランジスタＭＮＩの影響に逆うものである。上記のようにＭＰＩ／ＭＮＩの大きさ比が選ばれて、ノードＡの電圧は１ハイ２となる。回路出力の電圧は、そのため、インバータのために１０−“となる、入力信号のロジック・レベルがｖＢＢ以下に落ちたとき、トランジスタＭＰＩはターンオフされる。このとき、トランジスタＭＮＩはＶゆに対するノードＡのだめの放電回路を形成する。そこでノードＡはパ口−“となシ、回路出力における電圧は、そのため、゛ハイ″ となる。

第２図はトランジスタＭＰ２のドレイン電極から電位ｖＩ、ｒ、に対する抵抗回路であるこの実施例に使用することができるカーレント・シンクの一形式である。この実施例における抵抗回路の抵抗は３．９にΩである。

第３図に示す第２の例のカーレント・シンクはトランジスタＭ’Ｐ２のドレイン電極に接続されたそのドレイン電極を有し、電位Ｖ、に接続されたそのソース電極を有するＮチャンネルＭＯＳ　）ランジスタＭＮ４を含む。

ターンオン・ダート電位は電位ｖｃｃとｖＥ！、との間に接続されている回路からトランジスタＭＮ４に対して作られる。この回路はＰチャンネルＭＯ３）ランジスタＭＰ４と２つの直列接続ＮチャンネルＭＯ３）ランジスタＭＮ５及びＭＮ６とを含む、トランジスタＭＮ５とＭＮ６のダート電極は夫々のドレイン電極に短絡される。トランジスタＭＰ４のダート電極は電位Ｖ。に接続される。

第４図は第１図の実施例の接続と、５０〜１００オーム・ライン・ドライバが使用され、差動増幅器（比較器）として回路に接続されているＰＮＰ　）ランジスタのベースに接続されている電圧ｖｘＮを有するような高速システム環境に使用されている標準型ドライバ回路とを示す配線図である。比較されるＶ□８に対する基準電圧がｖＢＢであるｖＢＢと”ＩＮとの間の電圧レベルの差異は増幅され、−２ｖ電位に接続されている１０００ロードと１０００同軸ケーブルとをドライブするＮＰＮトランジスタによって緩衝される。

ノック・レベル変換に適用されるが、その他の信号の変換にも使用可能であることは明らかである。

ＣＣＶＥＥ　ＶＥＥｌ５ｌ−ｊｌｌ＠’ａ−＾−””””？ｈ’ＰＣＴ／ＵＳａｓ１０１ａｓ６−２ −国、際調査報告Ｓ＾　２３０９０

Claims

【特許請求の範囲】

１．ドレイン及びダート電極とＥＣＬロジック・レベル信号を受信するよう接続されたソース電極とを有する第１導電形の第１のＭＯＳトランジスタ（ＭＰ１）と、ゲート電極と前記ゲート電極に接続されたドレイン電極とバイアス電圧に接続されたソース電極とを有し前記ドレイン及びゲート電極は更に前記第１のＭＯＳトランジスタ（ＭＰ１）のゲート電極に接続された第１導電形の第２のＭＯＳトランジスタ（ＭＰ２）と、夫々“ハイ”及び“ロー”ＣＭＯＳロジック・レベルに対応する電圧レベルを有する第１及び第２の電源端子（Ｖｃｃ，ＶＥＥ）と、前記第２のＭＯＳトランジスタ（ＭＰ２）のドレイン及びゲート電極と前記第２の電源端子（ＶＥＥ）との間に接続されたカーレント・シンクと、前記第１のＭＯＳトランジスタ（ＭＰ１）のドレイン電極に接続されたドレイン電極と前記第２の電源端子（ＶＥＥ）に接続されたソース電極と前記第１の電源端子（ＶＣＣ）に接続されたダート電極とを有する第２導電形の第３のＭＯＳトランジスタ（ＭＮ１）と、前記第１の電源端子（ＶＣＣ）と前記第２の電源端子（ＶＥＥ）との間に接続され前記第１のＭＯＳトランジスタ（ＭＰ１）のドレインに接続された入力と前記第１のＭＯＳトランジスタ（ＭＰ１）のソースにおける前記ＥＣＬロジック・レベル信号に応答してＣＭＯＳロジック・レベル信号を発生するようにした出力とを有する相補インバータ回路（ＭＰ３，ＭＮ３）とを含む、ＥＣＬロジック・レベル信号をＣＭＯＳロジック・レベル信号に変換するレベル変換回路。
２．前記カーレント・シンクは前記第２のＭＯＳトランジスタ（ＭＮ２）のドレイン及びゲートに接続されたドレインと前記第２の電源端子に接続されたソース電極とゲート電極とを有する第２導電形の第４のＭＯＳトランジスタ（ＭＮ４）と、ソース，ドレイン及びゲート電極を有する第５及び第６のＭＯＳトランジスタ（ＭＮ５，ＭＮ６）てあって前記第５のＭＯＳトランジスタ（ＭＮ５）のゲート及びドレイン電極は前記第４のＭＯＳトランジスタ（ＭＮ４）のゲート電極に接続きれ前記第６のＭＯＳトランジスタ（ＭＮ６）のソース電極は前記第２の電源端子（ＶＥＥ）に接続されるようにした第２導電形の第５及び第６のＭＯＳトランジスタ（ＭＮ５，ＭＮ６）と、前記第２の電源端子（ＶＥＥ）に接続されたゲート電極と前記第１の電源端子（ＶＣＣ）に接続されたソース電極と前記第４のＭＯＳトランジスタ（ＭＮ４）のゲートに接続されたドレインとを有する第１導電形の第７のＭＯＳトランジスタ（ＭＰ４）とを含む請求の範囲１項記載の回路。
３．前記カーレント・シンクは前記第２のＭＯＳトランジスタ（ＭＰ２）のドレイン電極と前記第２の電源端子（ＶＥＥ）との間に接続された抵抗（ＲＳＩＮＫ）を含む請求の範囲１項記載の回路。
４．前記相補インバータ回路はソース，ドレイン及びゲート電極を有するＰチャンネルＭＯＳトランジスタ（ＭＰ３）と、ソース電極と前記ＰチャンネルＭＯＳトランジスタ（ＭＰ３）のゲート電極及び前記第１のＭＯＳトランジスタ（ＭＰ１）のドレインに接続されたゲート電極を有するＮチャンネルＭＯＳトランジスタ（ＭＮ３）とを含み、前記Ｐチャンネル（ＭＰ３）及びＮチャンネルＭＯＳトランジスタ（ＭＮ３）は夫々共に接続されて出力を供給し、前記Ｐチャンネル（ＭＰ３）及びＮチャンネルＭＯＳトランジスタ（ＭＮ３）のソース及びドレインは夫々前記第１（ＶＣＣ）及び第２（ＶＥＥ）の電源端子に接続された請求の範囲１項記載の回路。
５．前記第１のＭＯＳトランジスタ（ＭＰ１）の大きさは前記第２のＭＯＳトランジスタ（ＭＰ２）の大きさに等しい請求の範囲１項記載の回路。
６．前記バイアス電圧は前記ＥＣＬ“ロー”ロジック・レベル信号と前記“ハイ ”ロジック・レベル信号との電圧値の合計の半分に固定されるようにした請求の範囲１項記載の回路。