JPS6358865A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6358865A JPS6358865A JP61201767A JP20176786A JPS6358865A JP S6358865 A JPS6358865 A JP S6358865A JP 61201767 A JP61201767 A JP 61201767A JP 20176786 A JP20176786 A JP 20176786A JP S6358865 A JPS6358865 A JP S6358865A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
- H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ワード線およびビット線に接続された複数のメモリセル
を有する半導体記憶装置であって、ランド領域に埋込ま
れた不純物領域の上方をアイソレーションによって２つ
の領域に分割し、この分割された一方の領域内において
前記ワード線と前記不純物領域との間に一方向の第１の
ダイオードを形成し、そして、分割された他方の領域内
において前記ビット線と前記不純物領域との間に第１の
ダイオードと同一方向の第２のダイオードを形成するこ
とによって、エピタキシャル層の厚さを薄くしてメモリ
セルを小型化し、また、メモリセルの寄生容量を小さく
し、さらに、アルミニウム・シリコン共晶部を深く成長
させることを可能とする。
を有する半導体記憶装置であって、ランド領域に埋込ま
れた不純物領域の上方をアイソレーションによって２つ
の領域に分割し、この分割された一方の領域内において
前記ワード線と前記不純物領域との間に一方向の第１の
ダイオードを形成し、そして、分割された他方の領域内
において前記ビット線と前記不純物領域との間に第１の
ダイオードと同一方向の第２のダイオードを形成するこ
とによって、エピタキシャル層の厚さを薄くしてメモリ
セルを小型化し、また、メモリセルの寄生容量を小さく
し、さらに、アルミニウム・シリコン共晶部を深く成長
させることを可能とする。
本発明は、ワード線およびビット線に接続された複数の
メモリセルを有する半導体記憶装置に関し、特に、書込
電流によりメモリセルを破壊してデータの書込みが行わ
れる半導体記憶装置に関する。
メモリセルを有する半導体記憶装置に関し、特に、書込
電流によりメモリセルを破壊してデータの書込みが行わ
れる半導体記憶装置に関する。
書込電流によりメモリセルを破壊してデータの書込みが
行われる半導体記憶装置、すなわちＰＲＯＭ（プログラ
ム可能な固定記憶装置）は、従来、例えば、第９図〜第
１２図に示されるようなものが使用されている。第９図
は従来の半導体記憶装置の例を示し、（ａ）はメモリセ
ルのワード線に沿った断面図、（ｂ）はその等価回路図
である。
行われる半導体記憶装置、すなわちＰＲＯＭ（プログラ
ム可能な固定記憶装置）は、従来、例えば、第９図〜第
１２図に示されるようなものが使用されている。第９図
は従来の半導体記憶装置の例を示し、（ａ）はメモリセ
ルのワード線に沿った断面図、（ｂ）はその等価回路図
である。
第９図（ｂ）の等価回路図に示されるように、メモリセ
ル１００１は逆方向に接続された２つのダイオード１０
１１および１０１２で構成され、このメモリセル１００
１にデータを書込む場合にはビット線１００３がらワー
ド線１００２へ書込電流を流し、ダイオード１０１２を
破壊するようになされている。
ル１００１は逆方向に接続された２つのダイオード１０
１１および１０１２で構成され、このメモリセル１００
１にデータを書込む場合にはビット線１００３がらワー
ド線１００２へ書込電流を流し、ダイオード１０１２を
破壊するようになされている。
第９図（ａ）の断面図に示されるように、Ｐ型半導体基
板１００４にはワード線１００２が接続されたＮ゛型型
温濃度不純物領域１０１３形成され、このＮ゛゛高濃度
不純物領域１ｏ１３にはＮ型不純物領域１１１２が形成
されている。Ｎ型不純物領域１１１２はアイソレーショ
ン１００５により２つのランド領域に分割されていて、
それぞれのランド領域にはＰ゛型型温濃度不純物領域１
１２２形成され、このＰ゛型型温濃度不純物領域１１２
２Ｎ型不純物領域１１１２のＰＮ接合によりダイオード
１ｏ１１が構成されている。また、Ｎ゛型高？農度不純
物領域１０１３上にＮ型不純物領域１１１２を介してＰ
゛型型温濃度不純物領域１１２２形成されているのはダ
イオード１ｏ１１の耐圧を向上させるためである。ここ
で、絶縁膜１００６はワード線１００２およびビット線
１００３のアルミ配線を分離するためのものである。
板１００４にはワード線１００２が接続されたＮ゛型型
温濃度不純物領域１０１３形成され、このＮ゛゛高濃度
不純物領域１ｏ１３にはＮ型不純物領域１１１２が形成
されている。Ｎ型不純物領域１１１２はアイソレーショ
ン１００５により２つのランド領域に分割されていて、
それぞれのランド領域にはＰ゛型型温濃度不純物領域１
１２２形成され、このＰ゛型型温濃度不純物領域１１２
２Ｎ型不純物領域１１１２のＰＮ接合によりダイオード
１ｏ１１が構成されている。また、Ｎ゛型高？農度不純
物領域１０１３上にＮ型不純物領域１１１２を介してＰ
゛型型温濃度不純物領域１１２２形成されているのはダ
イオード１ｏ１１の耐圧を向上させるためである。ここ
で、絶縁膜１００６はワード線１００２およびビット線
１００３のアルミ配線を分離するためのものである。
Ｐ゛型型温濃度不純物領域１１２２はビット線１００３
が接続されたＮ゛型型温濃度不純物領域１１２１形成さ
れ、このＰ０型高濃度不純物領域１１２２とＮ°型高濃
度不純物領域１１２１のＰＮ接合により耐圧の低いダイ
オード１０１２が構成されている。そして、ビット線１
００３からワード綿１００２へ書込電流を流すことによ
り、すなわち、ダイオード１０１２に逆方向の電流を流
すことにより耐圧の低いＰＮ接合を破壊してデータを書
込むようになされている。
が接続されたＮ゛型型温濃度不純物領域１１２１形成さ
れ、このＰ０型高濃度不純物領域１１２２とＮ°型高濃
度不純物領域１１２１のＰＮ接合により耐圧の低いダイ
オード１０１２が構成されている。そして、ビット線１
００３からワード綿１００２へ書込電流を流すことによ
り、すなわち、ダイオード１０１２に逆方向の電流を流
すことにより耐圧の低いＰＮ接合を破壊してデータを書
込むようになされている。
具体的には、書込電流はビット線１００３からＮ゛型型
温濃度不純物領域１１２１Ｐ゛型型温濃度不純物領域１
１２２ Ｎ型不純物領域１１１２およびＮ゛型型温濃度
不純物領域１０１３介してワード線１ ’００２に流れ
る。
温濃度不純物領域１１２１Ｐ゛型型温濃度不純物領域１
１２２ Ｎ型不純物領域１１１２およびＮ゛型型温濃度
不純物領域１０１３介してワード線１ ’００２に流れ
る。
そして、書込済メモリセル１００１ ’で示されるよう
に書込電流によってＰ゛型型温濃度不純物領域１１２２
Ｎ゛型型温濃度不純物領域１１２１の間のＰＮ接合が破
壊され、すなわちアルミニウム配線であるビット線１０
０３からＮ゛型高掘度不純物領域１１２１を通ってＰ゛
型高？】度不純物領域１１２２に到るまでアルミニウム
・シリコン共晶部１１２３が成長し、これによりデータ
の書込みが行われることになる。
に書込電流によってＰ゛型型温濃度不純物領域１１２２
Ｎ゛型型温濃度不純物領域１１２１の間のＰＮ接合が破
壊され、すなわちアルミニウム配線であるビット線１０
０３からＮ゛型高掘度不純物領域１１２１を通ってＰ゛
型高？】度不純物領域１１２２に到るまでアルミニウム
・シリコン共晶部１１２３が成長し、これによりデータ
の書込みが行われることになる。
上述したように、従来の半導体記憶装置におけるデータ
の書込みは、Ｐ゛型型温濃度不純物領域１１２２Ｎ゛型
高・；度不純物領域１１２１との間のＰＮ接合を破壊し
てアルミニウム・シリコン共晶部１１２３が成長するこ
とにより行われている。アルミニウム・シリコン共晶部
１１２３は、前述したように、ビット線１００３からＮ
゛型嵩高濃度不純物領域１１２１通ってＰ°型高？；度
不純物領域１１２２に到るまで成長するが、このアルミ
ニウム・シリコン共晶部１１２３がＰ゛型型温濃度不純
物領域１１２２通り過ぎてＮ型不純物領域１１１２に到
るまで成長すると、ビット線１００２とワード線１００
３とが短絡してしまうことになる。そのため、Ｐ゛型型
温濃度不純物領域１１２２Ｎ゛型嵩高濃度不純物領域１
１２１全体的に厚く包囲するように形成されなければな
らない。すなわち、第１０図のメモリセル１００１のビ
ット線１００３に沿った断面図に示されるように、Ｐ゛
型型温濃度不純物領域１１２２深（、また、広く形成さ
れなければならない。
の書込みは、Ｐ゛型型温濃度不純物領域１１２２Ｎ゛型
高・；度不純物領域１１２１との間のＰＮ接合を破壊し
てアルミニウム・シリコン共晶部１１２３が成長するこ
とにより行われている。アルミニウム・シリコン共晶部
１１２３は、前述したように、ビット線１００３からＮ
゛型嵩高濃度不純物領域１１２１通ってＰ°型高？；度
不純物領域１１２２に到るまで成長するが、このアルミ
ニウム・シリコン共晶部１１２３がＰ゛型型温濃度不純
物領域１１２２通り過ぎてＮ型不純物領域１１１２に到
るまで成長すると、ビット線１００２とワード線１００
３とが短絡してしまうことになる。そのため、Ｐ゛型型
温濃度不純物領域１１２２Ｎ゛型嵩高濃度不純物領域１
１２１全体的に厚く包囲するように形成されなければな
らない。すなわち、第１０図のメモリセル１００１のビ
ット線１００３に沿った断面図に示されるように、Ｐ゛
型型温濃度不純物領域１１２２深（、また、広く形成さ
れなければならない。
このように、アルミニウム・シリコン共晶部１１２３が
Ｎ型不純物領域１１１２まで突抜けるのを防止するため
にＰ゛型型温濃度不純物領域１１２２深く形成し、また
、ダイオード１０１１の耐圧を向上させるためにＰ゛型
型温濃度不純物領域１１２２Ｎ゛型型温濃度不純物領域
１０１３の間にＮ型不純物領域１１１２を形成しなけれ
ばならず、そのために不純物領域（エピタキシャル層）
の厚さが厚くなる。このように、エピタキシャル層の厚
さが厚（なると、メモリセルを小型化して半導体記憶装
置の集積度を向上させることができない。これは、従来
の半導体記憶装置のメモリセル・アレイを示す第１１図
、および、第１１図のメモリセル・アレイで一部のアル
ミ配線を取除いた状態を示す第１２図に示される通りで
ある。
Ｎ型不純物領域１１１２まで突抜けるのを防止するため
にＰ゛型型温濃度不純物領域１１２２深く形成し、また
、ダイオード１０１１の耐圧を向上させるためにＰ゛型
型温濃度不純物領域１１２２Ｎ゛型型温濃度不純物領域
１０１３の間にＮ型不純物領域１１１２を形成しなけれ
ばならず、そのために不純物領域（エピタキシャル層）
の厚さが厚くなる。このように、エピタキシャル層の厚
さが厚（なると、メモリセルを小型化して半導体記憶装
置の集積度を向上させることができない。これは、従来
の半導体記憶装置のメモリセル・アレイを示す第１１図
、および、第１１図のメモリセル・アレイで一部のアル
ミ配線を取除いた状態を示す第１２図に示される通りで
ある。
ところで、ビット線１００３の寄生容量は、未書込のメ
モリセル１００１においてはＮ゛型嵩高濃度不純物領域
１１２１Ｐ゛型型温濃度不純物領域１１２２の間の接合
容量であるが、書込済のメモリセル１００１ ’におい
てはＰ゛型型温濃度不純物領域１１２２Ｎ型不純物領域
１１１２との間の接合容量である。そして、Ｐ゛型型温
濃度不純物領域１１２２アルミニウム・シリコン共晶部
１１２３が突抜けないように広（形成されているため、
Ｎ型不純物領域１１１２との接触面積も大きく、両頭域
の接合容量は大きくなる。すなわち、ピッ）ｖＡｌｏ０
３の寄生容量が大きくなり、半導体記憶装置を高速で動
作させることができない。
モリセル１００１においてはＮ゛型嵩高濃度不純物領域
１１２１Ｐ゛型型温濃度不純物領域１１２２の間の接合
容量であるが、書込済のメモリセル１００１ ’におい
てはＰ゛型型温濃度不純物領域１１２２Ｎ型不純物領域
１１１２との間の接合容量である。そして、Ｐ゛型型温
濃度不純物領域１１２２アルミニウム・シリコン共晶部
１１２３が突抜けないように広（形成されているため、
Ｎ型不純物領域１１１２との接触面積も大きく、両頭域
の接合容量は大きくなる。すなわち、ピッ）ｖＡｌｏ０
３の寄生容量が大きくなり、半導体記憶装置を高速で動
作させることができない。
一方、ワード線１００２の寄生容量はＰ型半導体基板１
００４とＮ゛型型温濃度不純物領域１０１３の間の接合
容量であるため、Ｎ゛型型温濃度不純物領域１０１３大
きさに依存する。ところで、Ｐ゛型型温濃度不純物領域
１１２２Ｎ゛型高濃度不純物領域１１２１全体を厚く包
囲するように、広く形成されなければならないので、Ｎ
゛型型温濃度不純物領域１０１３幅も広く形成されるこ
とになる。すなわち、ワード線１００２のバルクの幅が
広くなり、Ｐ型半導体基板４とＮ゛型高沼度不純物領域
１０１３との間の接合容量が大きくなる。すなわち、ワ
ード線１００２の寄生容量が大きくなり、半導体記憶装
置を高速で動作させることができない。
００４とＮ゛型型温濃度不純物領域１０１３の間の接合
容量であるため、Ｎ゛型型温濃度不純物領域１０１３大
きさに依存する。ところで、Ｐ゛型型温濃度不純物領域
１１２２Ｎ゛型高濃度不純物領域１１２１全体を厚く包
囲するように、広く形成されなければならないので、Ｎ
゛型型温濃度不純物領域１０１３幅も広く形成されるこ
とになる。すなわち、ワード線１００２のバルクの幅が
広くなり、Ｐ型半導体基板４とＮ゛型高沼度不純物領域
１０１３との間の接合容量が大きくなる。すなわち、ワ
ード線１００２の寄生容量が大きくなり、半導体記憶装
置を高速で動作させることができない。
さらに、従来の半導体記憶装置はメモリセル１００１
Ｐ ”型高濃度不純物領域１１２２によりアルミニウム
・シリコン共晶部１１２３が成長できる深さが限定され
るため、このアルミニウム・シリコン共晶部１１２３を
十分に大きく成長させることができなかった。そして、
このアルミニウム・シリコン共晶部１１２３は高温によ
り細ってしまうため、高温の環境下で長年使用すると書
込済のメモリセル１００１ ’が未書込のメモリセル１
００１の状態に戻ってしまうグローバックの可能性があ
り、半導体記憶装置が使用される条件によっては信顛性
の面でも問題があった。
Ｐ ”型高濃度不純物領域１１２２によりアルミニウム
・シリコン共晶部１１２３が成長できる深さが限定され
るため、このアルミニウム・シリコン共晶部１１２３を
十分に大きく成長させることができなかった。そして、
このアルミニウム・シリコン共晶部１１２３は高温によ
り細ってしまうため、高温の環境下で長年使用すると書
込済のメモリセル１００１ ’が未書込のメモリセル１
００１の状態に戻ってしまうグローバックの可能性があ
り、半導体記憶装置が使用される条件によっては信顛性
の面でも問題があった。
本発明は、上述した従来形の半導体記憶装置の問題点に
鑑み、ランド領域に埋込まれた不純物領域の上方をアイ
ソレーションによって２つの領域に分割し、この分割さ
れた一方の領域内において前記ワード線と前記不純物領
域との間に一方向の第１のダイオードを形成し、そして
、分割された他方の領域内において前記ビット線と前記
不純物領域との間に第１のダイオードと同一方向の第２
のダイオードを形成することによって、エピタキシャル
層の厚さを薄＜シてメモリセルを小型化し、また、メモ
リセルの寄生容量を小さくし、さらに、アルミニウム・
シリコン共晶部を深く成長させることを目的とする。
鑑み、ランド領域に埋込まれた不純物領域の上方をアイ
ソレーションによって２つの領域に分割し、この分割さ
れた一方の領域内において前記ワード線と前記不純物領
域との間に一方向の第１のダイオードを形成し、そして
、分割された他方の領域内において前記ビット線と前記
不純物領域との間に第１のダイオードと同一方向の第２
のダイオードを形成することによって、エピタキシャル
層の厚さを薄＜シてメモリセルを小型化し、また、メモ
リセルの寄生容量を小さくし、さらに、アルミニウム・
シリコン共晶部を深く成長させることを目的とする。
第１図は本発明に係る半導体記憶装置の原理ブロック図
である。
である。
本発明によれば、ワード線２およびビット線３に接続さ
れた複数のメモリセル１を有する半導体記憶装置であっ
て、前記各メモリセル１は、ランド領域に埋込まれた不
純物領域１３と、該不純物領域１３の上方を２つの領域
１５．１６に分割するアイソレーション１４と、該アイ
ソレーション１４により分割された一方の領域１５内に
おいて前記ワード線２と前記不純物領域１３との間で一
方向に形成された第１のダイオード１１と、前記アイソ
レーション１４により分割された他方の領域１６内にお
いて前記ビット線３と前記不純物領域１３との間で前記
第１のダイオード１１と同一方向に形成された第２のダ
イオード１２と、を具備する半導体記憶装置が提供され
る。
れた複数のメモリセル１を有する半導体記憶装置であっ
て、前記各メモリセル１は、ランド領域に埋込まれた不
純物領域１３と、該不純物領域１３の上方を２つの領域
１５．１６に分割するアイソレーション１４と、該アイ
ソレーション１４により分割された一方の領域１５内に
おいて前記ワード線２と前記不純物領域１３との間で一
方向に形成された第１のダイオード１１と、前記アイソ
レーション１４により分割された他方の領域１６内にお
いて前記ビット線３と前記不純物領域１３との間で前記
第１のダイオード１１と同一方向に形成された第２のダ
イオード１２と、を具備する半導体記憶装置が提供され
る。
上述の構成を有する本発明の半導体記憶装置によれば、
ランド領域に埋込まれた不純物領域１３の上方はアイソ
レーション１４によって２つの領域に分割され、この分
割された一方の領域内にはワード線２と不純物領域１３
との間に一方向の第１のダイオード１１が形成され、そ
して、分割された他方の領域内にはビット線３と不純物
領域１３との間に第１のダイオード１１と同一方向の第
２のダイオード１２が形成される。そのため、エピタキ
シャル層の厚さを薄くシてメモリセル１を小型化し、ま
た、メモリセル１の寄生容量を小さくし、さらにアルミ
ニウム・シリコン共晶部を深く成長させることができる
。
ランド領域に埋込まれた不純物領域１３の上方はアイソ
レーション１４によって２つの領域に分割され、この分
割された一方の領域内にはワード線２と不純物領域１３
との間に一方向の第１のダイオード１１が形成され、そ
して、分割された他方の領域内にはビット線３と不純物
領域１３との間に第１のダイオード１１と同一方向の第
２のダイオード１２が形成される。そのため、エピタキ
シャル層の厚さを薄くシてメモリセル１を小型化し、ま
た、メモリセル１の寄生容量を小さくし、さらにアルミ
ニウム・シリコン共晶部を深く成長させることができる
。
以下、図面を参照して本発明に係る半導体記憶装置の実
施例を説明する。
施例を説明する。
第２図は本発明に係る半導体記憶装置の第１の実施例を
示し、（ａ）はメモリセルのワード線に沿った断面図、
（ｂ）はその等価回路図である。
示し、（ａ）はメモリセルのワード線に沿った断面図、
（ｂ）はその等価回路図である。
第２図（ｂ）の等価回路図に示されるように、メモリセ
ル１ａは逆方向に接続された２つのダイオード１１およ
び１２で構成され、このメモリセル１ａにデータを書込
む場合にはビット線３からワード線２へ書込電流を流し
、ダイオード１１を破壊するようになされている。
ル１ａは逆方向に接続された２つのダイオード１１およ
び１２で構成され、このメモリセル１ａにデータを書込
む場合にはビット線３からワード線２へ書込電流を流し
、ダイオード１１を破壊するようになされている。
第２図（ａ）の断面図に示されるように、Ｐ型半導体基
板４はアイソレーション５によって複数のランド領域に
分割され、この分割された個々のランド領域にそれぞれ
１つのメモリセル１ａが形成されている。
板４はアイソレーション５によって複数のランド領域に
分割され、この分割された個々のランド領域にそれぞれ
１つのメモリセル１ａが形成されている。
Ｐ型半導体基板４の各ランド領域にはＮ゛型高Ｙ；度不
純物領域１３が埋込まれている。このＮ゛型型温濃度不
純物領域１３上方はアイソレーション１４によって２つ
の領域１５および１６に分割されている。このアイソレ
ーション１４によって分割された一方の領域１５はＮ゛
型高淵度不純物領域１３と一体的なＮ゛型型温濃度不純
物領域１１２され、さらにＮ゛型高？店度不純物領域１
１２内にはワード線２が接続されたＰ゛型高沼度不純物
領域１１１が形成され、これによりダイオード１１が構
成されている。このダイオード１１はＰ゛型型温濃度不
純物領域１１１Ｎ゛型型温濃度不純物領域１１２ＰＮ接
合で構成されているため、その耐圧は低くなされている
。そして、ビット線３がらワード線２へ書込電流が流さ
れると、すなわち、ダイオード１１のＰＮ接合を逆方向
に書込電流が流されるとダイオード１１のＰＮ接合は破
壊され、データが書込まれるようになされている。
純物領域１３が埋込まれている。このＮ゛型型温濃度不
純物領域１３上方はアイソレーション１４によって２つ
の領域１５および１６に分割されている。このアイソレ
ーション１４によって分割された一方の領域１５はＮ゛
型高淵度不純物領域１３と一体的なＮ゛型型温濃度不純
物領域１１２され、さらにＮ゛型高？店度不純物領域１
１２内にはワード線２が接続されたＰ゛型高沼度不純物
領域１１１が形成され、これによりダイオード１１が構
成されている。このダイオード１１はＰ゛型型温濃度不
純物領域１１１Ｎ゛型型温濃度不純物領域１１２ＰＮ接
合で構成されているため、その耐圧は低くなされている
。そして、ビット線３がらワード線２へ書込電流が流さ
れると、すなわち、ダイオード１１のＰＮ接合を逆方向
に書込電流が流されるとダイオード１１のＰＮ接合は破
壊され、データが書込まれるようになされている。
また、アイソレーション１４によって分割された他方の
領域１６にはＮ型不純物領域１２２が形成され、さらに
Ｎ型不純物領域１２２内にはピノＨ＆３が接続されたＰ
゛型高濃度不純物領域が形成され、これによりダイオー
ド１２が構成されている。
領域１６にはＮ型不純物領域１２２が形成され、さらに
Ｎ型不純物領域１２２内にはピノＨ＆３が接続されたＰ
゛型高濃度不純物領域が形成され、これによりダイオー
ド１２が構成されている。
このダイオード１２はＰ゛型型温濃度不純物領域１２１
Ｎ型不純物領域１２２０ＰＮ接合で構成されているため
、その耐圧は高くなされている。ここで、絶縁膜６はワ
ード線２およびビット線３のアルミ配線を分離するため
のものである。
Ｎ型不純物領域１２２０ＰＮ接合で構成されているため
、その耐圧は高くなされている。ここで、絶縁膜６はワ
ード線２およびビット線３のアルミ配線を分離するため
のものである。
上述した構成のメモリセル１ａを書込むためには、ビッ
ト線３からワード線２へ書込電流を流すことになる。具
体的に、書込電流はビット線３からＰ゛型型温濃度不純
物領域１２１、Ｎ型不純物領域１２２ 、Ｎ”型高濃度
不純物領域１３、Ｎ゛型型温濃度不純物領域１１２よび
Ｐ゛型高曙度不純物領域１１１を介してワード線２に流
れる。そして、書込法メモリセルｌａ’で示されるよう
に、書込電流によってＰ゛型高？農度不純物領域１１１
とＮ゛型高農度不純物領域１１２との間のＰＮ接合が破
壊され、すなわち、アルミニウム配線であるワード線２
からＰ°型型温濃度不純物領域１１２たは１３に到るま
でアルミニウム・シリコン共晶部１１３が成長し、これ
によりデータの書込みが行われることになる。
ト線３からワード線２へ書込電流を流すことになる。具
体的に、書込電流はビット線３からＰ゛型型温濃度不純
物領域１２１、Ｎ型不純物領域１２２ 、Ｎ”型高濃度
不純物領域１３、Ｎ゛型型温濃度不純物領域１１２よび
Ｐ゛型高曙度不純物領域１１１を介してワード線２に流
れる。そして、書込法メモリセルｌａ’で示されるよう
に、書込電流によってＰ゛型高？農度不純物領域１１１
とＮ゛型高農度不純物領域１１２との間のＰＮ接合が破
壊され、すなわち、アルミニウム配線であるワード線２
からＰ°型型温濃度不純物領域１１２たは１３に到るま
でアルミニウム・シリコン共晶部１１３が成長し、これ
によりデータの書込みが行われることになる。
そして、Ｐ型半導体基板４には、前述した従来の半導体
記憶装ｆｆ１００１におけるＮ型不純物領域１１１２が
形成されておらず、エピタキシャル層を薄（してメモリ
セル１を小型化することができ、さらに、Ｎ゛型高沼度
不純物領域１３も従来とは異なり直接ワード線２に接続
されることなく、個々のランド領域に埋込まれているた
め、各メモリセル１の間の距離を狭くすることができ、
半導体記憶装置の集積度を向上することができる。
記憶装ｆｆ１００１におけるＮ型不純物領域１１１２が
形成されておらず、エピタキシャル層を薄（してメモリ
セル１を小型化することができ、さらに、Ｎ゛型高沼度
不純物領域１３も従来とは異なり直接ワード線２に接続
されることなく、個々のランド領域に埋込まれているた
め、各メモリセル１の間の距離を狭くすることができ、
半導体記憶装置の集積度を向上することができる。
第４図は上述した半導体記憶装置の実施例におけるメモ
リセル・アレイを示す図であり、また、第５図は第４図
のメモリセル・アレイで一部のアルミ配線を取除いた状
態を示す図である。これらの図から明らかなように、本
発明の半導体記憶装置はメモリセル１が小型化され、集
積度も向上されることになる。
リセル・アレイを示す図であり、また、第５図は第４図
のメモリセル・アレイで一部のアルミ配線を取除いた状
態を示す図である。これらの図から明らかなように、本
発明の半導体記憶装置はメモリセル１が小型化され、集
積度も向上されることになる。
また、書込法のメモリセル１ａ′において、アルミニラ
ｌ、配線であるワード綿２からＰ°型高環度不純物領域
１１１を通ってＮ゛型高濃度不純物頌域１１２または１
３に到るまでアルミニウム・シリコン共晶部１１３が成
長したときのメモリセル１ａ′の寄生容量はＰ゛゛不純
物領域１２１ とＮ型不純物領域１２２との間の接合容
量であるため、従来のメモリセル１００１ ’の寄生容
量に比して小さく半導体記憶装置を高速で動作させるこ
とができる。
ｌ、配線であるワード綿２からＰ°型高環度不純物領域
１１１を通ってＮ゛型高濃度不純物頌域１１２または１
３に到るまでアルミニウム・シリコン共晶部１１３が成
長したときのメモリセル１ａ′の寄生容量はＰ゛゛不純
物領域１２１ とＮ型不純物領域１２２との間の接合容
量であるため、従来のメモリセル１００１ ’の寄生容
量に比して小さく半導体記憶装置を高速で動作させるこ
とができる。
第３図は第２図の半導体記憶装置におけるメモリセルｌ
ａのビット線３に沿った断面図であるが、この第３図お
よび第２図（ａ）から明らかなように、Ｎ゛型高濃度不
純物領域１３を深（、また、広く形成しなくとも、アル
ミニウム・シリコン共晶部１１３がワード線２からＰ゛
型高？農度不純物領域１１１およびＮ゛型型温濃度不純
物領域１３通ってＮ型不純物領域１２２に到り、ワード
線２とビ・ノド線３とが短絡するようなことがない。
ａのビット線３に沿った断面図であるが、この第３図お
よび第２図（ａ）から明らかなように、Ｎ゛型高濃度不
純物領域１３を深（、また、広く形成しなくとも、アル
ミニウム・シリコン共晶部１１３がワード線２からＰ゛
型高？農度不純物領域１１１およびＮ゛型型温濃度不純
物領域１３通ってＮ型不純物領域１２２に到り、ワード
線２とビ・ノド線３とが短絡するようなことがない。
さらに、アルミニウム・シリコン共晶部１１３を十分に
大きく成長させることができるため、書込法メモリセル
１ａ′は高温や長年に渡る使用等に対しても、その書込
まれたデータ内容を確実に記４ａ保持することができる
。
大きく成長させることができるため、書込法メモリセル
１ａ′は高温や長年に渡る使用等に対しても、その書込
まれたデータ内容を確実に記４ａ保持することができる
。
第６図は大発明に係る半導体記憶装置の第２の実、梅例
を示し、（ａ）はメモリセルのワード線に沿った断面図
、（ｂ）はその等価回路図である。
を示し、（ａ）はメモリセルのワード線に沿った断面図
、（ｂ）はその等価回路図である。
この第２の実施例は、第６図（ｂ）から明らかなように
前記第１の実施例において通常のダイオード１２をＳＢ
Ｄ （ショットキーバリアダイオード）１２′として構
成したもので、他の部分は前記第１の実施例と同様であ
るために説明を省略する。
前記第１の実施例において通常のダイオード１２をＳＢ
Ｄ （ショットキーバリアダイオード）１２′として構
成したもので、他の部分は前記第１の実施例と同様であ
るために説明を省略する。
メモリセル１ｂのＮ゛型型環４度不純物領域１３上方に
おいて、アイソレーション１４によって分割された他方
の領域１６にはＮ型不純物領域１２２が形成され、そし
て、Ｎ型不純物領域１２２の上部にはビット線３である
アルミ配線が設けられ、このＮ型不純物領域１２２とビ
ット線３とによって５ＢＤ１２’が構成されている。
おいて、アイソレーション１４によって分割された他方
の領域１６にはＮ型不純物領域１２２が形成され、そし
て、Ｎ型不純物領域１２２の上部にはビット線３である
アルミ配線が設けられ、このＮ型不純物領域１２２とビ
ット線３とによって５ＢＤ１２’が構成されている。
このように、前記第１の実施例のダイオード１２の代わ
りに５ＢＤＩ ２ ’を形成すると、メモリセル１ａに
おけるＰ゛型型温濃度不純物領域１２１Ｎ型不純物領域
１２２とＮ゛型型温濃度不純物領域１３および、Ｐ型半
導体基板によって構成されるＰＮＰ型の寄生トランジス
タを生じることがない。そのため、ビット線３から流さ
れる書込電流がＰ型半導体基板４へ流出することがなく
、メモリセル１ｂへの書込みが有効に行われることにな
る。
りに５ＢＤＩ ２ ’を形成すると、メモリセル１ａに
おけるＰ゛型型温濃度不純物領域１２１Ｎ型不純物領域
１２２とＮ゛型型温濃度不純物領域１３および、Ｐ型半
導体基板によって構成されるＰＮＰ型の寄生トランジス
タを生じることがない。そのため、ビット線３から流さ
れる書込電流がＰ型半導体基板４へ流出することがなく
、メモリセル１ｂへの書込みが有効に行われることにな
る。
書込済のメモリセルｌｂ’におけるアルミニウム・シリ
コン共晶部１１３の成長等については前記第１の実施例
と同様である。
コン共晶部１１３の成長等については前記第１の実施例
と同様である。
第７図は本発明に係る半導体記憶装置の第３の実施例を
示し、（ａ）はメモリセルのワード線に沿った断面図、
（ｂ）はその等価回路図である。
示し、（ａ）はメモリセルのワード線に沿った断面図、
（ｂ）はその等価回路図である。
この第３の実施例は、第７図（ｂ）から明らかなように
前記第１の実施例において通常のダイオード１１をＳＢ
Ｄ （ショットキーバリアダイオード）１１′として構
成したもので、他の部分は前記第１の実施例と同様であ
るために説明を省略する。
前記第１の実施例において通常のダイオード１１をＳＢ
Ｄ （ショットキーバリアダイオード）１１′として構
成したもので、他の部分は前記第１の実施例と同様であ
るために説明を省略する。
メモリセルｌｃのＮ°型高ン；度不純物領域１３の上方
において、アイソレーション１４によって分割された一
方の領域１５にはＮ型不純物領域１１４が形成され、そ
してＮ型不純物領域１１４の上部にはワード線２である
アルミ配線が設けられ、このＮ型不純物領域１１４はワ
ード線２とによって５ＢＤＩＩ’が構成されている。
において、アイソレーション１４によって分割された一
方の領域１５にはＮ型不純物領域１１４が形成され、そ
してＮ型不純物領域１１４の上部にはワード線２である
アルミ配線が設けられ、このＮ型不純物領域１１４はワ
ード線２とによって５ＢＤＩＩ’が構成されている。
また、書込済のメモリセルｌｃ’に示されるように、５
ＢＤＩＩ’はビット′ｇＡ３からワード線２へ書込電流
が流されると、Ｎ型不純物領域と金属との接合部が破壊
され、ワード線２からＮ型不純物領域１１４またはＮ゛
型高′／；度不純物領域１３までアルミニウム・シリコ
ン共晶部１１３が成長してデータが書込まれることにな
る。
ＢＤＩＩ’はビット′ｇＡ３からワード線２へ書込電流
が流されると、Ｎ型不純物領域と金属との接合部が破壊
され、ワード線２からＮ型不純物領域１１４またはＮ゛
型高′／；度不純物領域１３までアルミニウム・シリコ
ン共晶部１１３が成長してデータが書込まれることにな
る。
第８図は本発明に係る半導体記憶装置の第４の実施例を
示し、（ａ）はメモリセルのワード線に沿った断面図、
（ｂ）はその等価回路図である。
示し、（ａ）はメモリセルのワード線に沿った断面図、
（ｂ）はその等価回路図である。
この第４の実施例は、第８図（ｂ）から明らかなように
、前記第１の実施例において通常のダイオード１１およ
び１２をＳＢＤ （ショットキーバリアダイオード）１
１′および１２′として構成したもので、前記第２の実
施例と第３の実施例について説明したのと同じである。
、前記第１の実施例において通常のダイオード１１およ
び１２をＳＢＤ （ショットキーバリアダイオード）１
１′および１２′として構成したもので、前記第２の実
施例と第３の実施例について説明したのと同じである。
このように、メモリセル１ｄのＮ゛型高心変不純物領域
１３の上方において、アイソレーション１４によって分
割された一方の領域１５にはＮ型不純物領域１１４が、
また、他方の領域１６にもＮ型不純物領域１２２がそれ
ぞれ形成され、そして、Ｎ型不純物領域１１４の上部に
はワード線２であるアルミ配線が、またＮ型不純物領域
１２２の上部にもビット線３であるアルミ配線がそれぞ
れ設けられている。これらＮ型不純物領域１１４とワー
ド線２により５ＢＤＩ １ ’が、またＮ型不純′！＃
Ｊ領域１２２とビット線３によりＳＢＤ １２ ’がそ
れぞれ設けられている。
１３の上方において、アイソレーション１４によって分
割された一方の領域１５にはＮ型不純物領域１１４が、
また、他方の領域１６にもＮ型不純物領域１２２がそれ
ぞれ形成され、そして、Ｎ型不純物領域１１４の上部に
はワード線２であるアルミ配線が、またＮ型不純物領域
１２２の上部にもビット線３であるアルミ配線がそれぞ
れ設けられている。これらＮ型不純物領域１１４とワー
ド線２により５ＢＤＩ １ ’が、またＮ型不純′！＃
Ｊ領域１２２とビット線３によりＳＢＤ １２ ’がそ
れぞれ設けられている。
このように、Ｎ゛型型温濃度不純物領域１３上方２つの
領域１４および１５に形成するダイオードを５ＢＤＩ
１ ’および１２′として構成することにより、半導体
記憶装置の設計次第で製造工程を簡略化することができ
る。
領域１４および１５に形成するダイオードを５ＢＤＩ
１ ’および１２′として構成することにより、半導体
記憶装置の設計次第で製造工程を簡略化することができ
る。
また、書込済のメモリセルｌｄ’に示されるように、５
ＢＤＩＩ’はビット線３からワード線２へ書込電流が流
されると、Ｎ型不純物領域と金属との接合部が破壊され
、ワード線２からＮ型不純物領域１１４またはＮ゛型高
沼度不純物領域１３までアルミニウム・シリコン共晶部
１１３が成長してデータが書込まれることになる。
ＢＤＩＩ’はビット線３からワード線２へ書込電流が流
されると、Ｎ型不純物領域と金属との接合部が破壊され
、ワード線２からＮ型不純物領域１１４またはＮ゛型高
沼度不純物領域１３までアルミニウム・シリコン共晶部
１１３が成長してデータが書込まれることになる。
以上、詳述したように、本発明に係る半導体記憶装置は
、ランド領域に埋込まれた不純′！ＩＪ領域の上方をア
イソレーションによって２つの領域に分割し、この分割
された一方の領域内において前記ワード線と前記不純物
領域との間に一方向の第１のダイオードを形成し、そし
て、分割された他方の領域内において前記ビット線と前
記不純物領域との間に第１のダイオードと同一方向の第
２のダイオードを形成することによって、エピタキシャ
ル層の厚さを薄くなし、メモリセルを小型化して半導体
記憶装置の集積度を向上させ、また、メモリセルの寄生
容量を小さくして半導体記憶装置の動作速度を高速化し
、さらに、アルミニウム・シリコン共晶部を深（成長さ
せて半導体記４．７装置の信頼性を向上させることがで
きる。
、ランド領域に埋込まれた不純′！ＩＪ領域の上方をア
イソレーションによって２つの領域に分割し、この分割
された一方の領域内において前記ワード線と前記不純物
領域との間に一方向の第１のダイオードを形成し、そし
て、分割された他方の領域内において前記ビット線と前
記不純物領域との間に第１のダイオードと同一方向の第
２のダイオードを形成することによって、エピタキシャ
ル層の厚さを薄くなし、メモリセルを小型化して半導体
記憶装置の集積度を向上させ、また、メモリセルの寄生
容量を小さくして半導体記憶装置の動作速度を高速化し
、さらに、アルミニウム・シリコン共晶部を深（成長さ
せて半導体記４．７装置の信頼性を向上させることがで
きる。
【図面の簡単な説明】
第１図は本発明に係る半４体記憶装置の原理ブロック図
、 第２図は本発明に係る半導体記憶装置の第１の実施例を
示し、（ａ）はメモリセルのワード線に沿った断面図、
（ｂ）はその等価回路図、第３図は第２図の半導体記憶
装置におけるメモリセルのビット線に沿った断面図、 第４図は本発明に係る半導体記憶装置におけるメモリセ
ル・アレイを示す図、 第５図は第４図のメモリセル・アレイで一部のアルミ配
線を取除いた状態を示す図、 第６図は本発明に係る半導体記憶装置の第２の実施例を
示し、（ａ）はメモリセルのワード線に沿った断面図、
（ｂ）はその等価回路図、第７図は本発明に係る半導体
記憶装置の第３の実施例を示し、（ａ）はメモリセルの
ワード線に沿った断面図、（ｂ）はその等価回路図、第
８図は本発明に係る半導体記憶装置の第４の実施例を示
し、（ａ）はメモリセルのワード線に沿った断面図、（
ｂ）はその等価回路図、第９図は従来の半導体記憶装置
の一例を示し、（ａ）はメモリセルのワード線に沿った
断面図、（ｂ）はその等価回路図、 第１０図は第９図の半導体記憶装置におけるメモリセル
のビット線に沿った断面図、 第１１図は従来の半導体記憶装置のメモリセル・アレイ
を示す図、 第１２図は第１１図のメモリセル・アレイで一部のアル
ミ配線を取除いた状態を示す図である。 （符号の説明） ｌ・・・メモリセル、 ２・・・ワード線、 ３・・・ビット線、 １１・・・第１のダイオード、 １２・・・第２のダイオード、 １３・・・不純物領域、 １４・・・アイソレーション、 Ｉ５・・・一方の領域、 １６・・・他方の領域。 ｊ 本発明に係る半導体記憶装置 の原理ブロック図 第２図の半導体記憶装置における メモリセルのビット線に沿った断面図 第３図 第９図の半導体記憶装置におけるメモリセルのビット線
に沿った断面図 第１０図 従来の半導体記憶装置のメモリセル・プレイを示す図第
１１図 配線を取除いた状態を示す図
、 第２図は本発明に係る半導体記憶装置の第１の実施例を
示し、（ａ）はメモリセルのワード線に沿った断面図、
（ｂ）はその等価回路図、第３図は第２図の半導体記憶
装置におけるメモリセルのビット線に沿った断面図、 第４図は本発明に係る半導体記憶装置におけるメモリセ
ル・アレイを示す図、 第５図は第４図のメモリセル・アレイで一部のアルミ配
線を取除いた状態を示す図、 第６図は本発明に係る半導体記憶装置の第２の実施例を
示し、（ａ）はメモリセルのワード線に沿った断面図、
（ｂ）はその等価回路図、第７図は本発明に係る半導体
記憶装置の第３の実施例を示し、（ａ）はメモリセルの
ワード線に沿った断面図、（ｂ）はその等価回路図、第
８図は本発明に係る半導体記憶装置の第４の実施例を示
し、（ａ）はメモリセルのワード線に沿った断面図、（
ｂ）はその等価回路図、第９図は従来の半導体記憶装置
の一例を示し、（ａ）はメモリセルのワード線に沿った
断面図、（ｂ）はその等価回路図、 第１０図は第９図の半導体記憶装置におけるメモリセル
のビット線に沿った断面図、 第１１図は従来の半導体記憶装置のメモリセル・アレイ
を示す図、 第１２図は第１１図のメモリセル・アレイで一部のアル
ミ配線を取除いた状態を示す図である。 （符号の説明） ｌ・・・メモリセル、 ２・・・ワード線、 ３・・・ビット線、 １１・・・第１のダイオード、 １２・・・第２のダイオード、 １３・・・不純物領域、 １４・・・アイソレーション、 Ｉ５・・・一方の領域、 １６・・・他方の領域。 ｊ 本発明に係る半導体記憶装置 の原理ブロック図 第２図の半導体記憶装置における メモリセルのビット線に沿った断面図 第３図 第９図の半導体記憶装置におけるメモリセルのビット線
に沿った断面図 第１０図 従来の半導体記憶装置のメモリセル・プレイを示す図第
１１図 配線を取除いた状態を示す図
Claims (1)
- 【特許請求の範囲】 １、ワード線およびビット線に接続された複数のメモリ
セルを有する半導体記憶装置であって、前記各メモリセ
ルは、 ランド領域に埋込まれた不純物領域と、 該不純物領域の上方を２つの領域に分割するアイソレー
ションと、 該アイソレーションにより分割された一方の領域内にお
いて前記ワード線と前記不純物領域との間で一方向に形
成された第１のダイオードと、前記アイソレーションに
より分割された他方の領域内において前記ビット線と前
記不純物領域との間で前記第１のダイオードと同一方向
に形成された第２のダイオードと、 を具備する半導体記憶装置。 ２、前記不純物領域はＮ＾＋型高濃度不純物領域であり
、前記アイソレーションにより分割された一方の領域は
前記不純物領域と一体的なＮ＾＋型高濃度不純物領域と
され、該アイソレーションにより分割された一方の領域
内には前記ワード線が接続されたＰ＾＋型高濃度不純物
領域が形成され、これにより、前記第１のダイオードが
構成されている特許請求の範囲第１項に記載の半導体記
憶装置。 ３、前記不純物領域はＮ＾＋型高濃度不純物領域であり
、前記アイソレーションにより分割された他方の領域は
Ｎ型不純物領域とされ、該アイソレーションにより分割
された他方の領域内には前記ビット線が接続されたＰ＾
＋型高濃度不純物領域が形成され、これにより、前記第
２のダイオードが構成されている特許請求の範囲第１項
に記載の半導体記憶装置。 ４、前記不純物領域はＮ＾＋型高濃度不純物領域であり
、前記アイソレーションにより分割された一方の領域は
金属よりなる前記ワード線が接続されたＮ型不純物領域
とされ、これにより、前記第１のダイオードが構成され
ている特許請求の範囲第１項に記載の半導体記憶装置。 ５、前記不純物領域はＮ＾＋型高濃度不純物領域であり
、前記アイソレーションにより分割された他方の領域は
金属よりなる前記ビット線が接続されたＮ型不純物領域
とされ、これにより、前記第２のダイオードが構成され
ている特許請求の範囲第１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61201767A JPS6358865A (ja) | 1986-08-29 | 1986-08-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61201767A JPS6358865A (ja) | 1986-08-29 | 1986-08-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6358865A true JPS6358865A (ja) | 1988-03-14 |
Family
ID=16446601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61201767A Pending JPS6358865A (ja) | 1986-08-29 | 1986-08-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358865A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310418A (ja) * | 2005-04-27 | 2006-11-09 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-08-29 JP JP61201767A patent/JPS6358865A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310418A (ja) * | 2005-04-27 | 2006-11-09 | Hitachi Ltd | 半導体装置 |
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