CN109564892A - 非晶态金属热电子晶体管 - Google Patents

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Abstract

非晶多组分金属膜可以被用于改善电子装置(诸如电阻器、二极管和薄膜晶体管)的性能。具有共面发射极和基极电极的非晶态热电子晶体管(HET)提供优于现有垂直HET结构的电气特性和性能优点。所述晶体管的发射极和基极端子都形成在非晶态非线性电阻器的上晶体金属层中。发射极和基极彼此相邻并被间隙隔开。间隙的存在在晶体金属层与非晶态金属层之间引起双向福勒诺德海姆(Fowler‑Nordheim)隧穿和对称I‑V性能。同时,在相同层中形成所述发射极和基极端子通过减少图案化步骤的数量简化了HET制造过程。

Description

非晶态金属热电子晶体管
【技术领域】
本公开涉及微电子装置,这种微电子装置包括具有一层或多层非晶态金属膜的三端子装置。
【背景技术】
非晶态金属是其原子结构缺少表征晶体材料的长期周期性的刚性固体材料。在非晶态金属中,晶体面的形成被抑制,例如,通过合并两个或多个组分。具有四种组分(锆、铜、铝和镍)的非晶态金属的示例是Zr55Cu30Al10Ni5,如美国专利第8,436,337号所描述的。非晶态金属可以由它们的电阻率测量值来识别,电阻率测量值已经表明:当非晶态金属材料仍然导电时,其电阻率大约比其晶体对应物大10倍。非晶态金属还具有比晶体金属更平滑的表面,如通过均方根(RMS)表面粗糙度测量值所指示的。
厚度在10nm至200nm范围内的非晶态多组分金属膜(AMMF)可以用于改善电子部件(诸如电阻器、二极管和薄膜晶体管)的性能。许多本领域熟知的沉积技术可以用于形成AMMF。例如,上述示例性非晶态金属 Zr55Cu30Al10Ni5是AMMF,并且其可以使用四种不同的金属靶材通过常规溅射沉积而形成在衬底上。本薄膜领域的技术人员可以理解的是,AMMF的接口特性优于晶体金属膜的接口特性,并且因此在AMMF与氧化物膜的接口处的电场更加均匀。
例如,这种均匀性已经针对展现福勒诺德海姆(Fowler-Nordheim)隧穿的金属-绝缘体-金属(MIM)二极管和晶体管产生了优越的电流-电压(I-V) 特性曲线。隧穿MIM二极管包含AMMF作为下电极以及晶体金属膜作为上电极。这两个不同的电极由单个介电阻挡层隔开,该介电阻挡层为电荷载体提供隧穿通路以便在电极之间移动。该单个介电阻挡层的存在造成取决于所施加的电压的极性的电流响应。这种电流响应可以被称为单向隧穿,因为在特定电压下装置中的电荷载体只在一个方向上隧穿。即,根据所施加的电压的极性,隧穿要么发生为从下电极到上电极,要么发生为从上电极到下电极。
美国专利第8,436,337号和第8,822,978号中讨论了AMMF的各种二极管和晶体管应用。美国专利第9,099,230号和PCT专利申请第 WO2014/074360号中讨论了具有优于现有薄膜非线性电阻器的性能的非晶态金属薄膜非线性电阻器(AMNR)。这种AMNR之所以受到关注,部分原因是它们的电流响应与所施加的电压的极性无关,而其它薄膜电阻器则不是这样。这种极性独立性是由于存在两个介电阻挡层,其中,每个阻挡层处的电荷载体被强制沿实质上相反的方向上隧穿。AMNR可以被描述为展现出双向隧穿,因为,响应于所施加的电压,装置中的电荷载体在跨接阻挡层的两个方向上隧穿。即,隧穿发生为从上电极到下电极和从下电极到上电极,不论所施加的电压的极性如何。这种极性对称的AMNR可以在液晶显示器 (LCD)或有机发光二极管(OLED)显示技术和电磁传感器阵列中提供改进的信号控制。
【发明内容】
本公开涉及形成在支撑衬底(不一定是半导体衬底)上的有源电子设备。
AMNR可以构造为三层结构,类似于上述AMMF二极管,其中,非晶态金属层形成在衬底上;隧穿绝缘体(例如,氧化物层)形成在非晶态金属层上;并且晶体金属层形成在氧化物的顶部。然而,在与MIM二极管相反的AMNR电阻器的情况下,非晶态和晶体金属层都被图案化为只在所选区域 (其为有源区域)中相互重叠的指状的电极。当电压被施加在两个顶部金属指之间时,隧穿电流从顶部金属层流动通过基底非晶态金属层,并回到顶部金属层。通过修改彼此有关的金属电极的图案,可以创建附加的有源区域,并且从顶部金属层向下到非晶态金属层并且然后再回到顶部金属层的隧穿可以被强制发生超过一次。可替代地,通过修改彼此有关的金属电极的图案,可以修改重叠区域的形状和大小。这些修改中的每个修改允许调整AMNR 电阻器的I-V性能特性,而不修改隧穿电介质。
HET结构包括两个子结构。发射极-基极子结构由发射极电极、隧穿电介质和基极电极形成。基极-集电极子结构由基极电极、集电极电介质和集电极电极形成。发射极-基极子结构负责经由隧穿生成热电子。基极-集电极子结构收集在集电极电极处所生成的热电子。热电子生成和收集可分别由施加到它们各自的电极上的电压独立控制。现有的包含非晶态金属的垂直HET结构直接使用非晶态金属层作为发射极电极,发射极电极垂直地成直线地与基极电极和集电极电极堆叠,基极电极和集电极电极由它们各自的电介质隔开。这形成了如下发射极-基极子结构,其用作非晶态金属MIM,并且由于单向隧穿,具有不对称的电流电压响应。美国专利第8,436,337号中公开了这类垂直HET。
在本公开的实施例中,具有共面发射极和基极电极的非晶态热电子晶体管(HET)提供优于现有垂直HET结构的电气特性和性能优点。根据HET 结构的一个实施例,晶体管的发射极和基极端子都形成在AMNR的上层中。发射极和基极彼此相邻并被间隙隔开。间隙的存在确保了双向福勒诺德海姆 (Fowler-Nordheim)隧穿将发生在上晶体金属层与下非晶态金属层之间。 HET进一步包括集电极介电层和形成在介电层上的集电极电极。可以通过形成贯穿集电极介电层到达发射极和基极端子的过孔来产生前侧触点。
在非晶态金属HET发射极-基极子结构的操作期间,电子从晶体金属层向下流动到非晶态金属层,跨过非晶态金属层(其用作运输层),并且然后回到晶体金属层。针对晶体管,这种U形电流路径为基极-发射极子结构生成对称的电流-电压(I-V)特性,这与表征现有AMNR二极管的对称I-V性能相似。换言之,这种对称性带来的优点现在从两端子装置扩展到三端子装置。此外,通过修改非晶态金属运输层、发射极和基极电极的图案来调整发射极-基极子结构的I-V性能特性,而不修改隧穿电介质。相较于AMNR装置,这种策略对于HET装置具有的额外的优点,因为福勒诺德海姆 (Fowler-Nordheim)隧穿必须被保持以生成热电子,但却对电介质厚度和材料变化敏感。
根据本公开的实施例,可以通过调整基极和发射极电极的大小来调节 HET装置的性能。基极和发射极电极的宽度和深度分别期望在5μm至100μm 范围内。在共面基极与发射极电极之间的间隙期望在约1μm至5μm范围内。集电极电极的宽度和深度的尺寸也期望在5μm至100μm范围内。HET装置的非晶态金属厚度期望在10nm至100nm范围内。针对HET装置的隧穿电介质厚度期望在4nm至15nm范围内。针对HET装置的基极和发射极电极厚度分别在10nm至30nm范围内。在其它实施例中,基极和发射极电极的厚度可以与一层或多层晶体导体一样薄。例如,一个或多个电极可以是2D 导体(诸如MoS2),其是单层。这种单层可以在0.6nm至0.8nm范围内。在HET顶部的集电极介电层具有期望在约10nm至50nm范围内的厚度。
与以往HET设计相比,在相同层中形成发射极和基极通过减少所要求的光刻和蚀刻步骤的数量简化了制备工艺。特别地,简化后的工艺适合于集成到用于LCD和OLED显示器的现有制造工艺中。
【附图说明】
在附图中,相同的附图标记标识相似的元件。附图中的元件的大小和相对位置不一定按比例绘制而成。
图1A-1C是根据本公开的一个实施例的非晶态金属薄膜晶体管结构的俯视和横截面图。
图1D是形成图1A-1C的非晶态金属薄膜晶体管结构的方法。
图2A-2C是根据本公开的一个实施例的非晶态金属薄膜晶体管结构的替代实施例的俯视和横截面图。
图3A-3C是根据本公开的另一实施例的非晶态金属薄膜晶体管结构的俯视和横截面图。
图3D是形成图3A-3C的非晶态金属薄膜晶体管结构的方法。
图4A-4C是根据本公开的另一实施例的非晶态金属薄膜晶体管结构的俯视和横截面图。
图5A-5C是根据本公开的另一实施例的非晶态金属薄膜晶体管结构的俯视和横截面图。
图6是本公开的晶体管结构的替代实施例的横截面图。
图7是本公开的晶体管结构的替代实施例的横截面图。
图8、图9和图10是包含有本公开的晶体管的电路示意图。
图11A和11B是单级共发射极放大电路和相关信号表示;
图12和13是包含有本公开的晶体管的电路示意图。
图14是用于显示器的阵列中的本公开的晶体管结构;
图15是包括AMHET的液晶显示器电路;以及
图16是包括AMHET的有机发光二极管电路。
【具体实施方式】
要理解,虽然为了说明的目的本文描述了本公开的具体实施例,但在不背离本公开的精神和范围的情况下可以进行各种修改。
在本说明中,阐述了某些特定细节以便于提供对所公开的主题的各个方面的全面理解。然而,在没有这些特定细节的情况下,也可以实践所公开的主题。在一些实例中,为避免模糊对本公开的其它方面的说明,未对包括本文所公开的主题的实施例的集成电路处理的众所周知的结构和方法进行详细描述。
贯穿本说明,提及“一个实施例”或“实施例”是指结合该实施例描述的特定特征、结构、或者特性包括在至少一个实施例中。因此,贯穿本说明,在各处出现的短语“在一个实施例中”或者“在实施例中”不一定全部指的是相同的方面。此外,特定特征、结构、或特性可以按照任何合适的方式组合在本公开的一个或多个方面中。
本公开涉及可以用作使用非晶态金属薄膜的晶体管的三端子电子装置的各种实施方式。与隧穿绝缘层结合使用的非晶态金属薄膜创建晶体管功能,而没有标准硅基晶体管的复杂性。这种非晶态金属热电子晶体管可以形成在任何数量的支撑衬底上,在可以包含晶体管的材料和产品(即,有源电路系统)的类型方面,为设计者提供了灵活性。
我们生活的许多方面都受益于利用越来越小的建立在半导体衬底上的电子装置。这些电子装置包括电视机、移动电子装置(如蜂窝电话、智能手机、平板电脑)和可穿戴电子设备(如智能手表和计步器)。建立在半导体衬底上的晶体管受到用于形成这些电路的材料(即,硅或其它半导体晶片) 的限制。还可以通过使用新型支撑衬底(诸如柔性聚合物)进一步扩展和改进相同的令人惊叹的应用。潜在的应用是无穷的。
这些晶体管结构可以被包含在显示器中以使它们更轻更快。由于这些显示器会非常轻,这些显示器可以是可穿戴显示器、可以集成到物联网应用中、或者可以集成到医疗装置中。这些晶体管结构可以用于形成高性能模拟装置或数字装置,如最终应用所规定的。
本公开所描述的非晶态金属热电子晶体管为基于非半导体的晶体管的无数应用打开了大门。如本公开将要描述的,可以利用半导体材料,但是晶体管结构本身并不是基于掺杂硅晶片,而是包含在任何数量的支撑衬底上形成非晶态金属薄膜。
例如,相对于图1A-1C描述了非晶态金属热电子晶体管的第一实施例,图1A-1C是形成在支撑衬底102上的非晶态金属薄膜晶体管结构100的俯视和横截面图。该结构100包括支撑衬底102上的非晶态金属互连104和该非晶态金属互连104上的第一隧穿绝缘体106。第一电极108和第二电极110 位于第一隧穿绝缘体106上。第一和第二电极108、110与非晶态金属互连 104重叠。第三电极112与第二电极110重叠,并通过第二绝缘体114与第二电极分开。
该结构包括耦合至第一电极108的第一端子121。第二端子122耦合至第二电极110。可以包括进第三端子(未示出)以将第三电极112耦合至另一电子装置。第一和第二端子121、122可以与第三电极同时形成。可替代地,在随后的处理步骤中形成第一和第二端子作为形成第三电极。
通过调整施加在第一电极108、第二电极110和第三电极112上的电场,非晶态金属薄膜晶体管结构100像晶体管一样操作。第一电极108可以是发射极电极,第二电极110可以是基极电极,并且第三电极112可以是集电极电极。可以在共发射极模式、共基极模式、或共集电极模式中操作晶体管结构100。见下图8、9和10。
响应于通过第一端子121所施加的电压,电子从第一电极108(发射极电极)通过第一隧穿绝缘体106到达非晶态金属互连104。这些电子行进通过非晶态金属互连104和第一隧穿绝缘体106到达第二电极(基极电极)。当隧穿已经结束时,这些电子被认为是“热”的,因为它们的能量在第二电极110(基极电极)的费米(Fermi)能量之上。
通过调整跨第二绝缘体114的电场,可以在第三电极112处收集更少或更多数量的这些“热”电子,因此允许电流流动通过晶体管结构100,见虚线123。
与典型的晶体管结构不同,可以按照反向模式操作非晶态金属晶体管结构,从而使得电子经由第二电极110和非晶态金属互连104从第三电极112 移动到第一电极108。在该反向模式中,晶体管结构100相当于具有可调阈值电压和不对称性的隧穿二极管。可调阈值电压和不对称性通过结合从第一电极108和第三电极112施加的电场调制施加到第二电极110的电场来实现。
图1D是形成图1A-1C的非晶态金属薄膜晶体管结构的方法。该方法包括:在步骤130中在支撑衬底102的第一表面128上形成非晶态金属层。该非晶态金属层可以由任何合适的非晶态金属形成。美国专利第8,436,337、 8,822,978、9,099,230号和PCT专利申请第WO2014/074360号中描述了非晶态金属类型的示例。
支撑衬底102可以是各种材料(诸如玻璃衬底、塑料衬底、硅或其它半导体衬底、或柔性衬底)中的任何一种。支撑衬底可以是非导电衬底,其比硅或半导体衬底更具有性价比。例如,支撑衬底可以是铝硼硅酸盐玻璃、熔融石英、或其它合适的非导电材料。如果衬底是导电性的,则绝缘体可以形成在衬底的顶表面上,位于在顶表面与衬底上形成的第一电子组件之间。例如,如果使用了硅或半导体衬底,则在衬底的表面上形成自然氧化物或者其它绝缘体以便与硅隔离,以确保非导电性。
支撑衬底102的材料可以由制造商基于晶体管结构的最终应用选择。例如,如果晶体管结构包含有晶体管结构阵列,则可以在液晶显示器内实施该阵列。其它最终应用包括可穿戴电子设备。支撑衬底102(诸如在一些反射式显示器中可以使用的支撑衬底)可以是透明的或不透明的。
制造非导电性柔性支撑衬底可以显著减少制造成本。这种衬底可以实现晶体管的卷对卷制造。这些制造变化可以重新定义电子供应链。
形成非晶态金属层后,该方法包括在步骤132中形成非晶态金属互连104。这包括去除非晶态金属层的多余部分。表面128是形成有非晶态金属层的平面表面。该平面表面结合非晶态金属层的均匀光滑的表面允许非晶态金属互连104具有均匀光滑的表面130,其造成较少的表面缺陷。这与晶体金属相对比。晶体金属中的表面缺陷导致电场上的不均匀性,其可以引起电子装置的故障。
非晶态金属层的形成可以包括任何成膜技术(诸如溅射、溶液沉积、或电子束沉积)。例如,可以采用使用了Zr、Cu、Ni和Al的基本或混合成分金属靶的多源RF(或DC)磁控溅射。溅射沉积提供优于使用了先进外延技术(诸如分子束外延(MBE)或金属有机化学气相沉积(MOCVD))沉积的相似光滑半导体的独特制造优点。
如上所述,蚀刻或者去除部分的非晶态金属层。在其它实施例中,可以不蚀刻非晶态金属层,而是将其沉积成适合于应用的形状。可以经由溅射在室温下沉积非晶态金属层,并且可以在随后的加热步骤中保持非晶态和光滑特性。
在134中,该方法包括在非晶态金属互连104上形成第一隧穿绝缘体 106。第一隧穿绝缘体可以是非常薄的一层,诸如通过原子层沉积工艺所沉积的10纳米或更薄的氧化铝。其它替代方案是可用的,诸如可以被形成得非常薄的任何金属氧化物或氮化物。第一隧穿绝缘体106薄得足以实现隧穿和生成热电子。隧穿绝缘体可以是任何合适的绝缘体,包括氧化物、氮化物、氮化硅、金属氧化物等。
在该方法中,将第一隧穿绝缘体106以包层沉积形成为共形层。这是最简单、最具性价比的制造选择,然而,第一隧穿绝缘体106可以被图案化为适合于晶体管结构的最终应用。
在136中,该方法包括在第一隧穿绝缘体106上形成第一电极108和第二电极110。这些电极是发射极电极和基极电极。第一和第二电极中的每个电极与非晶态金属互连104重叠。在图1A的俯视图中,第一和第二电极相对于非晶态金属互连横切地或垂直地布置。其它定向是可能的。为了实现电子移动,电极将以某种方式与非晶态金属互连重叠。
第一和第二电极可以是晶体金属或其它合适的导体。在一个实施例中,材料可以是多晶硅、金属、半导体材料、或高导电性铝基材料。这些电极可以是原子级薄,诸如石墨烯层。
在一个实施例中,与第二电极同时形成第一电极108。这可以通过包层沉积然后进行蚀刻来实现。如此,第一和第二电极具有相同的厚度和材料特性。在替代实施例中,第一电极108是与第二电极不同的导电性材料。在该实施例中,可以在不同的步骤中形成第一和第二电极。第一和第二电极可以具有不同的厚度、不同的材料特性和不同的尺寸,这取决于包含有该晶体管的产品。如果发射极电极具有与基极电极不同的材料特性(诸如电子逸出功函数),那么,由于差异,可能不存在对称导通。这在某些最终用例中是可以接受的。
在138中,该方法包括在第一和第二电极108、110上形成第二绝缘体114。第二绝缘体114覆盖所有暴露出来的表面并且理想地是共形的。开口 116、118使对其进行了电气连接的第一和第二电极108、110的表面暴露出来。第二绝缘体可以是任何合适的绝缘体,包括氧化物、氮化物、氮化硅、金属氧化物等。
在140中,该方法包括在第二绝缘体114上形成第三电极112。第三电极112从也形成端子121和122的导电性材料形成。可以共形地沉积和蚀刻该导电性材料以形成第三电极112和端子121、122。端子121、122耦合至第一和第二电极并提供与另一装置(诸如另一晶体管、LED、或其它电子电路系统)的连接。
随后的步骤可以包括在第三电极112上形成第三绝缘体126以及平整第三绝缘体126的表面。
图2A、2B和2C是本公开的替代实施例的俯视图和横截面图,该替代实施例包括从单个非晶态金属层206形成的第一晶体管202和第二晶体管 204。
非晶态金属层206形成在非导电性的支撑衬底208上或包括衬底上的绝缘体(未示出)以便使衬底与非晶态金属层隔离。隧穿氧化物层210形成在非晶态金属层206上。第一电极212和第二电极214形成在隧穿氧化物上并与隧穿氧化物共面,其中部分的第一和第二电极与非晶态金属层206重叠。
介电层218形成在第一和第二电极212、214上。第三电极220和第四电极222形成在介电层218上。部分的第三电极和第四电极分别与非晶态金属层和第一和第二电极重叠并且对齐。第三和第四电极由相同的材料同时形成。触点224和226也可以与第三和第四电极同时形成。触点224通过介电层耦合至第二电极214,并且触点226通过介电层耦合至第一电极212。
非晶态金属层206、第一电极212和第三电极220的重叠处的第一区域 228是电子可以往来第一电极212和非晶态金属层206的地方。存在对应于非晶态金属层206、第二电极214和第四电极222的重叠处的第二有源区域 230。该第二有源区域230是电子可以往来第二电极214和非晶态金属层206 的地方。
第一电极212和第二电极214分别对应于发射极和基极。第三和第四电极220、222是集电极电极。这两个集电极电极形成具有共用基极-发射极结构的两个晶体管。这两个晶体管结构可以通过与晶体管结构100相同的方法来形成,其区别仅仅是在形成第三电极时留下更多的导电层。
图3A、3B和3C是根据本公开的另一实施例的晶体管结构300的俯视图和横截面图。晶体管结构300包括形成在衬底304上的非晶态金属膜302。隧穿绝缘体306在非晶态金属膜302上。
在一个区域308中,将隧穿绝缘体306减薄为或者图案化成具有与隧穿绝缘体306的其它区域不同的厚度。通过调整隧穿绝缘体的厚度来调节晶体管结构300的操作特性。如果隧穿绝缘体在一个有源区域中已经被选择性地减薄,则由于不同的厚度,可能不存在贯穿发射极-基极结构的对称导通。这在某些最终用例中是可以接受的。
第一电极310形成为与非晶态金属膜302重叠,并通过具有第一厚度312 的隧穿绝缘体306与非晶态金属膜302分开。第二电极314形成为与非晶态金属膜302重叠,该第二电极可以是与第一电极相同的材料并在相同的加工步骤中形成或者可以是在不同的时间形成的不同材料。第二电极314与第一电极310隔开,并且通常相对于第一电极位于平行的定向上。
第二电极314通过具有第二厚度316的隧穿绝缘体306与非晶态金属膜 302分开,该第二厚度316小于第一厚度。由于不同的厚度,电子往来第一电极至非晶态金属文档302的行为将不同于往来第二电极至非晶态金属膜 302的行为。例如,图案化的隧穿绝缘体可以最小化可以形成在第一和第二电极与非晶态金属膜的重叠的区域的寄生电容。如此,隧穿绝缘体可以如制造和最终产品可能规定的那样图案化于任何一个电极的重叠的区域。
绝缘体318形成在第一和第二电极310、314上。第三电极320形成在第一和第二电极上。与第三电极320同时形成的触点322、324形成为分别耦合至第二电极和第一电极。
图3D是制作图3A-3C的晶体管结构300的示例性工艺流程。在步骤326 中,该工艺包括在衬底304上形成非晶态金属膜。在步骤328中,该工艺包括从非晶态金属膜形成发射极-基极互连。该发射极-基极互连是非晶态金属膜302。该形成可以通过蚀刻掉非晶态金属膜的多余部分以形成针对非晶态金属膜302的特定形状来实现。
在步骤330中,该工艺包括在非晶态金属膜302上形成发射极-基极隧穿绝缘体。隧穿绝缘体306完全覆盖非晶态金属膜302。在该实施例中,隧穿绝缘体306是共形层。在其它实施例中,隧穿绝缘体可以按照不同的方式形成,诸如只覆盖非晶态金属膜302的顶表面或只覆盖非晶态金属膜302的顶表面的与第一和第二电极的重叠的区域相关联的部分。
在步骤332中,该工艺包括选择性地蚀刻发射极-基极隧穿绝缘体,该发射极-基极隧穿绝缘体形成与第二电极(即,基极电极)相关联的第二厚度 316。在步骤334中,该工艺包括形成基极和发射极电极(即,第一和第二电极)。这可以通过沉积和蚀刻以形成第一和第二电极的形状来实现。
在336中,该工艺包括在第一和第二电极上形成集电极-基极绝缘体。在集电极-基极绝缘体(绝缘体318)中形成开口(诸如开口340)以提供对第一和第二电极的通路。
在338中,该工艺包括形成集电极电极和其它触点(诸如第三电极320 和触点322)。
图4A、图4B和图4C是涉及具有不同尺寸的基极和发射极电极的晶体管结构400的本公开的替代实施例。该晶体管结构包括在平面衬底404上的非晶态金属互连402。非晶态金属互连402自上而下来看是矩形的,并且沿着横截面线4B-4B,具有在第一方向上延伸的最长尺寸。
隧穿绝缘体406在互连402上。发射极电极408在隧穿绝缘体406上。基极电极410也在隧穿绝缘体406上,与发射极电极隔开。发射极和基极电极都至少部分地位于互连402的顶部并与互连402重叠。
基极电极包括至少一个部分412,该部分412在互连402上方并且与互连402对齐,互连402具有小于发射极电极408的第二尺寸416的第一尺寸 414。具有不同的尺寸改变了晶体管的操作特性,给了制造商调谐晶体管结构的机会。例如,可以通过使基极电极更薄来增加晶体管结构的增益。基极电极和发射极电极可以是相同材料或者可以是不同材料。
基极电极可以被形成为具有第一厚度并且然后被减薄(如图所示),从而使得基极电极的第一部分为第一厚度并且基极电极的第二部分为小于第一厚度的第二厚度。可替代地,可以在与发射极电极不同的处理步骤中形成基极电极,并且可以将其形成得比发射极电极更薄。不是在一旦形成后去除部分基极电极,而是可以将基极电极形成为比发射极电极更薄的层。
第一介电层418形成在基极和发射极电极上。集电极电极420形成在第一介电层418上。可以用与集电极电极相同的材料并同时形成与基极电极的触点422。形成贯穿第一介电层的开口以允许接触到基极电极。可以按照相似的方式形成与发射极电极的另一触点424。
第二介电层426可以形成在集电极电极和触点422、424上。在一些实施例中,贯穿第二介电层426形成触点428以将集电极端子耦合至另一装置。
图5A、5B和5C是根据本公开的另一实施例形成的晶体管结构500的俯视图和横截面图。晶体管结构500包括形成在衬底504上的非晶态金属层 502。隧穿氧化物层506形成在非晶态金属层502上。阻挡层508形成在隧穿氧化物层506上。阻挡层508可以是无机材料(诸如金属氧化物)或有机材料(诸如聚合物)、或任何合适的材料。阻挡层508可以最小化由于非晶态金属和电极重叠而可以发生的寄生电容。
第一开口510形成在阻挡层508中。第一电极512形成在第一开口510 中。第一电极与非晶态金属层502重叠。第二开口507形成在与部分非晶态金属层502重叠的阻挡层508中。第二电极514形成为覆盖非晶态金属层502,并且部分第二电极在第二开口507中。
介电层516形成在第一和第二电极512、514上。第三电极518形成在介电层上。在该实施例中和在本公开中描述的其它实施例中,这些层中没有一层被平整过。在其它实施例中,可以如最终产品可能规定的那样平整这些层中的每一层或多个层。
第四电极520和第五电极522分别耦合至第一电极512和第二电极514。第四和第五电极520、522可以由与第三电极518相同的材料同时形成。
本实施例或本公开的任何实施例的第一和第二电极可由超薄2-D导体形成,诸如石墨烯、MoS2、W2、Ti3C2、GaN、BN、Ca2N、或其它合适的材料。可以选择不同的材料来调整晶体管结构的增益。在一些实施例中,第一电极是一层原子级薄的导电材料,并且第二电极是一层明显较厚的导电材料。这些层的导电材料可以是不同类型的导体。
图6是本公开的替代实施例,该替代实施例包括具有形成在衬底606的凹槽604中的非晶态金属层602的晶体管结构600。非晶态金属层602的第一表面608与衬底606的第一表面610共面。
隧穿氧化物层612形成在非晶态金属层602和衬底的第一表面上。第一和第二电极614、616形成在隧穿氧化物层612上。第一电极614与非晶态金属层的第一部分重叠,并且第二电极616与非晶态金属层的第二部分重叠。
第一介电层618在第一和第二电极上。第三电极620形成在第一介电层 618的平面表面上。第二介电层622在第三电极上。
图7是本公开的替代实施例,该替代实施例具有带有在衬底704的平面表面上的非晶态金属层702的晶体管结构700。隧穿氧化物层706在非晶态金属层702上。非晶态金属层702的侧面708与隧穿氧化物层706的侧面710 共面。这可以通过形成非晶态层,形成隧穿氧化物层,并且然后同时蚀刻这两层来实现。
第一和第二电极712、714形成在隧穿氧化物层上。第一介电层716形成在第一和第二电极上。第三电极718形成在介电层716上。
图8是根据本公开的晶体管结构形成的共基极晶体管结构。非晶态热电子晶体管800具有发射极E、基极B和集电极C。基极耦合至接地。集电极耦合至电阻器RL,电阻器RL代表负载并且可以是另一电路。电压源VBC耦合在接地与电阻器RL之间。电压源VBE耦合在接地与电阻器Rin之间。电流源802耦合在电压源VBE与电阻器Rin之间。电阻器Rin耦合至发射极E。
图9是根据本公开的晶体管结构形成的共发射极晶体管900。晶体管900 是具有发射极E、基极B和集电极C的非晶态热电子晶体管。发射极耦合至接地。集电极耦合至电阻器RL,电阻器RL代表负载并且可以是另一电路。电压源VCE耦合在接地与电阻器RL之间。电压源VBE耦合在接地与电阻器 Rin之间。电流源902耦合在电压源VBE与电阻器Rin之间。电阻器Rin耦合至基极B。。
图10是根据本公开的晶体管结构形成的共集电极晶体管1000。晶体管 1000是具有发射极E、基极B和集电极C的非晶态热电子晶体管。发射极E 通过电阻器RL耦合至接地,电阻器RL代表负载并且可以是另一电路。电压源VCE耦合在接地和集电极C之间。电压源VBE耦合在接地和电阻器Rin之间。电流源1002耦合在电压源VBE与电阻器Rin之间。电阻器Rin耦合至基极B。。
图11A和11B是单级共发射极放大电路和相关信号表示。这是将 AMHET包含到普通电路(诸如放大器)中的表示。在图11B中,图示了DC 偏置电压Q。该偏置电压Q被施加到第一电阻器R1、第二电阻器R2和第一电容器C1耦合在一起并且耦合至AMHET 110的接合部分处。Vin中存在电压,该电压被施加在接地与第一电容器C1的极板之间。电压VCC耦合至第一电阻器R1和负载电阻器RL。第二电容器C2耦合在第三电阻器RE与接地之间。输出信号VOUT是在图11B中图示的放大后的信号。
图12和13是包含有本公开的多个晶体管的电路示意图。图12包括呈触发器(flip-flop)布置的第一AMHET(非晶态热电子晶体管)1200和第二AMHET 1202。第一和第二AMHET的发射极E中的每个发射极都耦合至接地。基极B中的每个基极都耦合至第一电阻器1204、1206。第一电阻器中的每个电阻器都耦合至电压源VBB。第一AMHET 1200的基极B耦合至第二电阻器1208。第二电阻器1208通过第三电阻器1210耦合至第二AMHET 1202的集电极C。第二AMHET 1202的基极B耦合至第一AMHET 1200的集电极C。第四电阻器1212耦合在第一AMHET的集电极C与电压源VCC之间。第五电阻器1214耦合在第二AMHET的集电极与电压源VCC之间。
这种AMHET触发器结构可以集成到各种切换应用中,诸如计数器、移位寄存器、时钟脉冲发生器或其它电路。这些应用可以集成在存储器电路、继电器控制功能、或其它功能中,诸如集成在雷达应用或通信系统中。可以包括电容组件,来针对最终应用对信号进行整形。
图13是包括第一AMHET 1300和第二AMHET 1302的电路结构的替代实施例。第一AMHET的发射极E耦合至第二AMHET的基极B。第一和第二AMHET的集电极耦合在一起。第一AMHET 1300的基极耦合至电阻器 RB,电阻器RB代表负载或另一电路。集电极C耦合至电阻器RL,电阻器RL代表负载或另一电路。电阻器RL耦合至电压VCC。第二AMHET 1302的发射极E耦合至接地。
图14是阵列形式的本公开的晶体管结构。该阵列可以被包含到显示器中或可以与传感器集成,诸如集成在x光检测器中。阵列1400包括多个行 1404和多个列1402。每个行可以将基极信号传导至阵列的AMHET晶体管 1401。每个列可以将发射极信号传导至AMHET晶体管1401。AMHET晶体管1401包括非晶态金属层1406。发射极电极1410与非晶态金属层1406重叠并且耦合至行1402。基极电极1408与非晶态金属层1406重叠并且耦合至列1404。集电极电极和触点1414与非晶态金属层1408和基极电极1408重叠。集电极电极1414耦合至其它像素或单元控制元件。集电极电极1414可以耦合至电容器或其它晶体管。
在共基极、共发射极、或共集电极模式中,可以将该AMHET晶体管 1401作为矩阵开关操作。该特定图示是共发射极配置。这种矩阵开关允许单个元件被控制。
多个AMHET晶体管1401可以被包含到多种有源矩阵显示技术(诸如液晶显示器、有机发光二极管显示器、电泳显示器和电致发光显示器)中。每个特定有源矩阵应用将具有附加电路元件以形成显示器。可以在与 AMHET相同的处理步骤中或者在随后的处理中形成这些元件中的一些(诸如电阻器、电容器、二极管、其它晶体管、或其它电子组件)。图15是包括AMHET 1502的液晶显示电路1500的示例。AMHET 1502的发射极E耦合至存储电容器1504和液晶电容器1506。存储电容器1504和液晶电容器1506 中的每一个电容器也耦合至接地。AMHET 1502的基极耦合至电阻器RB。 AMHET 1502的集电极耦合至电阻器RL
图16是用于驱动包括第一AMHET 1604和第二AMHET 1606的有机发光二极管(OLED)1602的电路1600。第一AMHET的发射极E耦合至第二AMHET的基极。存储电容器耦合在第二AMHET的基极与接地之间。第二AMHET的发射极耦合至OLED。
可以组合上述各种实施例以提供另一些实施例。2016年7月7日递交的美国临时申请62/359,596在其整体上通过引用合并到本文中。
鉴于上述说明,可以对实施例进行这些和其它改变。通常,在以下权利要求中,不应该将所使用的术语理解为将权利要求书局限于本说明书和权利要求书中所公开的特定实施例,而是应该将其理解为包括所有可能的实施例,连同这些权利要求书所赋予的等同物的全部范围。因此,权利要求书不受本公开的限制。

Claims (21)

1.一种装置,包括:
非导电衬底;
所述非导电衬底上的非晶态金属层;
所述非晶态金属层上的隧穿介电层;
所述隧穿介电层上的第一电极和第二电极,第一电极和第二电极分别与所述非晶态金属层重叠;
第一和第二电极上的第二介电层;
第二介电层上的第三电极,第三电极与第二电极和所述非晶态金属层重叠,第一和第二电极在第三电极和所述非晶态金属层之间。
2.根据权利要求1所述的装置,其中,第一和第二电极是所述隧穿介电层上的晶体金属。
3.根据权利要求1所述的装置,其中,第一电极是第一导电材料,并且第二电极是与第一导电材料不同的第二导电材料。
4.根据权利要求1所述的装置,其中,第一电极和第二电极是相同的导电材料。
5.根据权利要求1所述的装置,其中,所述隧穿介电层包括金属氧化物或金属氮化物。
6.根据权利要求1所述的装置,其中,第一电极具有第一厚度,并且第二电极具有与第一厚度不同的第二厚度。
7.根据权利要求1所述的装置,其中,所述隧穿电介质包括凹槽,并且第二电极处于所述凹槽中。
8.根据权利要求7所述的装置,其中,所述凹槽与所述非晶态金属层重叠并且对齐。
9.根据权利要求1所述的装置,其中,所述非晶态金属层具有沿第一方向的最长尺寸,第一和第二电极具有沿与第一方向横切的第二方向的最长尺寸。
10.根据权利要求1所述的装置,进一步包括耦合至第一电极的第一端子和耦合至第二电极的第二端子。
11.根据权利要求10所述的装置,其中,第一端子通过第二介电层耦合至第一电极,并且第二端子通过第二介电层耦合至第二电极。
12.一种装置,所述装置包括:
衬底;
所述衬底上的非晶态金属层,所述非晶态金属层具有沿第一方向延伸的长度和沿与第一方向横切的第二方向延伸的宽度;
所述非晶态金属层上的隧穿氧化物层;
所述隧穿氧化物层上的发射极电极,所述发射极电极与所述非晶态金属层的第一部分重叠,所述发射极电极具有沿第二方向延伸的长度和沿第一方向延伸的宽度;
所述隧穿氧化物层上的基极电极,所述基极电极与所述非晶态金属层的第二部分重叠,所述基极电极具有沿第二方向延伸的长度和沿第一方向延伸的宽度;
所述发射极电极和所述基极电极上的绝缘体;以及
所述绝缘体上的集电极电极,所述集电极电极与所述基极电极和所述非晶态金属层的第二部分重叠。
13.根据权利要求12所述的装置,其中,所述集电极电极具有沿第一方向延伸的长度和沿第二方向延伸的宽度,所述宽度小于所述长度。
14.根据权利要求12所述的装置,其中,所述发射极电极的长度大于所述发射极电极的宽度,并且所述基极电极的长度大于所述基极电极的宽度。
15.一种方法,包括:
在非导电衬底上形成非晶态金属层;
在所述非晶态金属层上形成第一共形介电层;
在第一共形介电层上形成第一导电层;
通过将第一导电层图案化形成发射极端子和基极端子;
在所述发射极和基极端子上形成第二共形介电层;
将在第二共形介电层中的开口图案化;
通过用第二导电层填充所述开口形成与所述发射极和所述基极端子的触点;并且
通过将第二导电层图案化形成集电极端子。
16.根据权利要求15所述的方法,其中,形成第二共形介电层包括:将第二导电层形成为比第一共形介电层厚至少三倍。
17.一种装置,所述装置包括:
衬底;
所述衬底上的非晶态金属层;
所述非晶态金属层上的第一绝缘体;
在第一绝缘体上并与所述非晶态金属层的第一部分重叠的第一电极;
在第一绝缘体上并与所述非晶态金属层的第二部分重叠的第二电极;
第二绝缘体;
贯穿第二绝缘体并耦合至第一电极的第一触点;
贯穿第二绝缘体并耦合至第二电极的第二触点;
在第二绝缘体上并与所述非晶态金属层的第二部分重叠的第三电极。
18.根据权利要求17所述的装置,进一步包括:
在第二绝缘体上并与所述非晶态金属层的第一部分重叠的第四电极。
19.根据权利要求17所述的装置,其中,第一电极比第二电极厚。
20.根据权利要求17所述的装置,进一步包括在第一介电层与第一和第一电极之间的第三介电层。
21.根据权利要求20所述的装置,进一步包括在所述非晶态金属层的第一部分处的第三介电层中的第一开口和在所述非晶态金属层的第二部分处的第三介电层中的第二开口。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110137192A (zh) * 2019-04-19 2019-08-16 华中科技大学 一种硫化钼图像传感存储器及其制备方法
CN110808266A (zh) * 2019-10-15 2020-02-18 深圳市华星光电技术有限公司 具有透明电极的显示基板及其制备方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108352358B (zh) 2015-10-13 2022-07-26 非结晶公司 非晶金属薄膜非线性电阻器
JP7068265B2 (ja) 2016-07-07 2022-05-16 アモルフィックス・インコーポレイテッド アモルファス金属ホットエレクトロントランジスタ
CN111919302A (zh) 2018-03-30 2020-11-10 非结晶公司 非晶金属薄膜晶体管
US11830961B2 (en) * 2018-09-02 2023-11-28 Newport Fab, Llc Silicon nitride hard mask for epitaxial germanium on silicon
DE102020116068A1 (de) 2020-06-18 2021-12-23 Westfälische Wilhelms-Universität Münster Transparente Resonante Tunneldiode und Verfahren zu ihrer Herstellung

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4204275A (en) * 1978-10-20 1980-05-20 Harris Corporation Unisolated EAROM memory array
GB9525784D0 (en) * 1995-12-16 1996-02-14 Philips Electronics Nv Hot carrier transistors and their manufacture
US20030223535A1 (en) * 1992-04-08 2003-12-04 Leedy Glenn Joseph Lithography device for semiconductor circuit pattern generator
JP2003347308A (ja) * 2002-05-22 2003-12-05 Nec Compound Semiconductor Devices Ltd 半導体装置及びその製造方法
CN101015066A (zh) * 2004-04-26 2007-08-08 科罗拉多大学理事会 热电子晶体管
US20080138949A1 (en) * 2006-12-12 2008-06-12 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor device with amorphous silicon monos memory cell structure and method for manufacturing thereof
US20080239791A1 (en) * 2004-04-06 2008-10-02 Bao Tran Nano-Electronic Memory Array
US20100059742A1 (en) * 2008-09-08 2010-03-11 Chan-Long Shieh Stable amorphous metal oxide semiconductor
CN105264618A (zh) * 2012-11-12 2016-01-20 俄勒冈州立大学 非晶金属薄膜非线性电阻器

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02137828A (ja) 1988-11-18 1990-05-28 Seiko Instr Inc 電気光学装置の入力保護装置
JPH0750697B2 (ja) 1989-02-20 1995-05-31 株式会社東芝 半導体装置の製造方法
EP0434627A3 (en) 1989-12-18 1991-10-23 Ois Optical Imaging Systems, Inc. Balanced drive symmetric mim diode configuration for liquid crystal displays and method of operating same
US5212537A (en) 1990-07-12 1993-05-18 Applied Materials, Inc. Calibration technique for monochromators and spectrophotometers
JPH0476954A (ja) * 1990-07-19 1992-03-11 Ricoh Co Ltd Mimim素子
JPH05102147A (ja) 1991-10-07 1993-04-23 Sony Corp アモルフアス金属の形成方法及びアモルフアス金属膜を有する半導体装置
US5893621A (en) 1994-07-14 1999-04-13 Citizen Watch Co., Ltd. Liquid crystal display and method of manufacturing the same
JP3193973B2 (ja) 1997-07-03 2001-07-30 松下電器産業株式会社 容量素子およびその製造方法
JPH11305267A (ja) 1998-04-23 1999-11-05 Seiko Epson Corp アクティブマトリクス基板およびその製造方法ならびに液晶パネルおよびそれを用いた電子機器
JP4019600B2 (ja) 1998-11-30 2007-12-12 セイコーエプソン株式会社 電気光学装置及びプロジェクタ
JP3424234B2 (ja) 1998-11-30 2003-07-07 セイコーエプソン株式会社 電気光学装置及びその製造方法
TW500937B (en) 1999-07-13 2002-09-01 Samsung Electronics Co Ltd Liquid crystal display
US7173275B2 (en) * 2001-05-21 2007-02-06 Regents Of The University Of Colorado Thin-film transistors based on tunneling structures and applications
JP4157707B2 (ja) 2002-01-16 2008-10-01 株式会社東芝 磁気メモリ
JP4076954B2 (ja) 2002-01-28 2008-04-16 富士通株式会社 取引方法及びそれを実行するための取引システム
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP2008004588A (ja) 2006-06-20 2008-01-10 Epson Imaging Devices Corp 非線形素子の製造方法、非線形素子および電気光学装置
JP4545780B2 (ja) 2007-07-09 2010-09-15 株式会社 日立ディスプレイズ 有機発光表示装置の製造方法
JP2009130167A (ja) 2007-11-26 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
JP2010123338A (ja) 2008-11-18 2010-06-03 Canon Inc 画像表示装置
US8436337B2 (en) * 2009-05-12 2013-05-07 The State of Oregon Acting By and Through The State Board of Higher Education on Behalf of Oregon State Unitiversity Amorphous multi-component metallic thin films for electronic devices
US8838116B2 (en) 2009-05-19 2014-09-16 Qualcomm Incorporated Minimizing interference to non-associated users
US8575753B2 (en) 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
KR20180059577A (ko) 2009-11-27 2018-06-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8530273B2 (en) 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
WO2012129176A1 (en) 2011-03-18 2012-09-27 The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University Amorphous multi-component metal/metal oxide nanolaminate metamaterials and devices based thereon
US9006024B2 (en) 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN103594521B (zh) 2012-08-17 2017-03-01 瀚宇彩晶股份有限公司 半导体元件
CN104022044B (zh) 2013-03-01 2017-05-10 北京京东方光电科技有限公司 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置
CN103268891B (zh) 2013-03-28 2016-08-10 北京京东方光电科技有限公司 一种薄膜晶体管、非晶硅平板探测基板及制备方法
US9564478B2 (en) 2013-08-26 2017-02-07 Apple Inc. Liquid crystal displays with oxide-based thin-film transistors
US9876183B2 (en) 2015-01-30 2018-01-23 Northwestern University Charge-transporting metal oxide-polymer blend thin films
US10234734B2 (en) 2015-07-24 2019-03-19 Oregon State University In-plane switching liquid crystal display backplane using amorphous metal non-linear resistors as active sub-pixel devices
CN204994473U (zh) 2015-08-03 2016-01-27 上海爱农机电设备有限公司 便携式超细雾化机
CN108352358B (zh) 2015-10-13 2022-07-26 非结晶公司 非晶金属薄膜非线性电阻器
KR20170087574A (ko) 2016-01-20 2017-07-31 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP7068265B2 (ja) 2016-07-07 2022-05-16 アモルフィックス・インコーポレイテッド アモルファス金属ホットエレクトロントランジスタ
US10746614B2 (en) 2017-09-18 2020-08-18 Korea University Research And Business Foundation, Sejong Campus Stretchable multimodal sensor and method of fabricating of the same
KR101934026B1 (ko) 2017-09-21 2018-12-31 고려대학교 세종산학협력단 비정질 금속층을 포함하는 전극 또는 배선을 포함하는 유연 디스플레이 소자 및 이의 제조방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4204275A (en) * 1978-10-20 1980-05-20 Harris Corporation Unisolated EAROM memory array
US20030223535A1 (en) * 1992-04-08 2003-12-04 Leedy Glenn Joseph Lithography device for semiconductor circuit pattern generator
GB9525784D0 (en) * 1995-12-16 1996-02-14 Philips Electronics Nv Hot carrier transistors and their manufacture
US5744817A (en) * 1995-12-16 1998-04-28 U.S. Philips Corporation Hot carrier transistors and their manufacture
JP2003347308A (ja) * 2002-05-22 2003-12-05 Nec Compound Semiconductor Devices Ltd 半導体装置及びその製造方法
US20080239791A1 (en) * 2004-04-06 2008-10-02 Bao Tran Nano-Electronic Memory Array
CN101015066A (zh) * 2004-04-26 2007-08-08 科罗拉多大学理事会 热电子晶体管
US20080138949A1 (en) * 2006-12-12 2008-06-12 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor device with amorphous silicon monos memory cell structure and method for manufacturing thereof
US20100059742A1 (en) * 2008-09-08 2010-03-11 Chan-Long Shieh Stable amorphous metal oxide semiconductor
CN105264618A (zh) * 2012-11-12 2016-01-20 俄勒冈州立大学 非晶金属薄膜非线性电阻器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
杨奕凡等: "金属诱导低温制备多晶硅薄膜工艺新进展", 《光谱实验室》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110137192A (zh) * 2019-04-19 2019-08-16 华中科技大学 一种硫化钼图像传感存储器及其制备方法
CN110808266A (zh) * 2019-10-15 2020-02-18 深圳市华星光电技术有限公司 具有透明电极的显示基板及其制备方法
WO2021072857A1 (zh) * 2019-10-15 2021-04-22 Tcl华星光电技术有限公司 具有透明电极的显示基板及其制备方法
US11335474B2 (en) 2019-10-15 2022-05-17 Tcl China Star Optoelectronics Technology Co., Ltd. Display substrate having transparent electrode and manufacturing method thereof

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TW201806034A (zh) 2018-02-16
CN109564892B (zh) 2023-05-12
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KR102443767B1 (ko) 2022-09-15
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JP7068265B2 (ja) 2022-05-16
US11069799B2 (en) 2021-07-20
US20190318926A1 (en) 2019-10-17
US20200259008A1 (en) 2020-08-13
JP2019525461A (ja) 2019-09-05
WO2018009901A1 (en) 2018-01-11

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