KR102443767B1 - 비정질 금속 열전자 트랜지스터 - Google Patents

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Abstract

저항기, 다이오드, 및 박막 트랜지스터와 같은 전자 장치의 성능 향상을 위하여 비정질 다성분 금속막이 사용될 수 있다. 공면의(co-planar) 이미터 전극 및 베이스 전극을 갖는 비정질 열전자 트랜지스터(HET)는 전기적 특성 및 성능 면에서 기존의 수직형 HET 구조에 비해 월등한 장점을 제공한다. 트랜지스터의 이미터 단자 및 베이스 단자는 그 모두가 비정질 비선형 저항기의 상부 결정질 금속층에 형성된다. 상기 이미터 및 상기 베이스는 서로 인접하게 위치하되 갭(gap)에 의해 서로 이격되어 있다. 상기 갭의 존재로 말미암아 상기 결정질 금속층과 비정질 금속층 사이에 양방향 파울러-노드하임 터널링이 발생하게 되며 대칭적 I-V 성능이 구현된다. 한편, 상기 이미터 단자와 상기 베이스 단자를 동일 층에 형성함으로써 패터닝 단계의 횟수를 감소시켜 HET 제조 공정을 단순화시킬 수 있다.

Description

비정질 금속 열전자 트랜지스터
본 명세서에 개시된 내용은 비정질 금속막으로 된 하나 이상의 층을 갖는 3 단자 장치들(three terminal devices)을 포함하는 마이크로 전자장치에 관한 것이다.
비정질 금속은 단단한 고체 물질로서, 그것의 원자 구조에는 결정질 물질의 특징인 원거리 주기성이 결여되어 있다. 비정질 금속에서는 결정면 형성이 억제되는데, 예를 들어 2개 이상의 성분들이 포함됨으로써 억제된다. 4개의 성분들-- 지르코늄, 구리, 알루미늄, 및 니켈 --을 갖는 비정질 금속의 예로는 미국특허 제8,436,337호에 설명된 Zr55Cu30,Al10Ni5가 있다. 비정질 금속은 그 비저항(resistivity) 측정치를 통해 확인될 수 있는데, 비정질 금속 물질은 전도성을 띄고 있기는 하지만 그에 대응하는 결정질 물질에 비해 약 10배 정도 더 큰 비저항을 갖는 것으로 나타났다. 또한, 제곱평균제곱근(RMS) 표면조도 측정치가 나타내는 바와 같이, 비정질 금속은 결정질 금속에 비해 더 매끄러운 표면을 갖는다.
약 10-200 nm 범위의 두께를 갖는 비정질 다성분 금속막(amorphous multi-component metallic films)(AMMFs)은, 저항기, 다이오드, 및 박막트랜지스터와 같은 전자부품의 성능 향상을 위해 사용될 수 있다. 본 기술분야에서 잘 알려져 있는 많은 증착 기술들이 AMMFs 형성을 위해 사용될 수 있다. 예를 들어, 위에서 예시적 비정질 금속으로 언급된 Zr55Cu30,Al10Ni5은 AMMF이며 4개의 상이한 금속 타겟을 사용하여 통상의 스퍼터 증착을 통해 기판 상에 형성될 수 있다. AMMFs의 계면 특성(interfacial properties)은 결정질 금속막의 계면 특성보다 우수하며, 따라서 AMMF와 산화막의 계면에서의 전기장이 더 균일하다는 것이 박막 기술분야에서 통상의 지식을 가진 자에게 알려져 있다.
예를 들어, 이러한 균일성을 통해, 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 나타내는 금속-절연체-금속(MIM) 다이오드 및 트랜지스터에서 우수한 전류-전압(I-V) 특성 커브가 발현되었다. 상기 터널링 MIM 다이오드는 하부 전극으로서 AMMF를 포함하고 상부 전극으로서 결정질 금속막을 포함한다. 2개의 상이한 전극들은 하나의 유전체 베리어(dielectric barrier)에 의해 분리되어 있는데, 상기 유전체 베리어는 전하 캐리어가 상기 전극들 사이에서 이동할 수 있도록 하는 터널링 경로를 제공한다. 상기 하나의 유전체 베리어의 존재로 인해, 인가된 전압의 극성에 따른 전류 응답(current response)이 나타난다. 이러한 전류 응답은 일방향 터널링으로 지칭될 수 있는데, 특정 전압에서 장치의 전하 캐리어는 오직 한 방향으로만 터널링되기 때문이다. 즉, 인가되는 전압의 극성에 따라, 하부 전극으로부터 상부 전극으로 터널링이 발생하거나 상부 전극으로부터 하부 전극으로 터널링이 발생한다. AMMFs를 다이오드 및 트랜지스터에 응용한 다양한 예들이 미국 특허 제8,436,337호 및 제8,822,978호에 설명되어 있다.
기존의 박막 비선형 저항기들에 비해 우수한 성능을 갖는 비정질 금속 박막 비선형 저항기(amorphous metal thin film non-linear resistors)(AMNRs)가 미국 특허 제9,099,230호 및 PCT 특허출원 제WO2014/074360호에 설명되어 있다. 이러한 AMNRs은, 다른 박막 저항기들과는 달리, 인가된 전압의 극성에 무관하게 전류 응답을 한다는 점에서 어느 정도 흥미롭다. 극성으로부터의 이러한 독립성은 두 개의 유전체 베리어들의 존재로 인한 것인데, 각 베리어에서 전하 캐리어는 실질적으로 반대 방향으로 터널링하게 된다. 전압이 인가됨에 따라 장치 내에서 전하 캐리어가 상기 베리어들을 양 방향으로 가로질러 터널링되기 때문에, AMNRs은 양방향 터널링을 나타내는 것으로 설명될 수 있다. 즉, 인가되는 전압의 극성에 관계 없이, 상부 전극으로부터 하부 전극으로 그리고 하부 전극으로부터 상부 전극으로 터널링이 발생하게 된다. 이러한 극성-대칭(polarity-symmetric) AMNRs은 액정 디스플레이(LCD) 또는 유기발광다이오드(OLED) 디스플레이 기술 및 전자기 센서 어레이에 있어서 향상된 신호 제어를 제공할 수 있다.
본 명세서에 개시된 내용은 지지 기판 상에 형성된 액티브 전자장치(active electronics)에 관한 것으로서, 상기 지지 기판은 반드시 반도체 기판일 필요는 없다.
AMNR은 상술한 AMMF 다이오드와 유사한 3층 구조로 만들어질 수 있는데, 상기 3층 구조에서는, 비정질 금속층이 기판 상에 형성되고, 터널링 절연체, 예를 들어 산화물층이 상기 비정질 금속층 상에 형성되며, 결정질 금속층이 상기 산화물의 상면(top) 상에 형성된다. 그러나, MIM 다이오드와 달리 AMNR 저항기에서는 상기 비정질 금속층과 상기 결정질 금속층 모두가 핑거형(finger-shaped) 전극으로 패터닝되는데, 이들은 액티브 영역들인 특정 영역들에서만 서로 오버랩된다. 두 개의 탑 금속 핑거들(top metal fingers) 사이에 전압이 인가되면 터널링 전류가 탑 금속층으로부터 흘러 그 아래의 비정질 금속층을 통과한 후 다시 탑 금속층으로 흐르게 된다. 상기 금속 전극들의 상대적 패턴을 변형시킴으로써, 액티브 영역을 추가로 생성시킬 수 있고, 상기 탑 금속층으로부터 그 아래의 상기 비정질 금속층으로 내려갔다가 상기 탑 금속층으로 다시 올라가는 터널링을 1회 이상 발생시킬 수 있다. 대안적으로, 상기 금속 전극들의 상대적 패턴을 변형시킴으로써, 중첩 영역들의 형태 및 크기를 변형시킬 수 있다. 이러한 변형들 각각을 통해, 터널링 유전체를 변경하지 않고도 AMNR 저항기의 I-V 성능 특성을 조정할 수 있다.
HET 구조는 2개의 서브구조(substructures)를 포함한다. 이미터(emitter) 전극, 터널 유전체, 및 베이스(base) 전극에 의해 이미터-베이스 서브구조가 형성된다. 베이스 전극, 콜렉터 유전체, 및 콜렉터(collector) 전극에 의해 베이스-콜렉터 서브구조가 형성된다. 상기 이미터-베이스 서브구조는 터널링을 통해 열전자(hot electrons)를 생성시키는 일을 담당한다. 상기 베이스-콜렉터 서브구조는 생성된 상기 열전자를 상기 콜렉터 전극에 수집한다. 열전자의 생성 및 수집은 그 각각의 전극에 인가되는 전압에 의해 서로 독립적으로 조절될 수 있다. 비정질 금속을 포함하고 있는 기존의 수직형 HET 구조는 이미터 전극으로서 비정질 금속층을 직접 사용하는데, 이것은 베이스 전극 및 콜렉터 전극과 수직으로 일직선을 이루며 적층되어 있으며, 이들은 각각의 유전체에 의해 분리되어 있다. 이것은 비정질 금속 MIM으로 동작하는 이미터-베이스 서브구조를 형성하며, 일방향 터널링에 기인한 비대칭 전류 전압 응답을 갖는다. 이러한 타입의 수직형 HET가 미국 특허 제8,436,337호에 개시되어 있다.
본 명세서 개시 내용의 실시예에 있어서, 공면(co-planar)의 이미터 전극 및 베이스 전극을 갖는 비정질 열전자 트랜지스터(HET)는 전기적 특성 및 성능 측면에서 기존의 수직형 HET 구조에 비해 월등한 장점을 제공한다. HET 구조의 일 실시예에 의하면, 트랜지스터의 이미터 단자 및 베이스 단자 모두가 AMNR의 상부층에 형성된다. 상기 이미터와 상기 베이스는 서로 인접하게 위치하되 갭(gap)에 의해 서로 이격되어 있다. 상기 갭의 존재로 말미암아 상부 결정질 금속층과 하부 비정질 금속층 사이에 양방향 파울러-노드하임 터널링이 확실히 발생하게 된다. 상기 HET는 콜렉터 유전체층 및 상기 유전체층 상에 형성된 콜렉터 전극을 더 포함한다. 상기 콜렉터 유전체층을 통해 상기 이미터 단자와 베이스 단자에 바이어스(vias)를 형성함으로써 전면 접촉(front side contacts)이 만들어질 수 있다.
상기 비정질 금속 HET 이미터-베이스 서브구조의 동작 중에, 상기 결정질 금속층으로부터 상기 비정질 금속층으로 전자가 아래로 흐르고, 수송층(transport layer)으로 기능하는 상기 비정질 금속층을 가로지른 후 상기 결정질 금속층으로 다시 올라가게 된다. 트랜지스터에서 이러한 U-자형 전류 경로는 상기 베이스-이미터 서브구조에 있어서 대칭적 전류-전압 (I-V) 특성을 발생시키는데, 이것은 기존의 AMNR 다이오드의 특징인 대칭적 I-V 성능과 유사하다. 다시 말해, 이러한 대칭성에 의해 얻을 수 있는 장점이 이제 2 단자 장치에서 3 단자 장치로 확장된다. 또한, 상기 비정질 금속 수송층, 상기 이미터 전극, 및 상기 베이스 전극의 패턴들을 변형시킴으로써, 상기 터널링 유전체를 변경하지 않고도 이미터-베이스 서브구조의 I-V 성능 특성을 조정할 수 있다. 이러한 전략은, 열전자 생성을 위해 유지되어야 하는 파울러-노드하임 터널링이 유전체 두께 및 물질 변경에 민감하다는 점에서, AMNR 장치 대비 추가적 장점을 HET 장치에 제공한다.
본 명세서에 개시된 내용의 일 실시예에 의하면, 상기 HET 장치는 상기 베이스 전극과 이미터 전극의 크기를 변경함으로써 조정될 수 있다. 상기 베이스 전극과 이미터 전극의 폭 및 깊이 각각은 바람직하게는 약 5-100 ㎛ 범위 내이다. 상기 공면(co-planar)의 베이스 전극과 이미터 전극 사이의 갭은 바람직하게는 약 1-5 ㎛ 범위 내이다. 상기 콜렉터 전극의 폭 및 깊이의 치수 역시도 바람직하게는 5-100 ㎛ 범위 내이다. 상기 HET 장치를 위한 비정질 금속 두께는 바람직하게는 10-100 nm 범위 내이다. 상기 HET 장치를 위한 터널링 유전체의 두께는 바람직하게는 4-15 nm 범위 내이다. 상기 HET 장치를 위한 상기 베이스 전극 및 이미터 전극의 두께는 각각 10-30 nm 범위 내이다. 다른 실시예들에 있어서, 상기 베이스 전극 및 이미터 전극의 두께는 결정질 전도체의 단일층 또는 수개 층들 정도로 얇을 수 있다. 예를 들어, 하나 이상의 상기 전극은 MoS2와 같은 2D 전도체일 수 있는데, 이것은 단층(monolayer)이다. 이러한 단층은 0.6-0.8 nm 범위 내일 수 있다. 상기 HET의 상면에 위치한 콜렉터 유전체층은 바람직하게는 약 10-50 nm 범위 내의 두께를 갖는다.
동일한 층에 이미터와 베이스를 형성함으로써, 수행되어야 할 리소그래피 및 식각 단계들의 횟수가 감소되어 이전의 HET 설계에 비해 제조 공정이 단순화된다. 특히, 상기 단순화된 공정은 LCD 및 OLED 디스플레이에 이용되는 기존의 제조 공정에 접목되기에 적합하다.
도면에서, 동일한 도면부호들은 유사한 구성요소들을 가리킨다. 도면에서 구성요소들의 크기 및 상대적 위치는 반드시 실제 스케일로 그려진 것은 아니다.
도 1a-1c는 본 개시 내용의 일 실시예에 따른 비정질 금속 박막 트랜지스터 구조의 상면도 및 단면도들이고;
도 1d는 도 1a-1c의 비정질 금속 박막 트랜지스터를 형성하는 방법이고;
도 2a-2c는 본 개시 내용의 일 실시예에 따른 비정질 금속 박막 트랜지스터 구조의 대안적 실시예의 상면도 및 단면도들이고;
도 3a-3c는 본 개시 내용의 다른 실시예에 따른 비정질 금속 박막 트랜지스터 구조의 상면도 및 단면도들이고;
도 3d는 도 3a-3c의 비정질 금속 박막 트랜지스터 구조를 형성하는 방법이고;
도 4a-4c는 본 개시 내용의 또 다른 실시예에 따른 비정질 금속 박막 트랜지스터 구조의 상면도 및 단면도들이고;
도 5a-5c는 본 개시 내용의 또 다른 실시예에 따른 비정질 금속 박막 트랜지스터 구조의 상면도 및 단면도들이고;
도 6은 본 개시 내용의 트랜지스터 구조의 대안적 실시예의 단면도이고;
도 7은 본 개시 내용의 트랜지스터 구조의 대안적 실시예의 단면도이고;
도 8, 9, 및 10은 본 개시 내용의 트랜지스터들이 포함된 개략적 회로도들이고;
도 11a 및 11b는 단일단 공통 이미터 증폭기 회로(single stage common emitter amplifier circuit) 및 관련 신호(signal)를 나타내고;
도 12 및 13은 본 개시 내용의 트랜지스터들이 포함된 개략적 회로도들이고;
도 14는 디스플레이용 어레이 내에서의 본 개시 내용의 트랜지스터 구조이고;
도 15는 AMHET를 포함하는 액정 디스플레이 회로이며;
도 16은 AMHET를 포함하는 유기발광다이오드 회로이다.
본 개시 내용의 구체적 실시예들이 예시의 목적으로 본 명세서에 설명되지만, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않는 다양한 변경들이 가능하다는 것이 이해될 것이다.
본 설명에서, 개시된 대상 기술의 다양한 관점들에 대한 완전한 이해를 제공하기 위하여 특정 구체적 사항들이 제시된다. 그러나, 상기 개시된 대상 기술은 이러한 구체적 사항들 없이도 실시될 수 있다. 어떤 경우들에 있어서는, 본 개시 내용의 다른 관점들에 대한 설명이 모호해지는 것을 방지하기 위하여, 본 명세서에 개시된 대상 기술의 실시예들을 구성하는 주지의 구조들 및 집적회로 공정의 방법들은 자세히 설명되지 않았다.
본 명세서를 통틀어 "한 실시예(one embodiment)" 또는 "일 실시예(an embodiment)"로 나타낸 것은 그 실시예와 관련하여 설명되는 특정 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서를 통틀어 다양한 곳에서 "한 실시예에 있어서" 또는 "일 실시예에 있어서"라는 문구가 기재되었다고 해서 그 모두가 반드시 동일한 관점을 나타내는 것은 아니다. 또한, 상기 특정 특징, 구조, 또는 특성은 본 개시 내용의 하나 이상의 관점들에 임의의 적절한 방법으로 결합될 수 있다.
본 개시 내용은 비정질 금속 박막을 이용하는 트랜지스터로 기능할 수 있는 3 단자 전자 장치의 다양한 구현예들에 관한 것이다. 터널링 절연층과 함께 사용되는 비정질 금속 박막은, 실리콘에 기반한 일반적 트랜지스터의 복잡성 없이도, 트랜지스터 기능을 창출한다. 이러한 비정질 금속 열전자 트랜지스터는 어떠한 지지 기판 상에도 형성될 수 있기 때문에, 재료의 종류 및 트랜지스터를 포함할 수 있는 제품, 즉, 액티브 회로의 종류와 관련하여 설계자들에게 유연성을 제공한다.
반도체 기판 상에 만들어지는 매우 작은 전자 장치들을 사용함으로써 우리 삶은 많은 측면에서 혜택을 받고 있다. 상기 전자 장치들에는 텔레비전, 휴대폰, 스마트폰, 태블릿 컴퓨터와 같은 모바일 전자 장치, 및 스마트 워치와 보수계(pedometer) 같은 웨어러블 전자 장치가 포함된다. 반도체 기판 상에 만들어지는 트랜지스터는 이 회로를 형성하는데 사용되는 물질, 즉 실리콘 또는 반도체 웨이퍼에 의해 제한을 받는다. 플렉서블 폴리머와 같은 새로운 타입의 지지 기판을 사용함으로써, 위와 동일한 놀라운 응용분야들이 더욱 확장되고 향상될 수 있다. 잠재적 응용분야들은 무한하다.
이 트랜지스터 구조는 디스플레이에 포함됨으로써 상기 디스플레이를 더욱 가볍고 빠르게 할 수 있다. 상기 디스플레이는 매우 가볍기 때문에 웨어러블 디스플레이일 수 있으며, 사물 인터넷 응용분야에 통합되거나 의료 장치에 통합될 수 있다. 이 트랜지스터 구조는, 최종 응용분야가 요구하는 바에 따라, 고성능 아날로그 장치 또는 디지털 장치를 만드는데 사용될 수 있다.
본 개시 내용에서 설명되는 비정질 금속 열전자 트랜지스터는 비-반도체 기반의 트랜지스터를 채택하는 무수히 많은 응용분야들에 대한 문을 열었다. 본 개시 내용에서 설명되겠지만, 반도체 물질이 사용될 수는 있으나 트랜지스터 구조 자체는 실리콘 웨이퍼를 도핑하는 것에 기반한 것이 아니라 지지 기판 상에 비정질 금속 박막을 형성하는 것을 포함하는데, 상기 지지 기판은 어떠한 지지 기판이라도 상관 없다.
예를 들어, 비정질 금속 열전자 트랜지스터의 제1 실시예가 도 1a-1c와 관련하여 설명되는데, 상기 도면들은 지지 기판(102) 상에 형성된 비정질 금속 박막 트랜지스터 구조(100)의 상면도 및 단면도들이다. 상기 구조(100)는 지지 기판(102) 상의 비정질 금속 인터커넥트(104) 및 상기 비정질 금속 인터커넥트(104) 상의 제1 터널링 절연체(106)를 포함한다. 제1 전극(108) 및 제2 전극(110)이 상기 제1 터널링 절연체(106) 상에 위치한다. 상기 제1 및 제2 전극들(108, 110)은 상기 비정질 금속 인터커넥트(104)와 중첩되어 있다. 제3 전극(112)이 상기 제2 전극(110)과 중첩되어 있으며 제2 절연체(114)에 의해 상기 제2 전극으로부터 이격되어 있다.
이 구조는 상기 제1 전극(108)에 연결된 제1 단자(121)를 포함한다. 제2 단자(122)가 상기 제2 전극(110)에 연결되어 있다. 상기 제3 전극(112)을 다른 전자 장치에 연결하기 위하여 제3 단자(미도시)가 포함될 수도 있다. 상기 제1 및 제2 단자들(121, 122)은 상기 제3 전극과 동시에 형성될 수 있다. 대안적으로, 상기 제1 및 제2 단자들은 상기 제3 전극 형성에 이어 후속 공정 단계에서 형성된다.
상기 제1 전극(108), 상기 제2 전극(110), 및 상기 제3 전극(112)에 인가되는 전계를 조정함으로써 이 비정질 금속 박막 트랜지스터 구조(100)가 트랜지스터처럼 동작한다. 상기 제1 전극(108)은 이미터 전극일 수 있고, 상기 제2 전극(110)은 베이스 전극일 수 있으며, 상기 제3 전극(112)은 콜렉터 전극일 수 있다. 상기 트랜지스터 구조(100)는 공통-이미터 모드(common-emitter mode), 공통-베이스 모드(common-base mode), 또는 공통 콜렉터 모드(common collector mode)로 동작될 수 있다. 아래의 도 8, 9, 및 10 참조.
상기 제1 단자(121)를 통해 전압이 인가됨에 따라 전자들이 이미터 전극인 상기 제1 전극(108)으로부터 상기 제1 터널링 절연체(106)를 통과하여 상기 비정질 금속 인터커넥트(104)로 터널링된다. 상기 전자들은 상기 비정질 금속 인터커넥트(104)와 상기 제1 터널링 절연체(106)를 통해 베이스 전극인 상기 제2 전극으로 이동한다. 상기 터널링이 종료할 때 상기 전자들은 "열(hot)" 전자로 여겨지는데, 이것은 이들의 에너지가 베이스 전극인 상기 제2 전극(110)의 페르미(Fermi) 에너지보다 높기 때문이다.
상기 제2 절연체(114)를 가로지르는 전계를 조정함으로써 더 적은 또는 더 많은 개수의 이러한 "열" 전자들이 상기 제3 전극(112)에 수집될 수 있고, 이를 통해 상기 트랜지스터 구조(100)를 통해 전류가 흐를 수 있게 된다[점선(123) 참조].
전형적인 트랜지스터 구조와 달리, 상기 비정질 금속 트랜지스터 구조는 역 모드(reverse mode)로 동작함으로써 전자들이 상기 제3 전극(112)으로부터 상기 제2 전극(110) 및 상기 비정질 금속 인터커넥트(104)를 통해 상기 제1 전극(108)으로 이동할 수 있다. 이러한 역 모드에서는, 조절 가능한 임계 전압 및 비대칭성을 갖는 터널링 다이오드처럼 상기 트랜지스터 구조(100)가 기능한다. 조절 가능한 임계 전압 및 비대칭성은, 상기 제1 전극(108) 및 상기 제3 전극(112)에 인가되는 전계와 함께 상기 제2 전극(110)에 인가되는 전계를 조절함으로써 달성될 수 있다.
도 1d는 도 1a-1c의 비정질 금속 박막 트랜지스터 구조를 형성하는 방법이다. 상기 방법은 상기 지지 기판(102)의 제1 표면(128) 상에 비정질 금속층을 형성하는 단계(130)를 포함한다. 상기 비정질 금속층은 임의의 적절한 비정질 금속으로 형성될 수 있다. 비정질 금속 타입의 예들이 미국 특허들 제8,436,337호, 제8,822,978호, 9,099,230호 및 PCT 특허출원 제WO2014/074360호에 설명되어 있다.
상기 지지 기판(102)은 다양한 물질들 중 그 어느 것이라도 될 수 있는데, 예를 들어 유리 기판, 플라스틱 기판, 실리콘 또는 그 밖의 반도체 기판, 또는 플렉서블 기판일 수 있다. 상기 지지 기판은 실리콘 또는 반도체 기판에 비해 비용 면에서 더 효율적인 비전도성 기판일 수 있다. 예를 들어, 상기 지지 기판은 알루미늄 붕규산염 유리(aluminum borosilicate glass), 용융 실리카(fused silica), 또는 다른 적절한 비전도성 물질일 수 있다. 상기 기판이 전도성이면, 상기 기판의 상면 상에 그리고 상기 기판 상에 형성되는 첫 번째 전자 구성과 상기 상면 사이에, 절연체가 형성될 수 있다. 예를 들어, 실리콘 또는 반도체 기판이 사용되는 경우, 상기 실리콘으로부터의 절연을 위하여 그리고 비전도성을 보장하기 위하여, 자연 산화물(native oxide) 또는 다른 절연체가 상기 기판의 표면 상에 형성된다.
상기 지지 기판(102)의 물질은 상기 트랜지스터 구조의 최종 응용분야에 기초하여 제조자에 의해 선택될 수 있다. 예를 들어, 상기 트랜지스터 구조는 트랜지스터 구조들의 어레이에 포함되고, 상기 어레이는 액정 디스플레이에 구현될 수 있다. 다른 최종 응용분야로는 웨어러블 전자장치가 포함된다. 상기 지지 기판(102)은 몇몇 반사형 디스플레이에 사용되는 것들과 같이 불투명하거나 투명할 수 있다.
비전도성 플렉서블 지지 기판 상에 제조하는 것은 제조 비용을 현격히 감소시킬 수 있다. 이러한 기판은 트랜지스터의 롤-투-롤(roll-to-roll) 제조를 가능하게 할 수 있다. 이러한 제조 공정의 변화는 전자 장치의 연쇄적 생산 및 공정을 재정립할 수 있다.
상기 비정질 금속층을 형성한 후, 상기 방법은 상기 비정질 금속 인터커넥트(104)를 형성하는 단계(132)를 포함한다. 이것은 상기 비정질 금속층의 과잉 부분을 제거하는 단계를 포함한다. 상기 표면(128)은 평면(planar surface)으로서 이 위에 상기 비정질 금속층이 형성된다. 이 평면은 비정질 금속층의 균질하게 매끄러운 표면과 함께 상기 비정질 금속 인터커넥트(104)가 균질하게 매끄러운 표면(130)을 가질 수 있도록 하는데, 이것은 표면 결함을 더 적게 만든다. 이것은 결정질 금속과 비교해서이다. 결정질 금속에서의 표면 결함은 전계의 불균일성을 야기하고, 이것은 전자 장치의 오류를 유발할 수 있다.
상기 비정질 금속층을 형성하는 단계는 스퍼터링, 용액 증착, 또는 전자-빔 증착과 같은 임의의 막-형성 기술을 포함할 수 있다. 예를 들어, Zr, Cu, Ni, 및 Al의 원소로 된 금속 타겟 또는 혼합 조성 금속 타겟을 이용하는 멀티-소스 RF(또는 DC) 마그네트론 스퍼터링이 채용될 수 있다. 스퍼터링 증착은, 분자빔 에피택시(MBE) 또는 금속-유기 화학기상증착(MOCVD)과 같은 첨단 에피택셜 기술을 사용하여 증착되는 유사하게 매끄러운 반도체에 비해 뚜렷한 제조상의 이점을 제공한다.
상술한 바와 같이, 상기 비정질 금속층의 일부가 식각되거나 그 밖의 방법으로 제거된다. 다른 실시예에서, 상기 비정질 금속층은 식각되는 대신에 그 응용에 맞는 형태로 증착될 수 있다. 상기 비정질 금속층은 상온에서 스퍼터링을 통해 증착될 수 있으며, 후속의 가열 단계에서 비정질 특성 및 매끄러운 특성을 유지할 수 있다.
단계 134에서, 상기 방법은 상기 비정질 금속 인터커넥트(104) 상에 제1 터널링 절연체(106)를 형성한다. 상기 제1 터널링 절연체는 원자층 증착법에 의해 증착된 10 나노미터 이하의 알루미늄 산화물과 같은 매우 얇은 층일 수 있다. 매우 얇게 형성될 수 있는 임의의 금속 산화물 또는 금속 질화물과 같은 다른 대안들도 가능하다. 상기 제1 터널링 절연체(106)는 터널링 및 열전자 발생을 가능하게 할 정도로 충분히 얇다. 상기 터널링 절연체는 임의의 적절한 절연체일 수 있는데, 이것에는 산화물, 질화물, 실리콘 질화물, 금속 산화물 등이 포함된다.
본 방법에서, 상기 제1 터널링 절연체(106)는 블랭킷 증착(blanket deposition)에서 등각의 층(conformal layer)으로 형성된다. 이것은 가장 단순하면서도 비용적으로 가장 효율적인 제조 옵션이다. 다만, 상기 제1 터널링 절연체(106)는 상기 트랜지스터 구조의 최종 응용에 적절하게 패터닝될 수 있다.
단계 136에서, 상기 방법은 상기 제1 터널링 절연체(106) 상에 제1 전극(108) 및 제2 전극(110)을 형성한다. 이것들은 이미터 전극과 베이스 전극이다. 상기 제1 및 제2 전극들 각각은 상기 비정질 금속 인터커넥트(104)와 중첩된다. 위에서 바라본 상면도인 도 1a에서, 상기 제1 및 제2 전극들은 상기 비정질 금속 인터커넥트를 가로지르거나 그것과 수직으로 배열되어 있다. 다른 방향의 배열들도 가능하다. 전자들의 이동을 달성하기 위하여, 상기 전극들은 상기 비정질 금속 인터커넥트와 어떻게든 중첩될 것이다.
상기 제1 및 제2 전극들은 결정질 금속 또는 그 밖의 적절한 전도체일 수 있다. 일 실시예에서, 상기 물질은 폴리실리콘, 금속, 반도체 물질, 또는 고전도성의 알루미늄계 물질일 수 있다. 이 전극들은 그래핀(graphene) 층과 같이 원자 수준으로 얇을 수 있다.
일 실시예에서, 상기 제1 전극(108)은 상기 제2 전극과 동시에 형성될 수 있다. 이것은 블랭킷 증착 및 그에 이은 식각에 의해서일 수 있다. 따라서, 상기 제1 및 제2 전극은 동일한 두께 및 동일한 물질 특성을 갖는다. 대안적 실시예에서, 상기 제1 전극(108)은 상기 제2 전극과는 다른 전도성 물질이다. 이러한 실시예에서는, 상기 제1 및 제2 전극들이 상이한 단계에서 형성될 수 있다. 상기 제1 및 제2 전극들은, 상기 트랜지스터가 포함되는 제품에 따라, 상이한 두께, 상이한 물질 특성, 및 상이한 치수를 가질 수 있다. 전자 일함수와 같은 물질 특성 면에서 상기 이미터 전극이 상기 베이스 전극과 상이할 경우, 이러한 차이로 인해 대칭적 전도(symmetrical conduction)가 일어나지 않을 수 있다. 이것은 몇몇 최종 용도 경우들에 있어서는 허용될 수 있다.
단계 138에서, 상기 방법은 상기 제1 및 제2 전극들(108, 110) 상에 제2 절연체(114)를 형성한다. 상기 제2 절연체(114)는 노출된 전체 표면을 덮고, 이상적으로(ideally) 등각이다. 개구들(openings)(116, 118)은 전기적 연결이 이루어질 상기 제1 및 제2 전극들(108, 110)의 표면을 노출시킨다. 상기 제2 절연체는 임의의 적절한 절연체일 수 있는데, 산화물, 질화물, 실리콘 질화물, 금속 산화물 등을 포함한다.
단계 140에서, 상기 방법은 상기 제2 절연체(114) 상에 제3 전극(112)을 형성한다. 상기 제3 전극(112)은 전도성 물질로 형성되는데, 상기 전도성 물질은 단자들(121, 122) 역시도 형성한다. 이 전도성 물질은 등각으로 증착되고 식각되어 상기 제3 전극(112) 및 상기 단자들(121, 122)을 형성할 수 있다. 상기 단자들(121, 122)은 상기 제1 및 제2 전극들에 연결됨으로써 다른 트랜지스터, LED, 또는 다른 전자 회로와 같은 또 다른 장치와의 연결을 제공한다.
후속 단계들로는, 상기 제3 전극(112) 상에 제3 절연체(126)를 형성하는 단계 및 상기 제3 절연체(126)를 평탄화하는 단계가 포함될 수 있다.
도 2a, 2b, 및 2c는, 하나의 비정질 금속층(206)으로부터 형성된 제1 트랜지스터(202) 및 제2 트랜지스터(204)를 포함하는, 본 개시 내용의 대안적 실시예의 상면도 및 단면도들이다.
비전도성인 지지 기판(208) 상에 상기 비정질 금속층(206)이 형성되거나, 또는 상기 비정질 금속층으로부터 기판을 절연시키기 위하여 기판 상에 절연체(미도시)를 포함하는 지지 기판(208) 상에 상기 비정질 금속층(206)이 형성된다. 상기 비정질 금속층(206) 상에 터널링 산화물층(210)이 형성된다. 제1 전극(212) 및 제2 전극(214)이 상기 터널링 산화물 상에 형성되고 동일 평면 상에(coplanar) 존재하며 상기 제1 및 제2 전극들의 일부분들이 상기 비정질 금속층(206)과 중첩되어 있다.
유전체층(218)이 상기 제1 및 제2 전극들(212, 214) 상에 형성된다. 제3 전극(220) 및 제4 전극(222)이 상기 유전체층(218) 상에 형성된다. 상기 제3 전극과 상기 제4 전극의 일부분들이 각각 상기 비정질 금속층 및 상기 제1 및 제2 전극들과 중첩되고 나란히 정렬된다. 상기 제3 및 제4 전극들은 동일한 물질로 동시에 형성된다. 콘택들(224, 226)도 상기 제3 및 제4 전극들과 동시에 형성될 수 있다. 상기 콘택 224는 상기 유전체층을 통해 상기 제2 전극(214)에 연결되고 상기 콘택 226은 상기 유전체층을 통해 상기 제1 전극(212)에 연결된다.
상기 비정질 금속층(206), 상기 제1 전극(212), 및 상기 제3 전극(220)이 중첩되어 형성되는 제1 액티브 영역(228)에서 전자들이 상기 제1 전극(212) 및 상기 비정질 금속층(206)으로 그리고 이들로부터 이동할 수 있다. 상기 비정질 금속층(206), 상기 제2 전극(214), 및 상기 제4 전극(222)이 중첩되는 곳에 해당하는 제2 액티브 영역(230)이 존재한다. 이 제2 액티브 영역(230)에서는 전자들이 상기 제2 전극(214) 및 상기 비정질 금속층(206)으로 그리고 이들로부터 이동할 수 있다.
상기 제1 전극(212) 및 상기 제2 전극(214)은 각각 이미터 및 베이스에 해당한다. 상기 제3 및 제4 전극들(220, 222)은 콜렉터 전극들이다. 이 2 개의 콜렉터 전극들은 공유되는(shared) 베이스-이미터 구조와 함께 2 개의 트랜지스터들을 형성한다. 이 2 개의 트랜지스터 구조는 상기 트랜지스터 구조(100)와 동일한 방법으로 형성될 수 있는데, 차이점이라고 한다면, 제3 전극을 형성할 때 전도층을 더 많이 남긴다는 것에 불과하다.
도 3a, 3b, 및 3c는 본 개시 내용의 또 다른 실시예에 따른 트랜지스터 구조(300)의 상면도 및 단면도들이다. 상기 트랜지스터 구조(300)는 기판(304) 상에 형성된 비정질 금속막(302)을 포함한다. 터널링 절연체(306)가 상기 비정질 금속막(302) 상에 위치한다.
일 영역(308)에서, 상기 터널링 절연체(306)가 얇게 형성되거나, 그렇지 않으면, 상기 터널링 절연체(306)의 다른 영역과는 다른 두께를 갖도록 패터닝된다. 상기 터널링 절연체의 두께를 조정함으로써 상기 트랜지스터 구조(300)의 동작 특성이 조절된다. 상기 터널링 절연체가 어느 한 액티브 영역에서만 선택적으로 얇게 형성되는 경우, 그러한 두께 차이로 인해 이미터-베이스 구조를 통한 대칭적 전도가 일어나지 않을 수 있다. 이것은 몇몇 최종 용도의 경우들에 있어서는 허용될 수 있다.
제1 전극(310)이 상기 비정질 금속막(302)과 중첩되도록 형성되되, 제1 두께(312)를 갖는 상기 터널링 절연체(306)에 의해 상기 비정질 금속막(302)으로부터 이격되어 있다. 상기 제1 전극과 동일한 물질로 동일한 공정 단계에서 형성되거나 상이한 물질로 상이한 타이밍에 형성될 수 있는 제2 전극(314)이 상기 비정질 금속막(302)과 중첩되도록 형성된다. 상기 제2 전극(314)은 상기 제1 전극(310)과 이격되어 있으며, 상기 제1 전극에 대하여 일반적으로 평행한 방향이다.
상기 제2 전극(314)은 상기 제1 두께보다 작은 제2 두께(316)를 갖는 상기 터널링 절연체(306)에 의해 상기 비정질 금속막(302)으로부터 떨어져 있다. 이와 같은 상이한 두께로 인해, 상기 제1 전극과 상기 비정질 금속막(302) 사이에서 이동하는 전자들의 거동은 상기 제2 전극과 상기 비정질 금속막(302) 사이에서 이동하는 전자들의 거동과 다를 것이다. 예를 들어, 패터닝된 상기 터널링 절연체는 상기 제1 및 제2 전극들이 상기 비정질 금속막과 중첩되는 영역들에서 형성될 수 있는 기생 커패시턴스를 최소화할 수 있다. 따라서, 제조 공정 및 최종 제품이 요구하는 바에 따라, 상기 터널링 절연체는 상기 전극들 중 어느 하나의 중첩 영역에서 패터닝될 수 있다.
상기 제1 및 제2 전극들(310, 314) 상에 절연체(318)가 형성된다. 상기 제1 및 제2 전극들 위에 제3 전극(320)이 형성된다. 상기 제3 전극(32)이 형성됨과 동시에 콘택들(322, 324)이 형성되어 상기 제2 전극 및 상기 제1 전극에 각각 연결된다.
도 3d는 도 3a-3c의 트랜지스터 구조(300)를 제조하는 예시적 공정 순서도이다. 단계 326에서, 상기 공정은 상기 기판(304) 상에 비정질 금속막을 형성한다. 단계 328에서, 상기 공정은 상기 비정질 금속막으로부터 이미터-베이스 인터커넥트를 형성한다. 상기 이미터-베이스 인터커넥트는 상기 비정질 금속막(302)이다. 이것은 상기 비정질 금속막(302)의 특정 형태를 형성하기 위하여 상기 비정질 금속막의 잉여 부분을 식각하여 제거함으로써 형성될 수 있다.
단계 330에서, 상기 공정은 상기 비정질 금속막(302) 상에 이미터-베이스 터널링 절연체를 형성한다. 상기 터널링 절연체(306)는 상기 비정질 금속막(302)을 완전히 덮는다. 본 실시예에서, 상기 터널링 절연체(306)는 등각의 층이다. 다른 실시예들에서, 상기 터널링 절연체는 다른 방식으로 형성될 수 있는데, 예를 들어 상기 비정질 금속막(302)의 상면만을 덮도록 형성되거나 상기 비정질 금속막(302)의 상면 중에서도 상기 제1 및 제2 전극들과의 중첩 영역들과 연관된 부분들만을 덮도록 형성될 수 있다.
단계 332에서, 상기 공정은 상기 이미터-베이스 터널링 절연체를 선택적으로 식각함으로써 상기 제2 전극, 즉 베이스 전극과 연관된 상기 제2 두께(316)를 형성한다. 단계 334에서, 상기 공정은 베이스 및 이미터 전극들, 즉 상기 제1 및 제2 전극들을 형성한다. 이것은 증착을 수행하고 상기 제1 및 제2 전극들의 형태를 형성하기 위한 식각을 수행함으로써 달성될 수 있다.
단계 336에서, 상기 공정은 상기 제1 및 제2 전극들 상에 콜렉터-베이스 절연체를 형성한다. 상기 제1 및 제2 전극들에 대한 접촉 기회를 제공하기 위하여 상기 콜렉터-베이스 절연체(절연체 318)에 개구 340과 같은 개구들이 형성된다.
단계 338에서, 상기 공정은 상기 제3 전극(320) 및 콘택(322)과 같은 콜렉터 전극 및 다른 콘택들을 형성한다.
도 4a, 4b, 및 4c는 본 개시 내용의 대안적 실시예로서 상이한 치수를 갖는 베이스 전극과 이미터 전극을 갖는 트랜지스터 구조(400)에 대한 것이다. 상기 트랜지스터 구조는 평면 기판(404) 상의 비정질 금속 인터커넥트(402)를 포함한다. 상기 비정질 금속 인터커넥트(402)는 위에서 아래로 볼 때 직사각형이며 단면 라인 4B-4B를 따라 제1 방향으로 연장된 가장 긴 치수를 갖는다.
터널링 절연체(406)가 상기 인터커넥트(402) 상에 위치한다. 이미터 전극(408)이 상기 터널링 절연체(406) 상에 위치한다. 베이스 전극(410)도 상기 터널링 절연체(406) 상에 위치하며, 상기 이미터 전극으로부터 이격되어 있다. 상기 이미터 전극과 베이스 전극 모두는 적어도 부분적으로 상기 인터커넥트(402)의 상면 상에 위치하며 그것과 중첩되어 있다.
상기 베이스 전극은 상기 인터커넥트(402) 위에서 상기 인터커넥트(402)와 나란히 배열되어 있는 적어도 일부분(412)을 포함하는데, 상기 일부분(412)은 상기 이미터 전극(408)의 제2 치수(416)보다 작은 제1 치수(414)를 갖는다. 상이한 치수를 가짐으로써 트랜지스터의 동작 특성이 변하게 되는데, 이를 통해 제조자가 트랜지스터 구조를 조절할 수 있는 기회를 얻게 된다. 예를 들어, 상기 베이스 전극을 더욱 얇게 만듦으로써 상기 트랜지스터 구조의 이득(gain)을 증가시킬 수 있다. 상기 베이스 전극과 상기 이미터 전극은 동일한 물질이거나 상이한 물질일 수 있다.
상기 베이스 전극의 제1 부분은 제1 두께를 갖고 상기 베이스 전극의 제2 부분은 상기 제1 두께보다 작은 제2 두께를 갖도록 하기 위하여, 상기 베이스 전극은 제1 두께를 갖도록 형성된 후 도시된 바와 같이 얇게 만들어질 수 있다. 대안적으로, 상기 베이스 전극은 상기 이미터 전극과 상이한 공정 단계에서 형성될 수 있으며 상기 이미터 전극보다 얇게 형성될 수 있다. 일단 형성된 베이스 전극의 일부를 제거하는 대신에, 상기 베이스 전극은 상기 이미터 전극보다 얇은 층으로 형성될 수 있다.
제1 유전체층(418)이 상기 베이스 전극 및 상기 이미터 전극 상에 형성된다. 콜렉터 전극(420)이 상기 제1 유전체층(418) 상에 형성된다. 상기 베이스 전극에 대한 콘택(422)이 상기 콜렉터 전극(420)과 동일한 물질로 상기 콜렉터 전극(420)과 동시에 형성될 수 있다. 상기 제1 유전체층을 관통하는 개구가 형성됨으로써 상기 베이스 전극에 대한 콘택이 가능해진다. 또 다른 콘택(424)이 이미터 전극에 대하여 유사한 방식으로 형성될 수 있다.
제2 유전체층(426)이 상기 콜렉터 전극 및 콘택들(422, 424) 상에 형성될 수 있다. 어떤 실시예들에서는, 상기 콜렉터 단자를 다른 장치에 연결하기 위하여 상기 제2 유전체층(426)를 관통하는 콘택(428)이 형성될 수 있다.
도 5a, 5b, 및 5c는 본 개시 내용의 또 다른 실시예에 따라 형성된 트랜지스터 구조(500)의 상면도 및 단면도들이다. 이 트랜지스터 구조(500)는 기판(504) 상에 형성된 비정질 금속층(502)을 포함한다. 터널링 산화물층(506)이 상기 비정질 금속층(502) 상에 형성된다. 베리어 층(barrier layer)(508)이 상기 터널링 산화물층(506) 상에 형성된다. 상기 베리어 층(508)은 금속 산화물과 같은 무기물이거나 폴리머와 같은 유기물, 또는 임의의 적절한 물질일 수 있다. 상기 베리어 층(508)은 상기 비정질 금속과 전극이 중첩됨으로써 야기될 수 있는 기생 커패시턴스를 최소화할 수 있다.
제1 개구(510)가 상기 베리어 층(508)에 형성된다. 제1 전극(512)이 상기 제1 개구(510) 내에 형성된다. 상기 제1 전극은 상기 비정질 금속층(502)과 중첩되어 있다. 제2 개구(507)가 상기 비정질 금속층(502)의 일부와 중첩되도록 상기 베리어 층(508)에 형성된다. 제2 전극(514)이 상기 비정질 금속층(502)과 중첩되도록 형성되며 상기 제2 전극의 일부는 상기 제2 개구(507) 내에 존재한다.
유전체층(516)이 상기 제1 및 제2 전극들(512, 514) 상에 형성된다. 제3 전극(518)이 상기 유전체층 상에 형성된다. 본 실시예에서 그리고 본 개시 내용에서 설명되는 다른 실시예들에서, 그 어느 층들도 평탄화되지 않는다. 다른 실시예들에서, 각 층 또는 층들 중 몇 개는 최종 제품이 요구하는 바에 따라 평탄화될 수도 있다.
제4 전극(520) 및 제5 전극(522)이 상기 제1 전극(512) 및 상기 제2 전극(514)에 각각 연결된다. 상기 제4 및 제5 전극들(520, 522)은 상기 제3 전극(518)과 동일한 물질로 상기 제3 전극(518)과 동시에 형성될 수 있다.
본 실시예에서 또는 본 개시 내용의 어느 실시예에서도, 상기 제1 및 제2 전극들은 그래핀, MoS2, W2, Ti3C2, GaN, BN, Ca2N, 또는 다른 적절한 물질과 같은 초박형(ultra-thin) 2-D 전도체로 형성될 수 있다. 상기 트랜지스터 구조의 이득(gain)을 조정하기 위하여 다른 물질이 선택될 수도 있다. 어떤 실시예들에서는, 상기 제1 전극은 전도성 물질로 형성된 원자 수준으로 얇은 층(atomically thin layer)이고 상기 제2 전극은 전도성 물질로 형성된 상당히 더 두꺼운 층이다. 이 층들을 위한 전도성 물질들은 상이한 타입의 전도체들일 수 있다.
도 6은 본 개시 내용의 대안적 실시예로서, 기판(606)의 홈(recess) 내에 형성된 비정질 금속층(602)을 갖는 트랜지스터 구조(600)를 포함한다. 상기 비정질 금속층(602)의 제1 표면(608)은 상기 기판(606)의 제1 표면(610)과 동일 평면 상에 존재한다(coplanar).
상기 기판의 상기 제1 표면과 상기 비정질 금속층(602) 상에 터널링 산화물층(612)이 형성된다. 제1 및 제2 전극들(614, 616)이 상기 터널링 산화물층(612) 상에 형성된다. 상기 제1 전극(614)은 상기 비정질 금속층의 제1 부분과 중첩되어 있으며, 상기 제2 전극(616)은 상기 비정질 금속층의 제2 부분과 중첩되어 있다.
제1 유전체층(618)이 상기 제1 및 제2 전극들 상에 존재한다. 제3 전극(620)이 상기 제1 유전체층(618)의 평면 상에 형성된다. 제2 유전체층(622)이 상기 제3 전극 상에 존재한다.
도 7은 본 개시 내용의 대안적 실시예로서, 기판(704)의 평면 상에 비정질 금속층(702)이 존재하는 트랜지스터 구조(700)를 갖는다. 터널링 산화물층(706)이 상기 비정질 금속층(702) 상에 존재한다. 상기 비정질 금속층(702)의 측면들과 상기 터널링 산화물층(706)의 측면들은 동일 평면 상에 존재한다(coplanar). 이것은, 비정질층을 형성하고, 터널링 산화물층을 형성하며, 이어서 두 층들을 동시에 식각함으로써 얻어질 수 있다.
제1 및 제2 전극들(712, 714)이 상기 터널링 산화물층 상에 형성된다. 유전체층(716)이 상기 제1 및 제2 전극들 상에 형성된다. 제3 전극(718)이 상기 유전체층(716) 상에 형성된다.
도 8은 본 개시 내용의 트랜지스터 구조에 따라 형성된 공통 베이스 트랜지스터 구조이다. 비정질 열전자 트랜지스터(800)는 이미터(E), 베이스(B), 및 콜렉터(C)를 갖는다. 상기 베이스는 접지에 연결되어 있다. 상기 콜렉터는 저항 RL에 연결되어 있는데, 상기 저항 RL은 부하(load)를 나타내며 다른 회로일 수 있다. 전압 공급원(voltage supply) VBC는 접지와 상기 저항 RL 사이에 연결되어 있다. 전원 공급원 VBE는 접지와 저항 Rin 사이에 연결되어 있다. 전류 공급원(802)은 상기 전압 공급원 VBE와 상기 저항 Rin 사이에 연결되어 있다. 상기 저항 Rin은 상기 이미터(E)에 연결되어 있다.
도 9는 본 개시 내용의 트랜지스터 구조에 따라 형성된 공통 이미터 트랜지스터(900)이다. 상기 트랜지스터(900)는 이미터(E), 베이스(B), 및 콜렉터(C)를 갖는 비정질 열전자 트랜지스터이다. 상기 이미터는 접지에 연결되어 있다. 상기 콜렉터는 저항 RL에 연결되어 있는데, 상기 저항 RL은 부하(load)를 나타내며 다른 회로일 수 있다. 전압 공급원 VCE는 접지와 상기 저항 RL 사이에 연결되어 있다. 전원 공급원 VBE는 접지와 저항 Rin 사이에 연결되어 있다. 전류 공급원(902)은 상기 전압 공급원 VBE와 상기 저항 Rin 사이에 연결되어 있다. 상기 저항 Rin은 상기 베이스(B)에 연결되어 있다.
도 10은 본 개시 내용의 트랜지스터 구조에 따라 형성된 공통 콜렉터 트랜지스터(1000)이다. 상기 트랜지스터(1000)는 이미터(E), 베이스(B), 및 콜렉터(C)를 갖는 비정질 열전자 트랜지스터이다. 상기 이미터(E)는 저항 RL을 통해 접지에 연결되어 있는데, 상기 저항 RL은 부하(load)를 나타내며 다른 회로일 수 있다. 전압 공급원 VCE는 접지와 상기 콜렉터(C) 사이에 연결되어 있다. 전원 공급원 VBE는 접지와 저항 Rin 사이에 연결되어 있다. 전류 공급원(1002)은 상기 전압 공급원 VBE와 상기 저항 Rin 사이에 연결되어 있다. 상기 저항 Rin은 상기 베이스(B)에 연결되어 있다.
도 11a 및 11b는 단일단 공통 이미터 증폭기 회로 및 관련 신호를 나타낸 것이다. 이것은 증폭기와 같은 일반적 회로에 AMHET를 포함시킨 것을 나타낸다. 도 11b에는, DC 바이어스 전압(Q)이 예시되어 있다. 제1 저항(R1), 제2 저항(R2), 및 제1 커패시터(C1)가 서로 연결되며 AMHET(1100)에 연결되는 지점에 이 바이어스 전압(Q)이 인가된다. Vin의 전압이 상기 제1 커패시터(C1)의 플레이트와 접지 사이에 인가된다. 전압 VCC가 상기 제1 저항(R1)과 부하 저항(RL)에 연결된다. 제2 커패시터(C2)가 제3 저항(RE)과 접지 사이에 연결된다. 출력 신호(VOUT)는 도 11b에 예시된 증폭된 신호이다.
도 12 및 13은 본 개시 내용의 트랜지스터를 다수 포함하는 개략적 회로도들이다. 도 12는 플립플롭(flip-flop)으로 배열된 제1 AMHET(1200) 및 제2 AMHET(1202)를 포함한다. 상기 제1 및 제2 AMHET들의 이미터들(E) 각각은 접지에 연결되어 있다. 베이스들(B) 각각은 제1 저항들(1204, 1206)에 각각 연결되어 있다. 상기 제1 저항들 각각은 전압 공급원 VBB에도 연결되어 있다. 상기 제1 AMHET(1200)의 베이스(B)는 제2 저항(1208)에 연결되어 있다. 상기 제2 저항(1208)은 제3 저항(1210)을 통해 상기 제2 AMHET(1202)의 콜렉터(C)에 연결되어 있다. 상기 제2 AMHET(1202)의 베이스(B)는 상기 제1 AMHET(1200)의 콜렉터(C)에 연결되어 있다. 제4 저항(1212)이 상기 제1 AMHET의 콜렉터(C)와 전압 공급원 VCC 사이에 연결되어 있다. 제5 저항(1214)이 상기 제2 AMHET의 콜렉터(C)와 상기 전압 공급원 VCC 사이에 연결되어 있다.
이러한 AMHET 플립플롭 구조는 카운터, 시프트 레지스터, 클럭 펄스 발생기, 또는 다른 회로들과 같은 다양한 스위칭 응용들에 접목될 수 있다. 이것들은, 예를 들어 레이더 응용 또는 통신 시스템에서와 같이, 메모리 회로, 릴레이 컨트롤 기능, 또는 그 밖의 기능들에 접목될 수 있다. 최종 응용에 따른 신호를 형성하기 위하여 용량성 구성요소들(capacitive components)이 포함될 수 있다.
도 13은 제1 AMHET(1300) 및 제2 AMHET(1302)를 포함하는 회로 구조의 대안적 실시예이다. 상기 제1 AMHET의 이미터(E)는 상기 제2 AMHET의 베이스(B)에 연결되어 있다. 상기 제1 및 제2 AMHET들의 콜렉터들은 서로 연결되어 있다. 상기 제1 AMHET(1300)의 베이스는 저항 RB에 연결되어 있는데, 상기 저항 RB는 부하(load) 또는 다른 회로를 나타낸다. 상기 콜렉터들(C)은 저항 RL에 연결되어 있는데, 상기 저항 RL은 부하(load) 또는 다른 회로를 나타낸다. 상기 저항 RL은 전압 VCC에 연결되어 있다. 상기 제2 AMHET(1302)의 이미터(E)는 접지에 연결되어 있다.
도 14는 어레이 내에서 본 개시 내용의 트랜지스터 구조이다. 상기 어레이는 디스플레이에 포함되거나, 예를 들어 x-레이 검출기에서와 같이, 센서와 통합될 수 있다. 상기 어레이(1400)는 다수의 행들(rows)(1404)과 다수의 열들(columns)(1402)을 포함한다. 각각의 행은 상기 어레이의 AMHET 트랜지스터들(1401)에 베이스 신호를 전도(conduct)할 수 있다. 각각의 열은 상기 AMHET 트랜지스터들(1401)에 이미터 신호를 전도할 수 있다. 상기 AMHET 트랜지스터(1401)는 비정질 금속층(1406)을 포함한다. 이미터 전극(1410)이 상기 비정질 금속층(1406)과 중첩되어 있고 상기 열(1402)에 연결되어 있다. 베이스 전극(1408)이 상기 비정질 금속층(1406)과 중첩되어 있고 상기 행(1404)에 연결되어 있다. 콜렉터 전극 및 콘택(1414)이 상기 비정질 금속층(1406) 및 상기 베이스 전극(1408)과 중첩되어 있다. 상기 콜렉터 전극(1414)은 다른 픽셀 또는 셀(cell) 제어 요소에 연결되어 있다. 상기 콜렉터 전극(1414)은 커패시터 또는 다른 트랜지스터에 연결될 수 있다.
이러한 AMHET 트랜지스터(1401)는 공통 베이스, 공통 이미터, 또는 공통 콜렉터 모드들에서 매트릭스 스위치로 동작될 수 있다. 본 구체적 예는 공통 이미터 배열(configuration)이다. 이러한 매트릭스 스위치는 단일 구성요소에 대한 제어를 가능하게 한다.
다수의 AMHET 트랜지스터들(1401)은 액정 디스플레이, 유기발광다이오드 디스플레이, 전기영동(electrophoretic), 전계발광(electroluminescent) 등과 같은 다양한 능동 매트릭스 디스플레이 기술에 포함될 수 있다. 각각의 구체적 능동 매트릭스 응용은 디스플레이를 형성하기 위하여 추가적 회로 요소들을 가질 것이다. 저항기, 커패시터, 다이오드, 다른 트랜지스터, 또는 다른 전자 요소들과 같은, 상기 추가적 요소들 중 어떤 것들은 상기 AMHET와 동일한 공정 단계에서 형성되거나 또는 후속 공정에서 형성될 수 있다. 도 15는 AMHET(1502)를 포함하는 액정 디스플레이 회로(1500)의 일 예이다. 상기 AMHET(1502)의 이미터(E)는 스토리지 커패시터(1504) 및 액정 커패시터(1506)에 연결되어 있다. 상기 스토리지 커패시터(1504)와 액정 커패시터(1506) 각각은 접지에도 연결되어 있다. 상기 AMHET(1502)의 베이스는 저항 RB에 연결되어 있다. 상기 AMHET(1502)의 콜렉터는 저항 RL에 연결되어 있다.
도 16은 제1 AMHET(1604) 및 제2 AMHET(1606)을 포함하는 유기발광다이오드(OLED)(1602)를 구동하기 위한 회로(1600)이다. 상기 제1 AMHET의 이미터(E)는 상기 제2 AMHET의 베이스에 연결되어 있다. 스토리지 커패시터가 상기 제2 AMHET의 베이스와 접지 사이에 연결되어 있다. 상기 제2 AMHET의 이미터는 OLED에 연결되어 있다.
위에서 설명된 다양한 실시예들은 또 다른 실시예들을 제공하기 위하여 결합될 수 있다. 본 명세서에서 참조되고/참조되거나 출원 데이터 시트에 나열된 미국 특허들, 미국 특허출원공개공보들, 미국 특허출원들, 외국 특허들, 외국 특허출원들 및 비특허 공개문헌들 모두는 그 전체로서 본 명세서에 참조로 병합된다. 상기 실시예들의 관점들은, 또 다른 실시예들을 제공하기 위하여 상기 다양한 특허들, 출원들 및 공개문헌들의 기술적 사상을 채택하는 것이 필요할 경우, 수정될 수 있다.
상기 실시예들에 대한 이러한 변경들 및 그 밖의 다른 변경들이 전술한 상세한 설명에 비추어 행하여질 수 있다. 일반적으로, 아래의 청구항들에서 사용된 용어들은, 그 청구항들을 본 명세서 및 특허청구범위에 개시된 특정 실시예들로 한정하는 것으로 해석될 것이 아니라, 그 청구항들이 커버할 자격이 있는 모든 범위의 균등물들과 함께 모든 가능한 실시예들을 포함하는 것으로 해석되어야 한다. 따라서, 청구항들은 본 개시 내용에 의해 한정되지 않는다.

Claims (21)

  1. 비전도성 기판;
    상기 비전도성 기판 상의 비정질 금속층;
    상기 비정질 금속층 상의 터널링 유전체층;
    상기 터널링 유전체층 상의 제1 전극 및 제2 전극 - 상기 제1 전극 및 상기 제2 전극 각각은 상기 비정질 금속층과 중첩되어 있음 -;
    상기 제1 및 제2 전극들 상의 제2 유전체층; 및
    상기 제2 유전체층 상의 제3 전극 - 상기 제3 전극은 상기 제2 전극 및 상기 비정질 금속층과 중첩되어 있고, 상기 제1 및 제2 전극들은 상기 제3 전극과 상기 비정질 금속층 사이에 존재함 -
    을 포함하는 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 전극들은 상기 터널링 유전체층 상의 결정질 금속인,
    장치.
  3. 제1항에 있어서,
    상기 제1 전극은 제1 전도성 물질이고,
    상기 제2 전극은 상기 제1 전도성 물질과 상이한 제2 전도성 물질인,
    장치.
  4. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 동일한 전도성 물질인,
    장치.
  5. 제1항에 있어서,
    상기 터널링 유전체층은 금속 산화물 또는 금속 질화물을 포함하는,
    장치.
  6. 제1항에 있어서,
    상기 제1 전극은 제1 두께를 갖고,
    상기 제2 전극은 상기 제1 두께와 상이한 제2 두께를 갖는,
    장치.
  7. 제1항에 있어서,
    상기 터널링 유전체층은 제1 두께를 갖는 제1 부분 및 상기 제1 두께보다 작은 제2 두께를 갖는 제2 부분을 포함하고,
    상기 제2 전극의 적어도 일부는 상기 제2 부분 상에 존재하는,
    장치.
  8. 제7항에 있어서,
    상기 제2 부분은 상기 비정질 금속층과 중첩되어 정렬되어 있는,
    장치.
  9. 제1항에 있어서,
    상기 비정질 금속층은 제1 방향을 따라 제1 치수를 갖고 상기 제1 방향에 수직인 제2 방향을 따라 상기 제1 치수보다 작은 제2 치수를 가지며,
    상기 제1 전극은 상기 제1 방향을 따라 제3 치수를 갖고 상기 제2 방향을 따라 상기 제3 치수보다 큰 제4 치수를 가지며,
    상기 제2 전극은 상기 제1 방향을 따라 제5 치수를 갖고 상기 제2 방향을 따라 상기 제5 치수보다 큰 제6 치수를 갖는,
    장치.
  10. 제1항에 있어서,
    상기 제1 전극에 연결된 제1 단자 및 상기 제2 전극에 연결된 제2 단자를 더 포함하는,
    장치.
  11. 제10항에 있어서,
    상기 제1 단자는 상기 제2 유전체층을 통해 상기 제1 전극에 연결되고 상기 제2 단자는 상기 제2 유전체층을 통해 상기 제2 전극에 연결된,
    장치.
  12. 기판;
    상기 기판 상의 비정질 금속층 - 상기 비정질 금속층은 제1 방향을 따라 연장된 길이(length) 및 상기 제1 방향을 가로지르는 제2 방향을 따라 연장된 폭(width)을 가짐 -;
    상기 비정질 금속층 상의 터널링 산화물층;
    상기 터널링 산화물층 상의 이미터 전극 - 상기 이미터 전극은 상기 비정질 금속층의 제1 부분과 중첩되어 있고, 상기 이미터 전극은 상기 제2 방향을 따라 연장된 길이 및 상기 제1 방향을 따라 연장된 폭을 가짐 -;
    상기 터널링 산화물층 상의 베이스 전극 - 상기 베이스 전극은 상기 비정질 금속층의 제2 부분과 중첩되어 있고, 상기 베이스 전극은 상기 제2 방향을 따라 연장된 길이 및 상기 제1 방향을 따라 연장된 폭을 가짐 -;
    상기 이미터 전극 및 상기 베이스 전극 상의 절연체; 및
    상기 절연체 상의 콜렉터 전극 - 상기 콜렉터 전극은 상기 베이스 전극 및 상기 비정질 금속층의 상기 제2 부분과 중첩되어 있음 -
    을 포함하는 장치.
  13. 제12항에 있어서,
    상기 콜렉터 전극은 상기 제1 방향을 따라 연장된 길이 및 상기 제2 방향을 따라 연장된 폭을 갖되, 상기 폭은 상기 길이보다 작은,
    장치.
  14. 제12항에 있어서,
    상기 이미터 전극의 길이는 상기 이미터 전극의 폭보다 크고,
    상기 베이스 전극의 길이는 상기 베이스 전극의 폭보다 큰,
    장치.
  15. 비전도성 기판 상에 비정질 금속층을 형성하는 단계;
    상기 비정질 금속층 위에 등각의(conformal) 제1 유전체층을 형성하는 단계;
    상기 등각의 제1 유전체층 상에 제1 전도층을 형성하는 단계;
    상기 제1 전도층을 패터닝함으로써 상기 등각의 제1 유전체층 상에 이미터 단자 및 베이스 단자를 형성하는 단계;
    상기 이미터 단자 및 상기 베이스 단자 위에 등각의 제2 유전체층을 형성하는 단계;
    상기 등각의 제2 유전체층에 개구들(openings)을 패터닝하는 단계;
    상기 등각의 제2 유전체층 상에 그리고 상기 개구들 내에 제2 전도층을 형성하는 단계; 및
    상기 제2 전도층을 패터닝함으로써 상기 등각의 제2 유전체층 상에 콜렉터 단자를 형성하고 상기 이미터 단자 및 상기 베이스 단자에 대한 콘택들(contacts)을 형성하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    상기 등각의 제2 유전체층 형성 단계는 상기 등각의 제2 유전체층을 상기 등각의 제1 유전체층보다 두껍게 형성하는 단계를 포함하는,
    방법.
  17. 기판;
    상기 기판 상의 비정질 금속층;
    상기 비정질 금속층 상의 제1 절연체;
    상기 제1 절연체 상에 위치하며 상기 비정질 금속층의 제1 부분과 중첩되어 있는 제1 전극;
    상기 제1 절연체 상에 위치하며 상기 비정질 금속층의 제2 부분과 중첩되어 있는 제2 전극;
    상기 제1 및 제2 전극들 상의 제2 절연체;
    상기 제2 절연체를 관통하며 상기 제1 전극에 연결되어 있는 제1 콘택;
    상기 제2 절연체를 관통하며 상기 제2 전극에 연결되어 있는 제2 콘택; 및
    상기 제2 절연체 상에 위치하며 상기 비정질 금속층의 상기 제2 부분과 중첩되어 있는 제3 전극
    을 포함하는 장치.
  18. 제17항에 있어서,
    상기 제2 절연체 상에 위치하며 상기 비정질 금속층의 상기 제1 부분과 중첩되어 있는 제4 전극을 더 포함하는,
    장치.
  19. 제17항에 있어서,
    상기 제1 전극이 상기 제2 전극보다 두꺼운,
    장치.
  20. 제17항에 있어서,
    상기 제1 절연체와 상기 제1 및 제2 전극들 사이에 제3 절연체를 더 포함하는,
    장치.
  21. 제20항에 있어서,
    상기 비정질 금속층의 상기 제1 부분에 대응하는 위치에서 상기 제3 절연체 내에 존재하는 제1 개구 및 상기 비정질 금속층의 상기 제2 부분에 대응하는 위치에서 상기 제3 절연체 내에 존재하는 제2 개구를 더 포함하는,
    장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017066332A1 (en) 2015-10-13 2017-04-20 Amorphyx, Inc. Amorphous metal thin film nonlinear resistor
JP7068265B2 (ja) 2016-07-07 2022-05-16 アモルフィックス・インコーポレイテッド アモルファス金属ホットエレクトロントランジスタ
KR20200130466A (ko) 2018-03-30 2020-11-18 아모르픽스, 인크 비정질 금속 박막 트랜지스터
US11830961B2 (en) * 2018-09-02 2023-11-28 Newport Fab, Llc Silicon nitride hard mask for epitaxial germanium on silicon
CN110137192A (zh) * 2019-04-19 2019-08-16 华中科技大学 一种硫化钼图像传感存储器及其制备方法
CN110808266A (zh) * 2019-10-15 2020-02-18 深圳市华星光电技术有限公司 具有透明电极的显示基板及其制备方法
DE102020116068A1 (de) 2020-06-18 2021-12-23 Westfälische Wilhelms-Universität Münster Transparente Resonante Tunneldiode und Verfahren zu ihrer Herstellung

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060012000A1 (en) 2001-05-21 2006-01-19 Estes Michael J Thin-film transistors based on tunneling structures and applications
US20140048797A1 (en) 2012-08-17 2014-02-20 Hannstar Display Corp. Semiconductor device
US20140191197A1 (en) 2009-05-12 2014-07-10 The State of Oregon acting by and through the State Board of Higher Education on behalf of Orego Amorphous multi-component metallic thin films for electronic devices
US20140368310A1 (en) 2012-11-12 2014-12-18 E. William Cowell, III Amorphous metal thin-film non-linear resistor
US20150115260A1 (en) 2008-09-08 2015-04-30 Chan-Long Shieh Stable amorphous metal oxide semiconductor

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4204275A (en) * 1978-10-20 1980-05-20 Harris Corporation Unisolated EAROM memory array
JPH02137828A (ja) 1988-11-18 1990-05-28 Seiko Instr Inc 電気光学装置の入力保護装置
JPH0750697B2 (ja) 1989-02-20 1995-05-31 株式会社東芝 半導体装置の製造方法
EP0434627A3 (en) 1989-12-18 1991-10-23 Ois Optical Imaging Systems, Inc. Balanced drive symmetric mim diode configuration for liquid crystal displays and method of operating same
US5212537A (en) 1990-07-12 1993-05-18 Applied Materials, Inc. Calibration technique for monochromators and spectrophotometers
JPH0476954A (ja) * 1990-07-19 1992-03-11 Ricoh Co Ltd Ｍｉｍｉｍ素子
JPH05102147A (ja) 1991-10-07 1993-04-23 Sony Corp アモルフアス金属の形成方法及びアモルフアス金属膜を有する半導体装置
US6714625B1 (en) * 1992-04-08 2004-03-30 Elm Technology Corporation Lithography device for semiconductor circuit pattern generation
US5893621A (en) 1994-07-14 1999-04-13 Citizen Watch Co., Ltd. Liquid crystal display and method of manufacturing the same
GB9525784D0 (en) * 1995-12-16 1996-02-14 Philips Electronics Nv Hot carrier transistors and their manufacture
JP3193973B2 (ja) 1997-07-03 2001-07-30 松下電器産業株式会社 容量素子およびその製造方法
JPH11305267A (ja) 1998-04-23 1999-11-05 Seiko Epson Corp アクティブマトリクス基板およびその製造方法ならびに液晶パネルおよびそれを用いた電子機器
US6657230B1 (en) 1998-11-30 2003-12-02 Seiko Epson Corporation Electro-optical device having a symmetrically located contact hole and method of producing the same
JP4019600B2 (ja) 1998-11-30 2007-12-12 セイコーエプソン株式会社 電気光学装置及びプロジェクタ
TW500937B (en) 1999-07-13 2002-09-01 Samsung Electronics Co Ltd Liquid crystal display
JP4157707B2 (ja) 2002-01-16 2008-10-01 株式会社東芝 磁気メモリ
JP4076954B2 (ja) 2002-01-28 2008-04-16 富士通株式会社 取引方法及びそれを実行するための取引システム
JP2003347308A (ja) * 2002-05-22 2003-12-05 Nec Compound Semiconductor Devices Ltd 半導体装置及びその製造方法
US7330369B2 (en) * 2004-04-06 2008-02-12 Bao Tran NANO-electronic memory array
CN101015066A (zh) * 2004-04-26 2007-08-08 科罗拉多大学理事会 热电子晶体管
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
JP2008004588A (ja) 2006-06-20 2008-01-10 Epson Imaging Devices Corp 非線形素子の製造方法、非線形素子および電気光学装置
CN100576472C (zh) * 2006-12-12 2009-12-30 中芯国际集成电路制造(上海)有限公司 具有非晶硅monos存储单元结构的半导体器件及其制造方法
JP4545780B2 (ja) 2007-07-09 2010-09-15 株式会社 日立ディスプレイズ 有機発光表示装置の製造方法
JP2009130167A (ja) 2007-11-26 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
JP2010123338A (ja) 2008-11-18 2010-06-03 Canon Inc 画像表示装置
US8838116B2 (en) 2009-05-19 2014-09-16 Qualcomm Incorporated Minimizing interference to non-associated users
US8575753B2 (en) 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
KR20180059577A (ko) 2009-11-27 2018-06-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8530273B2 (en) 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
US20140302310A1 (en) 2011-03-18 2014-10-09 The State of Oregon Acting by and Through the State Board of Higher Education on Behalf of Or... Amorphous multi-component metal/metal oxide nanolaminate metamaterials and devices based thereon
US9006024B2 (en) 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN104022044B (zh) 2013-03-01 2017-05-10 北京京东方光电科技有限公司 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置
CN103268891B (zh) 2013-03-28 2016-08-10 北京京东方光电科技有限公司 一种薄膜晶体管、非晶硅平板探测基板及制备方法
US9564478B2 (en) 2013-08-26 2017-02-07 Apple Inc. Liquid crystal displays with oxide-based thin-film transistors
US9876183B2 (en) 2015-01-30 2018-01-23 Northwestern University Charge-transporting metal oxide-polymer blend thin films
US10234734B2 (en) 2015-07-24 2019-03-19 Oregon State University In-plane switching liquid crystal display backplane using amorphous metal non-linear resistors as active sub-pixel devices
CN204994473U (zh) 2015-08-03 2016-01-27 上海爱农机电设备有限公司 便携式超细雾化机
WO2017066332A1 (en) 2015-10-13 2017-04-20 Amorphyx, Inc. Amorphous metal thin film nonlinear resistor
KR20170087574A (ko) 2016-01-20 2017-07-31 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP7068265B2 (ja) 2016-07-07 2022-05-16 アモルフィックス・インコーポレイテッド アモルファス金属ホットエレクトロントランジスタ
US10746614B2 (en) 2017-09-18 2020-08-18 Korea University Research And Business Foundation, Sejong Campus Stretchable multimodal sensor and method of fabricating of the same
KR101934026B1 (ko) 2017-09-21 2018-12-31 고려대학교 세종산학협력단 비정질 금속층을 포함하는 전극 또는 배선을 포함하는 유연 디스플레이 소자 및 이의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060012000A1 (en) 2001-05-21 2006-01-19 Estes Michael J Thin-film transistors based on tunneling structures and applications
US20150115260A1 (en) 2008-09-08 2015-04-30 Chan-Long Shieh Stable amorphous metal oxide semiconductor
US20140191197A1 (en) 2009-05-12 2014-07-10 The State of Oregon acting by and through the State Board of Higher Education on behalf of Orego Amorphous multi-component metallic thin films for electronic devices
US20140048797A1 (en) 2012-08-17 2014-02-20 Hannstar Display Corp. Semiconductor device
US20140368310A1 (en) 2012-11-12 2014-12-18 E. William Cowell, III Amorphous metal thin-film non-linear resistor

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