KR20230052015A - 수직 성장한 결정립을 가지는 활성층을 포함하는 스페이스-프리 수직 전계 효과 트랜지스터 - Google Patents

수직 성장한 결정립을 가지는 활성층을 포함하는 스페이스-프리 수직 전계 효과 트랜지스터 Download PDF

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Abstract

본 발명의 일실시예는, 수직 전계 효과 트랜지스터에 있어서, 스페이서가 요구되지 않으며, 이에 따라 전하의 계면 산란 문제가 월등히 개선되어 전기적 특성이 우수한 수직 전계 효과 트랜지스터를 제공할 수 있다.
본 발명의 일실시예에 따른 수직 전계 효과 트랜지스터는, 기판; 상기 기판 상에 위치하는 소스 전극; 상기 소스 전극 상에 위치하며, 수직 성장한 결정립을 가지는 활성층; 상기 활성층 상에 위치하며, 상기 활성층에 의해 상기 소스 전극과 이격되어 위치하는 드레인 전극; 상기 활성층 측면에 위치하는 게이트 절연층; 상기 게이트 절연층 상에 위치하는 게이트 전극;을 포함한다.

Description

수직 성장한 결정립을 가지는 활성층을 포함하는 스페이스-프리 수직 전계 효과 트랜지스터{A SPACE-FREE VERTICAL FIELD EFFECT TRANSISTOR COMPRISING AN ACTIVE LAYER HAVING VERTICALLY GROWN GRAINS}
본 발명은 전계 효과 트랜지스터에 관한 것으로, 더욱 상세하게는 수직 성장한 결정립을 가지는 활성층과 수직 구조를 채택하여 기존의 수직 전계 효과 트랜지스터에 필수적으로 요구되던 스페이스를 제거한 전계 효과 트랜지스터에 관한 것이다.
전자기기의 소형화 고-집적화 추세에 따라 내장되는 소자의 크기 또한 소형화 고-집적화가 요구되고 있다. 이러한 요구에 따라 트랜지스터는 지속적으로 발전해왔다. 수직 전계 효과 트랜지스터는 기존의 수평 전계 효과 트랜지스터가 가지는 한계를 극복하고자 개발된 형태이다.
수직 전계 효과 트랜지스터는 소스 영역으로부터 드레인 영역으로 연결된 채널이 수직으로 형성되어 있어서 채널의 길이를 쉽게 조절할 수 있는 특징이 있으며, 채널의 길이를 줄여 기존 트랜지스터의 전기적 특성을 향상할 수 있다.
수직 전계 효과 트랜지스터의 초기 구조를 살피면, 소스 전극 상에 스페이서에 의해 이격되어 위치하는 드레인 전극이 위치하며, 채널이 측벽에 위치하여 소스 전극과 드레인 전극을 연결하는 구조이다.
이러한 초기 수직 전계 효과 트랜지스터는 소스 전극과 드레인 전극을 전기적으로 절연시키는 스페이서를 필수적으로 요구했는데 이러한 스페이서는 일반적으로 식각이 굉장히 힘든 물질들이 사용되었기에 식각에 있어서 건식 식각 방식으로도 많은 문제가 있었다. 대표적으로 선택비가 떨어지고 낮은 품질의 식각으로 계면 결함을 형성, 기울어진 측벽 등의 문제점이 있었으며, 이러한 문제는 결과적으로 소자의 충분하지 못한 효율을 보였다.
예를 들어, 대한민국 공개특허 제10-2001-0034186호의 경우, 수직 구조를 갖는 접합 전계 효과 트랜지스터에 있어서, 기판, 제1전극을 포함하는 전도성 재료층은 상기 기판 상에 제공되며, 제1절연체를 형성하는 절연 재료층는 상기 제1전극 위에 제공되며, 제2전극을 형성하는 전도성 재료층은 상기 제1절연체 위에 제공되며, 제2절연체를 형성하는 또 다른 절연 재료층은 상기 제2전극 위에 제공되며, 제3전극을 형성하는 전도성 재료층은 상기 제2절연체 위에 제공되며, 상기 제1전극 및 상기 제3전극은 각각 트랜지스터의 드레인 및 소스 전극을 포함하며 또는 이와 반대일 수 있고, 상기 제2전극은 트랜지스터의 게이트 전극을 포함하며, 적층 구조에서 각각의 층을 가지는 적어도 상기 제2전극, 상기 제3전극, 상기 제1절연체 및 상기 제2절연체는 상기 제1전극 및/또는 상기 기판에 대해 수직으로 배향되는 스텝을 형성하며, 상기 트랜지스터의 액티브 반도체를 형성하는 반도체 재료는 상기 제1전극, 상기 제2전극 및 상기 제3전극의 노출된 부분 위에 제공되며, 상기 액티브 반도체 재료는 게이트 전극과 직접 접촉하며 상기 제1전극과 제3전극 사이에 수직으로 배향되는 트랜지스터 채널을 형성하는 것을 특징으로 하는 전계 효과 트랜지스터를 개시하여, 기존 수평 전계 효과 트랜지스터와 비교할 때 길이가 줄어든 채널을 제공하나 상기 언급한 바와 같이 스페이서를 요구하여 기울어진 측벽 및 계면 결함 문제를 해결하지 못했다.
따라서 수직 전계 효과 트랜지스터가 기존의 수평 전계 효과 트랜지스터와 대비하여 가지는 구조적 이점을 가지면서 동시에 계면 결함 문제와 이에 비롯된 전기적 특성 문제 그리고 간단한 공정을 통한 양산 가능성을 갖춘 기술 개발이 시급한 실정이다.
대한민국 공개특허 제10-2001-0034186호
상기와 같은 문제를 해결하기 위한 본 발명의 목적은, 수직 전계 효과 트랜지스터에 있어서 스페이서가 요구되는 구조적 특징으로 인해 발생하는 식각의 어려움이나, 전하의 계면 산란과 같은 결함 문제, 의도하지 않은 측벽의 기울어짐 문제를 해결할 수 있는 수직 전계 효과 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은, 기존의 수직 전계 효과 트랜지스터에서 전기화학 증착법의 사용이 불가하던 문제를 해결하고, 수직 전계 효과 트랜지스터의 측벽 형성 시 측벽의 각도 제어가 어려운 문제를 해결하고, 동시에 식각 공정에 있어서도 간소하고 고품질의 식각을 수행할 수 있는 수직 전계 효과 트랜지스터 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예는, 수직 전계 효과 트랜지스터를 제공한다.
상기 수직 전계 효과 트랜지스터의 구성은,
기판; 상기 기판 상에 위치하는 소스 전극; 상기 소스 전극 상에 위치하며, 수직 성장한 결정립을 가지는 활성층; 상기 활성층 상에 위치하며, 상기 활성층에 의해 상기 소스 전극과 이격되어 위치하는 드레인 전극; 상기 활성층 측면에 위치하는 게이트 절연층; 상기 게이트 절연층 상에 위치하는 게이트 전극;을 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 게이트 절연층은, 소스 전극과 상기 게이트 전극, 상기 활성층과 상기 게이트 전극, 및 상기 드레인 전극과 상기 게이트 전극 사이에 위치하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 활성층은, p형 산화물 반도체를 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 활성층은, Cu2O, ZnO, SnO2, SnO, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3, Ga2O3 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 활성층의 두께는, 0.5μm 초과 2.0μm 이하인 것을 특징으로 할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예는 수직 전계 효과 트랜지스터 제조방법을 제공한다.
상기 수직 전계 효과 트랜지스터 제조방법의 구성은,
(i) 기판 상에 소스 전극을 형성하는 단계;
(ii) 전기화학 증착법으로 상기 소스 전극 상에 수직한 결정립을 가지는 활성층을 형성하는 단계;
(iii) 상기 활성층 상에 드레인 전극을 형성하는 단계;
(iv) 선택적 식각을 하는 단계;
(v) 상기 활성층 측면에 게이트 절연층을 형성하는 단계; 및
(vi) 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 (ii) 단계의 전기화학 증착법은, 금속이 도핑된 산화물 반도체를 이용하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 도핑된 금속은, Sb, Pb, Ni, Cr, Co, Mn 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 산화물 반도체는, Cu2O, ZnO, SnO2, SnO, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3 Ga2O3 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 (ii) 단계의 활성층은, 0.5μm 초과 2.0μm 이하의 두께로 형성하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 (iv) 단계의 식각은, 습식으로 수행되는 것을 특징으로 할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예는 또 다른 수직 전계 효과 트랜지스터 제조방법을 제공한다.
상기 수직 전계 효과 트랜지스터 제조 방법의 구성은,
(a) 기판 상에 소스 전극을 형성하는 단계;
(b) 상기 소스 전극을 패터닝하는 단계;
(c) 전기화학 증착법으로 상기 패터닝 된 소스 전극 상에 수직한 결정립을 가지는 활성층을 형성하는 단계;
(d) 상기 활성층 상에 드레인 전극을 형성하는 단계;
(e) 상기 활성층 측면에 게이트 절연층을 형성하는 단계; 및
(f) 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 (c) 단계의 전기화학 증착법은, 금속이 도핑된 산화물 반도체를 이용하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 도핑된 금속은, Sb, Pb, Ni, Cr, Co, Mn 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 산화물 반도체는, Cu2O, ZnO, SnO2, SnO, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3 Ga2O3 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 (c) 단계의 활성층은, 0.5μm 초과 2.0μm 이하의 두께로 형성하는 것을 특징으로 할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예는 상기 수직 전계 효과 트랜지스터를 포함하는 CMOS 인버터를 제공한다.
상기 CMOS 인버터의 구성은,
상기 수직 전계 효과 트랜지스터의 활성층을 P형 산화물 반도체로 형성한 PMOS; 및 상기 수직 전계 효과 트랜지스터의 활성층을 N형 산화물 반도체로 형성한 NMOS;를 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 PMOS의 P형 산화물 반도체는, Cu2O, ZnO, SnO2, SnO, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3 Ga2O3 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 있어서, 상기 PMOS의 활성층 및 NMOS의 활성층의 두께는, 0.5μm 초과 2.0μm 이하인 것을 특징으로 할 수 있다.
본 발명의 실시예에 따르면, 수직 전계 효과 트랜지스터에 있어서, 스페이서가 요구되지 않으며, 이에 따라 전하의 계면 산란 문제가 월등히 개선되어 전기적 특성이 우수한 수직 전계 효과 트랜지스터를 제공할 수 있다.
또한, 전기화학 증착법을 사용하여 활성층을 형성할 수 있으며, 상기 전기화학 증착법에 의해 수직 성장한 결정립을 가지는 활성층을 형성할 수 있으며, 수직의 기울기를 가지는 측벽을 형성할 수 있다.
또한 상기 수직 성장한 결정립으로 인하여 습식 식각 공정을 이용하여 수직의 기울기를 가지는 측벽의 형태로 식각이 가능하며 그 공정 방법 또한 간소하다. 습식 식각 공정을 이용하므로 건식 식각을 이용할 때 발생하는 플라즈마 손상으로부터 자유로울 수 있으며, 손상이 적으므로 계면 특성이 우수하여 전기적 특성도 우수한 수직 전계 효과 트랜지스터 및 그 제조방법을 제공할 수 있다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도1은 본 발명의 일실시예인 수직 전계 효과 트랜지스터의 구조를 나타낸 이미지이다.
도2는 (a) 기존의 수직 전계 효과 트랜지스터의 구조와 (b) 본 발명의 일실시예인 수직 전계 효과 트랜지스터의 구조, 채널 특성, 계면 특성을 비교한 이미지이다.
도3은 기존의 수직 전계 효과 트랜지스터의 제조에 있어서 전기화학 증착법이 사용되지 못한 이유를 나타내고자 (a) 절연체에 대한 전기화학 증착 모식도 (b) 전도체에 대한 전기화학 증착 모식도를 비교한 이미지이다.
도4는 본 발명의 일실시예인 수직 전계 효과 트랜지스터 제조방법을 나타낸 이미지로 (a)는 상부 드레인 전극이 형성된 후에 식각이 진행되는 제조방법을 나타낸 것이며 (b)는 하부 소스 전극을 패터닝 한 후에 활성층을 형성하는 제조방법을 나타낸 것이다.
도5는 본 발명의 일실시예인 수직 전계 효과 트랜지스터 제조방법에 있어서 상부 드레인 전극이 형성된 후에 식각이 진행되는 제조방법에 대한 순서도이다.
도6은 (a)는 결정립의 성장 방향이 무작위인 활성층의 습식 식각 진행을 나타낸 모식도이며, (b)는 수직한 결정립(columnar bundle type grains)을 가지는 활성층의 습식 식각 진행을 나타낸 모식도이며, (c)는 결정립의 성장 방향이 무작위인 활성층의 습식 식각 결과를 나타낸 SEM 이미지이며, (d)는 수직한 결정립(columnar bundle type grains)을 가지는 활성층의 습식 식각 결과를 나타낸 SEM 이미지이다.
도7은 본 발명의 일실시예인 수직 전계 효과 트랜지스터 제조방법에 있어서 하부 소스 전극을 패터닝 한 후에 활성층을 형성하는 제조방법에 대한 순서도이다.
도8은 (a)는 전기화학 증착법으로 금속이 도핑되지 않은 산화구리를 이용하여 활성층을 성장시킨 경우의 SEM 이미지이며, (b)는 전기화학 증착법으로 금속이 도핑된 산화구리를 이용하여 활성층을 성장시킨 경우의 SEM 이미지이며, (c)는 금속 도핑의 유무에 따라 전기화학 증착법으로 성장된 산화구리의 결정면을 비교한 X-ray 분석 결과이다.
도9는 (a)는 본 발명의 일실시예인 제조방법에 따라 산화구리를 이용하여 제조한 수직 전계 효과 트랜지스터의 SEM 이미지이며, (b)는 이력 현상 및 전하 전도 특성을 측정한 결과이며, (c)는 제조된 수직 전계 효과 트랜지스터의 성능 변화를 시간에 따라 측정한 결과이다.
도10은 (a)는 본 발명의 일실시예인 CMOS의 회로도이며, (b)는 전압 인가에 따른 전압전달특성(voltage transfer characteristics)을 측정한 데이터이며, (c)는 노이즈 마진을 입력 전압(Vin)과 출력 전압(Vout)으로 나타낸 데이터이다.
도11은 본 발명의 일실시예인 산화구리를 포함하는 수직 전계 효과 트랜지스터를 대상으로 (a)는 대기와 진공 분위기에서 positive and negative bias stress를 측정한 결과이며, (b)는 60℃ 조건에서 수행된 positive bias 측정 결과이며, (c)는 백색광 조사 하에서 수행된 positive bias 측정 결과이다.
도12는 본 발명의 일실시예인 CMOS를 대상으로 (a)는 전압 인가에 따른 전압전달특성(voltage transfer characteristics)을 측정한 데이터이며, (b)는 100Hz 조건에서 스위칭 거동을 측정한 데이터이며, (c)는 10kHz 조건에서 스위칭 거동을 측정한 데이터이다.
도13은 활성층 두께를 달리하며 수직 전계 효과 트랜지스터의 성능을 비교한 실험 데이터이다.
이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉, 결합)"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.
본 발명의 일실시예는 수직 전계 효과 트랜지스터(10)이다.
도1은 본 발명의 일실시예인 수직 전계 효과 트랜지스터(10)의 구조를 나타낸 이미지이며, 도2는 (a) 기존의 수직 전계 효과 트랜지스터의 구조와 (b) 본 발명의 일실시예인 수직 전계 효과 트랜지스터(10)의 구조, 채널 특성, 계면 특성을 비교한 이미지이며, 도3은 기존의 수직 전계 효과 트랜지스터의 제조에 있어서 전기화학 증착법이 사용되지 못한 이유를 나타내고자 (a) 절연체에 대한 전기화학 증착 모식도 (b) 전도체에 대한 전기화학 증착 모식도를 비교한 이미지이다
도1 내지 도3을 참조하여 설명하면,
상기 수직 전계 효과 트랜지스터(10)는,
기판(100); 상기 기판(100) 상에 위치하는 소스 전극(200); 상기 소스 전극(200) 상에 위치하며, 수직 성장한 결정립을 가지는 활성층(300); 상기 활성층(300) 상에 위치하며, 상기 활성층(300)에 의해 상기 소스 전극(200)과 이격되어 위치하는 드레인 전극(400); 상기 활성층(300) 측면에 위치하는 게이트 절연층(500); 상기 게이트 절연층(500) 상에 위치하는 게이트 전극(600);을 포함할 수 있다.
수직 전계 효과 트랜지스터(10)에서 상기 기판(100)은, 박막 증착에 일반적으로 사용되는 기판을 의미하며, 본 발명에서 상기 기판(100)은 상기 소스 전극(200) 역할을 수반하는 형태로 구성될 수 있다.
상기 기판(100)이 일반적으로 사용되는 기판인 경우에는 유리 기판, 플라스틱 기판, 실리콘 기판 중 어느 하나를 사용할 수 있다.
상기 기판(100)이 소스 전극(200) 역할을 수반하는 경우에는 ITO(InSnO), IZO(InZnO), AZO(AlZnO)와 같은 전도성 산화물 등을 사용하여 형성될 수 있다.
수직 전계 효과 트랜지스터(10)에서 상기 소스 전극(200)은, 상기 기판(100) 상에 위치하며, 상기 소스 전극(200)과 상기 드레인 전극(400)의 위치는 바뀌어 형성될 수 있다.
상기 소스 전극(200)은 ITO(InSnO), IZO(InZnO), AZO(AlZnO)와 같은 전도성 산화물 또는 Pt, Ru, Au, Ag, Mo, Al, W, Cu와 같은 금속 등을 포함하여 형성될 수 있다.
상기 소스 전극(200)의 역할을 살피면 게이트 전극(600)에 전압이 인가됨에 따라 트랜지스터의 캐리어인 전자 또는 홀을 상기 활성층(300)에 생성된 채널을 따라 드레인 전극(400)으로 흘려보낸다.
수직 전계 효과 트랜지스터(10)에서 상기 활성층(300)은, 상기 소스 전극(200) 상에 위치한다. 기존의 수직 전계 효과 트랜지스터(10)의 구조는 상기 소스 전극(200) 상에 스페이서가 위치하며, 채널을 포함하는 상기 활성층(300)은 측면에 형성되어 상기 소스 전극(200)과 상기 드레인 전극(400)을 연결하는 구조이었으나 본 발명은 상기 스페이서 없이 상기 소스 전극(200) 상에 상기 활성층(300)이 위치하여 상기 소스 전극(200)과 상기 드레인 전극(400)을 연결하는 채널을 형성하는 구조적 특징이 있다.
기존의 수직 전계 효과 트랜지스터(10)에서 상기 활성층(300)을 곧바로 형성하지 못한 이유를 살피면, 상기 활성층(300)의 결정립이 수직으로 성장하지 않고 무작위 방향으로 성장하는 경우 상기 소스 전극(200)과 상기 드레인 전극(400)을 연결하는 채널이 형성되지 않거나 채널이 형성되더라도 누실 전류가 크게 발생하여 트랜지스터로서 유효한 역할을 할 수 없다.
따라서 상기 소스 전극(200)과 상기 드레인 전극(400)을 연결하며 누실 전류가 제한된 유효한 채널의 형성이 수직 전계 효과 트랜지스터(10)에서 상기 활성층(300)을 스페이서 없이 곧바로 증착하기 위한 전제 조건이다.
또한, 도3을 참조하여 기존의 수직 전계 효과 트랜지스터(10)에서 본 발명의 제조방법인 전기화학 증착 방법으로 결정립이 수직 성장한 활성층(300)을 형성하지 못한 이유를 살피면, 기존의 개발되어온 Top gate TFT, Bottom gate TFT의 구조는 채널을 포함하는 활성층(300)이 절연체 상에 형성되는 구조로 연구되어 왔다.
그러나 도3(a,b)에 도시된 바와 같이 전기화학 증착법은 절연체에 적용할 수 없으며 전도성 물질을 전제로 적용 가능한 방법이다.
따라서 전기화학 증착법은 상기 Top gate TFT, Bottom gate TFT 구조에서는 활성층(300) 형성을 위해 사용될 수 있는 방법으로 여겨지지 않았다.
결과적으로 통상의 기술자가 전기화학 증착법을 이용하여 결정립이 수직 성장한 활성층(300)을 소스 전극(200) 상에 형성한다는 기술적 사상은 용이하지 않으며, 본 발명이 제시하는 스페이서가 필요 없는 구조, 그에 따른 우수한 전기적 특성, 그에 따른 공정상의 이점은 고무적이라고 할 수 있다.
다음으로 상기 활성층(300)의 수직 성장한 결정립에 대하여 도2를 참조하여 살핀다.
상기 활성층(300)에 결정립이 수직으로 형성되면 캐리어가 결정립을 따라 상기 소스 전극(200)과 상기 드레인 전극(400) 간에 이동하므로 캐리어의 흐름이 원활하며, 캐리어의 산란 효과가 최소화되며, 채널의 전기적 특성이 안정적인 장점이 있다. 반면 기존의 수직 전계 효과 트랜지스터(10) 구조는 캐리어가 활성층(300)을 따라 이동하며 무수한 산란과 트래핑을 겪으며, 결정립계(grain boundary)를 통과하는 전자의 흐름 또한 본 발명의 실시예와 비교할 때 현저하게 저조하다.
다음으로 상기 활성층(300)은, p형 산화물 반도체를 포함할 수 있다. 다만 이에 제한되지 않고 전기화학 증착법으로 형성할 수 있는 물질이라면 상기 활성층(300)의 물질로 사용할 수 있는 점에서 p형 산화물 반도체로 제한되지 않으며, n형 산화물 반도체도 본 발명의 권리범위에 포함되는 것으로 해석되어야 한다.
구체적으로 상기 활성층(300)은, Cu2O, ZnO, SnO2, SnO, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3, Ga2O3 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
본 발명의 실시예에서는 Cu2O를 사용하여 활성층(300)을 형성하였다. Cu2O는 전기화학 증착법에 사용할 수 있는 물질이며, 특히 본 발명인 수직 전계 효과 트랜지스터(10)가 사용될 수 있는 광전기화학전지(photo-electrochemical cells, PEC) 분야에서 매우 높은 광전류를 가지는 특성으로 매력적인 광-흡수체로 여겨지는 점, 전구체가 재활용 가능하여 저렴한 공정비용을 요구하는 PEC 분야에서 경제적 이점을 가지는 점 등을 고려하여 채택되었다.
또한 상기 제시된 ZnO, SnO2, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3, Ga2O3의 경우 전기화학 증착법을 이용하여 n형 반도체를 형성할 수 있는 물질로 알려진 바 본 발명의 실시예에도 적용될 수 있음은 자명하다.
다음으로 상기 활성층(300)의 두께는, 0.5μm 초과 2.0μm 이하인 것을 특징으로 할 수 있다. 예를 들어, Cu2O를 사용하여 구현한 본 발명의 실시예를 대상으로 측정한 실험예6에 따르면 0.5μm 이하의 두께로 상기 활성층(300)이 형성되는 경우 트랜지스터가 오프(off)인 상태에서도 전류가 흘러 트랜지스터로서 유효한 작동을 할 수 없었으며, 2.0μm 초과의 두께로 형성되는 경우에는 전계 효과 이동도가 저하되어 기존의 트랜지스터와 비교하여 개선된 특성을 나타낼 수 없었다.
수직 전계 효과 트랜지스터(10)에서 상기 드레인 전극(400)은, 상기 활성층(300) 상에 위치하며, 상기 활성층(300)에 의해 상기 소스 전극(200)과 이격되어 위치한다. 마찬가지로 상기 소스 전극(200)과 상기 드레인 전극(400)의 위치는 바뀌어 형성될 수 있다.
상기 드레인 전극(400)은 ITO(InSnO), IZO(InZnO), AZO(AlZnO)와 같은 전도성 산화물 또는 Pt, Ru, Au, Ag, Mo, Al, W, Cu와 같은 금속 등을 포함하여 형성될 수 있다.
상기 드레인 전극(400)의 역할을 살피면 게이트 전극(600)에 전압이 인가됨에 따라 트랜지스터의 캐리어인 전자 또는 홀을 상기 활성층(300)에 생성된 채널을 따라 소스 전극(200)으로부터 받아서 회로로 방출한다.
수직 전계 효과 트랜지스터(10)에서 상기 게이트 절연층(500)은, 상기 활성층(300) 측면에 위치한다. 도1을 참조하여 설명하면, 상기 소스 전극(200)과 상기 게이트 전극(600), 상기 활성층(300)과 상기 게이트 전극(600), 및 상기 드레인 전극(400)과 상기 게이트 전극(600) 사이에 위치할 수 있다.
상기 게이트 절연층(500)은, 상기 게이트 전극(600)과 상기 활성층(300)에 형성된 채널 사이에서 전류의 흐름을 막아내고 전압을 대신 전달하는 역할을 한다.
상기 게이트 절연층(500)은, 통상적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성될 수 있다. 예를 들어, 게이트 절연층(500)은 SiO2나 SiO2보다 유전율이 높은 물질인 HfO2, Al2O3 등을 사용하여 형성될 수 있다.
수직 전계 효과 트랜지스터(10)에서 상기 게이트 전극(600)은, 상기 게이트 절연층(500) 상에 위치한다. 도1을 참조하여 설명하면, 상기 게이트 절연층(500)을 기준으로 상기 활성층(300)의 측면과 반대편에 위치한다.
상기 게이트 전극(600)은, 상기 소스 전극(200)과 상기 드레인 전극(400)의 전기적 특성을 제어한다.
상기 게이트 전극(600)은, 전도성 물질로 일반적인 전극 물질인 금속이나 전도성 산화물 등을 사용하여 형성될 수 있다. 예를 들어, Ti, Pt, Ru, Au, Ag, Mo, Al, W, Cu와 같은 금속 또는 ITO(InSnO), IZO(InZnO), AZO(AlZnO)와 같은 전도성 산화물을 사용하여 형성될 수 있다.
다음으로 본 발명의 또 다른 일실시예는 수직 전계 효과 트랜지스터(10) 제조방법이다. 본 발명에서 식각 단계의 순서를 달리하는 두 가지 실시예를 제시하며 이하 우선 첫번째 제조방법에 대하여 도4 내지 도6을 참조하여 살핀다. 설명에 있어서 상기 수직 전계 효과 트랜지스터(10)와 중복되는 부분은 동일하게 해석되어야 하며, 중복 설명은 생략하고 차별된 구성을 중심으로 설명한다.
도4는 본 발명의 일실시예인 수직 전계 효과 트랜지스터(10) 제조방법을 나타낸 이미지로 (a)는 상부 드레인 전극(400)이 형성된 후에 식각이 진행되는 제조방법을 나타낸 것이며 (b)는 하부 소스 전극(200)을 패터닝 한 후에 활성층(300)을 형성하는 제조방법을 나타낸 것이다.
도5는 본 발명의 일실시예인 수직 전계 효과 트랜지스터(10) 제조방법에 있어서 상부 드레인 전극(400)이 형성된 후에 식각이 진행되는 제조방법에 대한 순서도이다.
도6은 (a)는 결정립의 성장 방향이 무작위인 경우 활성층의 습식 식각 진행을 나타낸 모식도이며, (b)는 수직한 결정립(columnar bundle type grains)을 가지는 활성층의 습식 식각 진행을 나타낸 모식도이며, (c)는 결정립의 성장 방향이 무작위인 경우 활성층의 습식 식각 결과를 나타낸 SEM 이미지이며, (d)는 수직한 결정립(columnar bundle type grains)을 가지는 활성층의 습식 식각 결과를 나타낸 SEM 이미지이다.
상기 수직 전계 효과 트랜지스터(10) 제조방법은,
(i) 기판(100) 상에 소스 전극(200)을 형성하는 단계(S100);
(ii) 전기화학 증착법으로 상기 소스 전극(200) 상에 수직한 결정립을 가지는 활성층(300)을 형성하는 단계(S200);
(iii) 상기 활성층(300) 상에 드레인 전극(400)을 형성하는 단계(S300);
(iv) 선택적 식각을 하는 단계(S400);
(v) 상기 활성층(300) 측면에 게이트 절연층(500)을 형성하는 단계(S500); 및
(vi) 상기 게이트 절연층(500) 상에 게이트 전극(600)을 형성하는 단계(S600)를 포함할 수 있다.
수직 전계 효과 트랜지스터(10) 제조방법에서 상기 (i) 단계(S100)의 소스 전극(200)을 형성하는 단계는, 스퍼터링, 열 증발법, 전자빔 증발법, APCVD(Atmosphere pressure CVD), LPCVD(Low pressure CVD), PECVD(Plasma Enhanced CVD), ALD(Atomic Layer Deposition)등을 포함하여 소스 전극(200) 형성에 통상적으로 사용되는 방법으로 형성되는 것으로 해석되어야 한다.
수직 전계 효과 트랜지스터(10) 제조방법에서 상기 (ii) 단계(S200)의 활성층(300)은 전기화학 증착법으로 형성될 수 있다.
상기 (ii) 단계(S200)의 전기화학 증착법은, 금속이 도핑된 산화물 반도체를 이용할 수 있다. 상기 금속에 인가된 전압으로 상기 산화물 반도체의 성장 방향을 결정할 수 있으며, 본 발명에서 형성한 수직 성장 이외에도 목적에 따라 수직 이외의 방향성을 가진 산화물 반도체의 성장이 가능하다.
도6(c,d)를 참조하면, 금속이 도핑되지 않은 산화물 반도체의 성장은 방향성을 갖지 않으며, 형성된 활성층(300)의 측면 각도 또한 50° 이하의 각도를 갖는다. 결정립이 방향성을 갖지 않는 산화물 반도체는 앞서 살핀 바와 같이 소스 전극(200)과 드레인 전극(400) 간에 유효한 채널을 형성할 수 없으며, 형성하더라도 누실 전류가 크게 발생하여 트랜지스터로서 유효한 성능을 발휘할 수 없게 된다. 또한 50° 이하의 각도와 평탄하지 못한 표면을 가지는 측벽은 식각 공정 시 균일하지 못한 식각을 유발하며, 식각 공정에 의해 표면이 손상되어 이후 증착되는 게이트 절연층(500)과의 계면에서 캐리어의 산란 또는 트래핑을 유발하게 된다.
반면 금속이 도핑된 산화물 반도체의 성장은 방향성을 가지며, 본 발명에서 구현된 수직에 가까운 성장이 가능하다. 이에 따른 상기 활성층(300)은 측면 각도가 수직을 이루며, 활성층(300) 내부에도 수직의 결정립을 가지게 된다.
상기 활성층(300)의 측면 각도가 수직을 이룸에 따라 식각 공정 시 표면의 손상이 현저하게 저감하게 되어, 상기 활성층(300)의 측면에 형성되는 게이트 절연층(500)과의 계면에서 캐리어가 산란되거나 트래핑되는 문제가 현저하게 저감하게 된다. 결과적으로 금속이 도핑되지 않은 경우와 비교하여 전기적 특성이 현저하게 차이가 난다.
또한 상기 활성층(300) 내부에 수직의 결정립이 형성됨에 따라 앞서 언급한 바와 같이 채널층이 수직의 결정립을 따라 형성되고 전기적 특성 또한 우수하다.
구체적인 제조예는 하기 제조예에서 살피기로 한다.
또한, 상기 활성층(300) 내부에 수직의 결정립이 형성됨에 따라 식각에 있어서 이점을 가지게 되며 이하 (iv) 단계(S400)에서 자세히 살피기로 한다.
상기 (ii) 단계(S200)의 전기화학 증착법에서 사용된 상기 도핑된 금속은, 전기화학 증착법에서 인가된 전압에 따라 상기 산화물 반도체의 성장을 유도할 수 있는 전도성 물질을 의미한다.
예를 들어, Sb, Pb, Ni, Cr, Co, Mn 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있으며, 상기 도핑된 금속들은 전기화학 증착법으로 산화물 성장 시 금속 계면 활성제를 이용함으로써 p형 산화물의 높은 비저항 문제를 해결할 뿐만 아니라, 전기 화학적 초기 성장 거동을 제어 함으로써 성장 방향을 제어할 수 있으므로 채택되었다.
상기 (ii) 단계(S200)의 전기화학 증착법에서 사용된 상기 산화물 반도체는, Cu2O, ZnO, SnO2, SnO, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3 Ga2O3 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
다음으로 상기 (ii) 단계(S200)의 활성층(300)은, 0.5μm 초과 2.0μm 이하의 두께로 형성할 수 있다.
수직 전계 효과 트랜지스터(10) 제조방법에서 상기 (iv) 단계(S400)의 선택적 식각은, 습식으로 수행될 수 있다.
도6을 참조하여 본 발명의 일실시예인 제조방법에서 습식 식각이 사용되는 이유와 장점을 살핀다.
우선 기존의 수직 전계 효과 트랜지스터(10)의 제조에는 건식 식각이 사용되었다. 건식 식각은 선택비가 떨어지고 박막 표면을 손상시키는 문제가 있었음에도 식각이 어려운 스페이서로 인해 습식 식각에 우선하여 사용되었다.
그러나 본 발명에서는 스페이서를 포함하지 않으므로 습식 식각의 이점을 활용할 수 있다. 다만 습식 식각은 도6을 참조하면, 결정립보다 결정립계(grain boundary)에서 우수하게 진행되어, 결정립의 성장 방향이 무작위인 활성층(300)에서는 목적하는 수직의 측벽 형성이 불가하다.
본 발명은 상기 문제를 해결하기 위해 앞서 살핀 전기화학 증착법으로 내부에 수직으로 성장한 결정립을 가지는 활성층(300)을 형성하였다. 이에 따라 도6(b)와 같이 수직의 결정립계를 따라 습식 식각이 강하게 진행되며 결과적으로 도6(d)의 SEM 이미지와 같이 수직의 측벽 형성이 가능해진다.
따라서 본 발명은 상기 활성층(300)의 수직 측벽을 형성하며 동시에 활성층(300) 표면 손상 우려가 현저하게 저감 되며 결과적으로 전기적 특성이 우수한 수직 전계 효과 트랜지스터(10) 제조방법을 제공할 수 있다.
수직 전계 효과 트랜지스터(10) 제조방법에서 상기 (v) 단계(S500)의 게이트 절연층(500)을 형성하는 단계(S500)는 스퍼터링, 열 증발법, 전자빔 증발법, APCVD(Atmosphere pressure CVD), LPCVD(Low pressure CVD), PECVD(Plasma Enhanced CVD), ALD(Atomic Layer Deposition)등을 포함하여 게이트 절연층(500) 형성에 통상적으로 사용되는 방법으로 형성되는 것으로 해석되어야 한다.
수직 전계 효과 트랜지스터(10) 제조방법에서 상기 (vi) 단계(S600)의 게이트 전극(600)을 형성하는 단계(S600)는 스퍼터링, 열 증발법, 전자빔 증발법, APCVD(Atmosphere pressure CVD), LPCVD(Low pressure CVD), PECVD(Plasma Enhanced CVD), ALD(Atomic Layer Deposition)등을 포함하여 게이트 전극(600) 형성에 통상적으로 사용되는 방법으로 형성되는 것으로 해석되어야 한다.
다음으로 본 발명의 또 다른 일실시예는 수직 전계 효과 트랜지스터(10)의 또 다른 제조방법이다. 이하 두번째 제조방법에 대하여 도4 및 도7을 참조하여 살핀다. 설명에 있어서 상기 수직 전계 효과 트랜지스터(10) 및 상기 설명한 제조방법과 중복되는 부분은 동일하게 해석되어야 하며, 중복 설명은 생략하고 차별된 구성을 중심으로 설명한다.
도4는 본 발명의 일실시예인 수직 전계 효과 트랜지스터(10) 제조방법을 나타낸 이미지로 (a)는 상부 드레인 전극(400)이 형성된 후에 식각이 진행되는 제조방법을 나타낸 것이며 (b)는 하부 소스 전극(200)을 패터닝 한 후에 활성층(300)을 형성하는 제조방법을 나타낸 것이다.
도7은 본 발명의 일실시예인 수직 전계 효과 트랜지스터(10) 제조방법에 있어서 하부 소스 전극(200)을 패터닝 한 후에 활성층(300)을 형성하는 제조방법에 대한 순서도이다.
상기 수직 전계 효과 트랜지스터(10) 제조방법은,
(a) 기판(100) 상에 소스 전극(200)을 형성하는 단계(S100);
(b) 상기 소스 전극(200)을 패터닝하는 단계(S110);
(c) 전기화학 증착법으로 상기 패터닝 된 소스 전극(200) 상에 수직한 결정립을 가지는 활성층(300)을 형성하는 단계(S200);
(d) 상기 활성층(300) 상에 드레인 전극(400)을 형성하는 단계(S300);
(e) 상기 활성층(300) 측면에 게이트 절연층(500)을 형성하는 단계(S500); 및
(f) 상기 게이트 절연층(500) 상에 게이트 전극(600)을 형성하는 단계(S600);를 포함할 수 있다.
앞서 설명한 제조방법과의 차이는 식각의 순서가 다른 점이다.
본 제조방법에서는 상기 소스 전극(200)을 패터닝한 후에 상기 패터닝된 소스 전극(200) 상에 활성층(300)을 형성한다.
이러한 방법을 적용할 수 있는 이유를 살피면, 상기 활성층(300)은 전기화학 증착법으로 형성됨에 따라 전도성 물질인 상기 소스 전극(200)에 수직으로 증착된다. 따라서 상기 소스 전극(200)을 우선 패터닝하고 나서 패터닝 된 소스 전극(200) 상에 상기 활성층(300)을 형성하였을 때 상기 소스 전극(200) 이외의 절연체 부분에는 활성층(300)이 형성되지 않는 구조를 구현할 수 있게 된다.
이와 같은 방법은 복잡한 구조라도, 상기 소스 전극(200)에 수행되는 식각 공정 이외에는 식각 공정이 수반되지 않는 점에서, 추가적인 식각에 의한 박막의 손상 없으며 결과적으로 계면 결함 문제가 확연하게 저감 되어 우수한 전기적 특성을 가지는 수직 전계 효과 트랜지스터(10)의 제조가 가능하며 동시에 공정이 간소화되어 수율과 경제적 측면에서의 이점도 얻을 수 있게 된다.
수직 전계 효과 트랜지스터(10)의 또 다른 제조방법에서 상기 (c) 단계(S200)의 전기화학 증착법은, 금속이 도핑된 산화물 반도체를 이용할 수 있다.
이때 상기 도핑된 금속은, Sb, Pb, Ni, Cr, Co, Mn 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
수직 전계 효과 트랜지스터(10)의 또 다른 제조방법에서 상기 (c) 단계(S200)의 전기화학 증착법에서 사용된 상기 산화물 반도체는, Cu2O, ZnO, SnO2, SnO, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3 Ga2O3 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
다음으로 수직 전계 효과 트랜지스터(10)의 또 다른 제조방법에서 상기 (c) 단계(S200)의 활성층(300)은, 0.5μm 초과 2.0μm 이하의 두께로 형성할 수 있다.
다음으로 본 발명의 또 다른 일실시예는 본 발명의 수직 전계 효과 트랜지스터(10)를 포함하는 CMOS 인버터이다. 설명에 있어서 상기 수직 전계 효과 트랜지스터(10)와 중복되는 부분은 동일하게 해석되어야 하며, 중복 설명은 생략하고 차별된 구성을 중심으로 설명한다.
도10(a)는 본 발명의 일실시예인 CMOS 인버터의 회로도이다.
도10(a)를 참조하여 설명하면, 상기 CMOS 인버터는,
본 발명에 따른 수직 전계 효과 트랜지스터(10)의 활성층(300)을 P형 산화물 반도체로 형성한 PMOS; 및 본 발명에 따른 수직 전계 효과 트랜지스터(10)의 활성층(300)을 N형 산화물 반도체로 형성한 NMOS;를 포함할 수 있다.
이때, 상기 PMOS의 P형 산화물 반도체는, Cu2O를 포함할 수 있으며,
또한, 상기 PMOS의 활성층(300) 및 NMOS의 활성층(300)의 두께는, 0.5μm 초과 2.0μm 이하일 수 있다.
수직 전계 효과 트랜지스터(10)를 포함하는 CMOS 인버터에서 상기 PMOS의 P형 산화물 반도체는, Cu2O, ZnO, SnO2, SnO, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3 Ga2O3 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
다음으로 수직 전계 효과 트랜지스터(10)를 포함하는 CMOS 인버터에서 상기 PMOS의 활성층 및 NMOS의 활성층의 두께는, 0.5μm 초과 2.0μm 이하일 수 있다.
제조예1
전기화학 증착법을 이용하여 Sb가 도핑된 Cu 2 O를 포함하는 활성층 제조
설명에 있어서 전기화학 증착 공정에 관한 일반적인 설명은 생략하며 본 발명인 수직 전계 효과 트랜지스터가 가지는 효과를 나타낼 수 있는 활성층 제조 조건을 중심으로 설명하기로 한다.
본 발명에 따른 전기화학 증착 공정은 pH10 내지 pH12에서 수행되었으며, 증착을 위한 인가전압 조건으로 -0.2V 내지 -0.5V, 온도 조건으로 50℃ 내지 80oC에서 수행되었다.
또한 Cu2O 활성층의 수직 증착을 유도하기 위해 사용된 안티몬(Sb)의 투입량은 1mM 내지 3mM로 수행되었다.
제조예2
본 발명의 제조방법에 따른 수직 전계 효과 트랜지스터 제조
설명에 있어서 트랜지스터 제조에 관한 일반적인 설명은 생략하며 본 발명인 수직 전계 효과 트랜지스터가 가지는 효과를 나타낼 수 있는 공정 조건을 중심으로 설명하기로 한다.
상기 제조예1에 따라 증착된 활성층을 수직으로 식각하는 조건을 살피면, 본 발명이 제시하는 습식 식각에 의한 수직 전계 효과 트랜지스터의 제조는 수직한 결정립(columnar bundle-type grains)을 가지는 활성층에서만 수행되는 것을 전제로 한다.
습식 식각은 과산화수소(H2O2) 기반의 식각액으로 수행하여 수직의 기울기를 가지는 활성층을 형성하였으며, 이외의 제조 공정은 통상적으로 트랜지스터 제조에 사용되는 방식으로 수행되었다.
실험예1
전기화학 증착법을 이용하여 제조한 Sb가 도핑된 Cu 2 O를 포함하는 활성층의 X선 회절 분석
도8을 참조하여 설명한다.
도8은 (a)는 전기화학 증착법으로 금속이 도핑되지 않은 산화구리를 이용하여 활성층을 성장시킨 경우의 SEM 이미지이며, (b)는 전기화학 증착법으로 금속이 도핑된 산화구리를 이용하여 활성층을 성장시킨 경우의 SEM 이미지이며, (c)는 금속 도핑의 유무에 따라 전기화학 증착법으로 성장된 산화구리의 결정면을 비교한 X-ray 분석 결과이다.
본 실험은 전기화학 증착법으로 pH 10, 인가 전압 조건 -0.5V, 온도 조건 60℃ 및 2mM의 안티몬(Sb)을 첨가한 전해질 조건에서 1μm의 두께로 성장시킨 산화구리를 대상으로 수행되었으며, 전기화학 증착에 있어서 금속 도핑(Sb)의 유무에 따라 성장된 산화구리의 결정 방향을 분석한 실험이다.
도8(a, b)의 SEM 이미지에 따르면, 도8(a)와 달리 도8(b)의 경우 전기화학적 성장 시 도핑된 Sb로 인해 최초 핵 밀도가 증가하여 수직으로 성장한 활성층을 확인할 수 있었다.
도8(c)에 따르면, Sb가 도핑가 도핑되지 않은 경우 결정면의 경향이 없으나, Sb가 도핑된 경우에는 (111)면 방향으로 수직 성장된 활성층을 얻을 수 있는 것을 확인 할 수 있다.
본 결과를 통해, 본 발명에서 제시하는 수직 전계 효과 트랜지스터가 수직 성장한 결정립을 가지는 활성층임을 확인하였으며, 이를 통해 우수한 캐리어 이동도를 가지는 채널의 형성과 계면 결함 문제가 현저히 감소하여 전기적 특성이 우수한 장점이 있다.
실험예2
본 발명의 제조방법에 따라 산화구리를 이용하여 제조한 수직 전계 효과 트랜지스터의 이력 현상 및 전하 전도 특성을 측정 실험 및 시간에 따른 성능 변화 측정 실험
도9를 참조하여 설명한다.
본 발명의 일실시예인 제조방법에 따라 산화구리를 이용하여 제조한 수직 전계 효과 트랜지스터의 SEM 이미지이며, (b)는 이력 현상 및 전하 산란 특성을 측정한 결과이며, (c)는 제조된 수직 전계 효과 트랜지스터의 성능 변화를 시간에 따라 측정한 결과이다.
본 실험을 위해 활성층은 상기 제조예2에서 설명한 조건으로 형성하였으며, 전극(소스 전극, 드레인 전극 및 게이트 전극)은 스퍼터링 공법으로 6x10-6 Torr 조건하에 형성하였으며, 전극의 미세 패턴은 감광제를 활용한 패터닝을 수행하여 준비하였다.
또한 게이트 절연층은 우수한 전기적 절연 특성을 확보하기 위해 원자층 증착 공법(Atomic Layer Deposition, ALD)으로 150℃ 조건에서 형성하였으며, 추가적인 후처리 공정은 수반되지 않았다.
도9에 따르면, 본 발명에서 제안하는 공정을 통해 제작된 산화구리(I) 기반의 수직 전계 효과 트랜지스터는 계면 손상 없이 형성된 수직형 측벽으로 인해 이력 현상 없이 우수한 전하 전도도를 지닌 p-형 트랜지스터를 구현하였을 뿐만 아니라, 고품질의 성막으로 인해 고성능 특성을 유지한 채로 장시간 안정적인 모습을 보이는 장점이 있다.
실험예3
본 발명의 일실시예인 CMOS 인버터의 전압 인가에 따른 전압전달특성(voltage transfer characteristics)을 측정 및 입력 전압(V in )에 따른 노이즈 마진 측정 실험
도10을 참조하여 설명한다.
도10은 (a)는 본 발명의 일실시예인 CMOS 인버터의 회로도이며, (b)는 전압 인가에 따른 전압전달특성(voltage transfer characteristics)을 측정한 데이터이며, (c)는 노이즈 마진을 입력 전압(Vin)과 출력 전압(Vout)으로 나타낸 데이터이다.
본 실험을 위해 상기 제조예2에서 언급한 조건으로 제작한 활성층을 포함하는 PMOS와 대표적인 n-type 산화물 반도체인 InGaZnO를 활용하여 제작한 planar type의 NMOS를 silver wire로 상호 연결(interconnecting)하는 방식으로 회로적 연결을 하여 준비하였다.
준비된 CMOS 인버터는 기존의 nMOS-n+MOS의 CMOS 보다 우수한 노이즈 마진을 구현할 수 있었다.
구체적으로 도10에 따르면, n형 반도체 (NMOS)와 p형 반도체(PMOS)를 interconnecting 하여 이상적인 CMOS 전압전달특성으로 높은 gain 값을 확보하였다.
또한 NMOS의 off 상태, PMOS의 off 상태의 겹침이 발생하지 않아, 기존 NMOS 대비 PMOS의 성능 미달로 인해 발생하는 특정 상태 (NMOS off, PMOS on)에서 우수한 전압 전달 특성을 보였으며 이에 따라 이론 한계치 (NM = VDD/2)에 가까운 노이즈 마진을 구현할 수 있었다.
실험예4
본 발명의 일실시예인 산화구리를 포함하는 수직 전계 효과 트랜지스터의 positive and negative bias stress 측정 실험
도11을 참조하여 설명한다.
도11은 본 발명의 일실시예인 산화구리를 포함하는 수직 전계 효과 트랜지스터를 대상으로 (a)는 대기와 진공 분위기에서 positive and negative bias stress를 측정한 결과이며, (b)는 60℃ 조건에서 수행된 positive bias 측정 결과이며, (c)는 백색광 조사 하에서 수행된 positive bias 측정 결과이다.
본 실험은 상기 제조예2에 따라 제조된 수직 전계 효과 트랜지스터를 대상으로 소자 열화 특성을 확인하고자 다양한 stress 분위기를 구현하였으며, 구체적으로 활성층의 대기 노출 환경, 지속적인 전압 인가 환경을 구현하여 실험하였으며, 또한 빛에 대한 안정성, 열적 안정성에 관한 실험을 수행하였다.
도11에 따르면 p형 산화물 반도체를 활성층으로 사용한 대부분의 전계 효과 트랜지스터는 다양한 환경에서 불안정한 특성을 지니고 있었으나 본 발명이 제시한 산화구리를 활성층으로 사용한 수직 전계 효과 트랜지스터는 구조적 및 개선된 p형 산화물 반도체의 물성으로 인해 다양한 환경에서 우수한 안정성을 확보한 결과를 확인하였다.
상기 결과에 따르면 본 발명인 산화구리를 포함하는 수직 전계 효과 트랜지스터는 구조적 및 개선된 p형 산화물 반도체의 물성으로 인해 기존의 p형 산화물 반도체보다 다양한 환경에서 우수한 전기적, 열적, 광학적 안정성을 지닌 장점이 있다.
실험예5
본 발명의 일실시예인 CMOS 인버터를 대상으로 전압 인가에 따른 전압전달특성(voltage transfer characteristics)을 측정 및 스위칭 거동 측정 실험
도12를 참조하여 설명한다.
도12는 본 발명의 일실시예인 CMOS 인버터를 대상으로 (a)는 전압 인가에 따른 전압전달특성(voltage transfer characteristics)을 측정한 데이터이며, (b)는 100Hz 조건에서 스위칭 거동을 측정한 데이터이며, (c)는 10kHz 조건에서 스위칭 거동을 측정한 데이터이다.
도12에 따르면 n형 반도체 (NMOS)와 p형 반도체(PMOS)를 interconnecting 함으로써, NMOS의 off 상태, PMOS의 off 상태의 겹침이 발생하지 않아 정의되지 않은 영역 (NMOS와 PMOS가 모두 saturation된 영역 혹은 On/Off를 제외한 영역)이 최소화되었으며, 기존 NMOS 대비 PMOS의 성능 미달로 인해 발생하는 특정 상태 (NMOS off, PMOS on)에서도 우수한 전압 전달 특성을 나타내었고, 특성이 개선된 PMOS로 인해 높은 frequency에서도 우수한 스위칭 거동 특성을 구현한 결과를 확인하였다.
상기 결과에 따르면 본 발명인 CMOS 인버터는 NMOS와 비슷한 특성을 지닌 PMOS를 구현 함으로써 정의되지 않은 영역을 최소화하였을 뿐만 아니라, 높은 frequency에서도 우수한 스위칭 거동 특성을 구현한 장점이 있다.
실험예6
수직 전계 효과 트랜지스터의 활성층 두께에 따른 성능 측정 실험
도13을 참조하여 설명한다.
도13은 활성층의 두께를 달리하여 수직 전계 효과 트랜지스터의 성능을 비교한 실험 데이터이다.
본 실험은 활성층 물질로 Cu2O를 사용하며 두께가 0.5μm, 1.0μm, 2.0μm로 제작된 수직 전계 효과 트랜지스터를 대상으로 인가된 전압에 따른 전류 변화를 측정하였다.
도13(a)에 따르면 활성층이 0.5μm 이하의 두께로 활성층이 형성되는 경우 트랜지스터가 오프(off)인 상태에서도 전류가 흘러 트랜지스터로서 유효한 작동을 할 수 없음을 확인하였다.
도13(b, c)에 따르면 활성층이 2.0μm 초과의 두께로 형성되는 경우에는 전계 효과 이동도가 저하되어 기존의 트랜지스터와 비교하여 개선된 특성을 나타낼 수 없음을 확인하였다.
상기 결과를 통해 본 발명인 수직 전계 효과 트랜지스터가 활성층 물질로 Cu2O를 사용하는 경우 0.5μm 초과 2.0μm 이하의 두께에서 유효하고 우수한 전기적 특성을 나타냄을 확인하였다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 수직 전계 효과 트랜지스터
100 : 기판
200 : 소스 전극
300 : 활성층
400 : 드레인 전극
500 : 게이트 절연층
600 : 게이트 전극

Claims (19)

  1. 기판;
    상기 기판 상에 위치하는 소스 전극;
    상기 소스 전극 상에 위치하며, 수직 성장한 결정립을 가지는 활성층;
    상기 활성층 상에 위치하며, 상기 활성층에 의해 상기 소스 전극과 이격되어 위치하는 드레인 전극;
    상기 활성층 측면에 위치하는 게이트 절연층;
    상기 게이트 절연층 상에 위치하는 게이트 전극;을 포함하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 절연층은, 소스 전극과 상기 게이트 전극, 상기 활성층과 상기 게이트 전극, 및 상기 드레인 전극과 상기 게이트 전극 사이에 위치하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터.
  3. 제1항에 있어서,
    상기 활성층은, p형 산화물 반도체를 포함하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터.
  4. 제1항에 있어서,
    상기 활성층은, Cu2O, ZnO, SnO2, SnO, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3, Ga2O3 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터.
  5. 제1항에 있어서,
    상기 활성층의 두께는, 0.5μm 초과 2.0μm 이하인 것을 특징으로 하는, 수직 전계 효과 트랜지스터.
  6. (i) 기판 상에 소스 전극을 형성하는 단계;
    (ii) 전기화학 증착법으로 상기 소스 전극 상에 수직한 결정립을 가지는 활성층을 형성하는 단계;
    (iii) 상기 활성층 상에 드레인 전극을 형성하는 단계;
    (iv) 선택적 식각을 하는 단계;
    (v) 상기 활성층 측면에 게이트 절연층을 형성하는 단계; 및
    (vi) 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터 제조방법.
  7. 제6항에 있어서,
    상기 (ii) 단계의 전기화학 증착법은, 금속이 도핑된 산화물 반도체를 이용하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터 제조방법.
  8. 제7항에 있어서,
    상기 도핑된 금속은, Sb, Pb, Ni, Cr, Co, Mn 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터 제조방법.
  9. 제7항에 있어서,
    상기 산화물 반도체는, Cu2O, ZnO, SnO2, SnO, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3 Ga2O3 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터 제조방법.
  10. 제6항에 있어서,
    상기 (ii) 단계의 활성층은, 0.5μm 초과 2.0μm 이하의 두께로 형성하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터 제조방법.
  11. 제6항에 있어서,
    상기 (iv) 단계의 식각은, 습식으로 수행되는 것을 특징으로 하는, 수직 전계 효과 트랜지스터 제조방법.
  12. (a) 기판 상에 소스 전극을 형성하는 단계;
    (b) 상기 소스 전극을 패터닝하는 단계;
    (c) 전기화학 증착법으로 상기 패터닝 된 소스 전극 상에 수직한 결정립을 가지는 활성층을 형성하는 단계;
    (d) 상기 활성층 상에 드레인 전극을 형성하는 단계;
    (e) 상기 활성층 측면에 게이트 절연층을 형성하는 단계; 및
    (f) 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터 제조 방법.
  13. 제12항에 있어서,
    상기 (c) 단계의 전기화학 증착법은, 금속이 도핑된 산화물 반도체를 이용하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터 제조 방법.
  14. 제13항에 있어서,
    상기 도핑된 금속은, Sb, Pb, Ni, Cr, Co, Mn 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터 제조방법.
  15. 제13항에 있어서,
    상기 산화물 반도체는, Cu2O, ZnO, SnO2, SnO, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3 Ga2O3 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터 제조방법.
  16. 제12항에 있어서,
    상기 (c) 단계의 활성층은, 0.5μm 초과 2.0μm 이하의 두께로 형성하는 것을 특징으로 하는, 수직 전계 효과 트랜지스터 제조방법.
  17. 제1항에 따른 수직 전계 효과 트랜지스터의 활성층을 P형 산화물 반도체로 형성한 PMOS; 및
    제1항에 따른 수직 전계 효과 트랜지스터의 활성층을 N형 산화물 반도체로 형성한 NMOS;를 포함하는 것을 특징으로 하는, CMOS 인버터.
  18. 제17항에 있어서.
    상기 PMOS의 P형 산화물 반도체는, Cu2O, ZnO, SnO2, SnO, In2O3, Zn2SnO4, InGaZnO4, In2Zn3O6, Zn2SnO4, ZnGa2O4, InGaO3, In2O3 Ga2O3 및 이들의 조합들로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는, CMOS 인버터.
  19. 제17항에 있어서,
    상기 PMOS의 활성층 및 NMOS의 활성층의 두께는, 0.5μm 초과 2.0μm 이하인 것을 특징으로 하는, CMOS 인버터.
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