CN107369651A - 互补场效应晶体管及其制备方法和像素电路 - Google Patents
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Abstract
本发明公开了一种互补场效应晶体管及其制备方法和像素电路,该互补场效应晶体管包括:底栅型的第一晶体管和顶栅型的第二晶体管;在第一晶体管中设置有与第一栅极层叠设置的有第一导电图形;和/或,在第二晶体管中设置有与第二栅极层叠设置的第二导电图形。本发明的技术方案通过在第一晶体管中设置与第一栅极层叠设置的第一导电图形,在第一晶体管中设置与第二栅极层叠设置的第二导电图形,可有效降低第一晶体管和第二晶体管中栅极处的电阻,从而能提升第一晶体管和第二晶体管的性能。
Description
技术领域
本发明涉及显示技术领域,特别涉及一种互补场效应晶体管及其制备方法和像素电路。
背景技术
互补场效应晶体管(CMOS)一般由一个N型场效应晶体管和一个P型场效应晶体管构成,其具有集成度高、功耗低等优势,是纳米集成电路中的首选结构。随着互补场效应晶体管的小尺寸化,互补场效应晶体管中的各电极的尺寸相应缩小。以栅极为例,当栅极的厚度减小后,栅极的电阻增大,栅极的导电率下降,从而影响互补场效应晶体管的整体性能。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一,提出了一种互补场效应晶体管及其制备方法和像素电路。
为实现上述目的,本发明提供了一种互补场效应晶体管,包括:第一晶体管和第二晶体管;
所述第一晶体管包括:位于衬底基板上的第一栅极、位于所述第一栅极背向所述衬底基板的一侧的栅绝缘层、位于所述栅绝缘层背向所述第一栅极的一侧的第一有源层以及与所述第一有源层连接的第一源漏极;
所述第二晶体管包括:位于衬底基板上的第二有源层、与所述第二有源层连接的第二源漏极、位于所述第二有源层和所述第二源漏极背向所述衬底基板的一侧的栅绝缘层、位于所述栅绝缘层背向所述第二有源层的一侧的第二栅极;
还包括:与所述第一栅极层叠设置的第一导电图形,和/或,与所述第二栅极层叠设置的第二导电图形。
可选地,当所述互补场效应晶体管中存在所述第一导电图形时,所述第一导电图形与所述第二有源层同层设置;
当所述互补场效应晶体管中存在所述第二导电图形时,所述第二导电图形与所述第一有源层同层设置。
可选地,所述第一有源层和所述第二有源层的材料均为半导体型碳纳米管;
当所述互补场效应晶体管中存在所述第一导电图形时,所述第一导电图形的材料为半导体型碳纳米管或金属型碳纳米管;
当所述互补场效应晶体管中存在所述第二导电图形时,所述第二导电图形的材料为半导体型碳纳米管或金属型碳纳米管。
可选地,其特征在于,所述第一栅极、所述第一源漏极、所述第二栅极、所述第二源漏极的材料为金属型碳纳米管。
为实现上述目的,本发明还提供了一种像素电路,包括:如上述的互补场效应晶体管;
在所述第一晶体管中,所述第一栅极与对应的栅线连接,所述第一源漏极中的第一源极与对应的数据线连接,所述第一源漏极中的第一漏极与所述第二晶体管的第二栅极连接;
在所述第二晶体管中,所述第一源漏极中的所述第二源极与工作电源端连接,所述第二源漏极中的所述第二漏极与发光器件的阳极连接。
为实现上述目的,本发明还提供了一种互补场效应晶体管的制备方法,包括:
形成第一晶体管和第二晶体管的步骤,其中,所述第一晶体管包括:位于衬底基板上的第一栅极、位于所述第一栅极背向所述衬底基板的一侧的栅绝缘层、位于所述栅绝缘层背向所述第一栅极的一侧的第一有源层以及与所述第一有源层连接的第一源漏极,所述第二晶体管包括:位于衬底基板上的第二有源层、与所述第二有源层连接的第二源漏极、位于所述第二有源层和所述第二源漏极背向所述衬底基板的一侧的栅绝缘层、位于所述栅绝缘层背向所述第二有源层的一侧的第二栅极;
形成与所述第一栅极层叠设置的第一导电图形的步骤;和/或,形成与所述第二栅极层叠设置的第二导电图形的步骤。
可选地,形成第一晶体管和第二晶体管的步骤具体包括:
通过一次构图工艺在衬底基板上形成第一栅极和第二源漏极的步骤;
形成第二有源层的步骤,所述第二有源层与所述第二源漏极连接的;
在第一栅极、第二源漏极和第二有源层背向所述衬底基板的一侧形成栅绝缘层的步骤;
通过一次构图工艺在所述栅绝缘层背向所述衬底基板的一侧形成第二栅极和第一源漏极的步骤;
形成第一有源层的步骤,所述第一有源层与所述第一源漏极连接的。
可选地,当所述互补场效应晶体管中存在所述第一导电图形时,形成与所述第一栅极层叠设置的第一导电图形的步骤与形成第二有源层的步骤同步进行,所述第一导电图形与所述第二有源层通过一次构图工艺进行制备;
当所述互补场效应晶体管中存在所述第二导电图形时,形成与所述第二栅极层叠设置的第二导电图形的步骤与形成第一有源层的步骤同步进行,所述第二导电图形与所述第一有源层通过一次构图工艺进行制备。
可选地,当所述互补场效应晶体管中存在所述第一导电图形时,形成所述第一导电图形和所述第二有源层的步骤具体包括:
在所述衬底基板上形成第一半导体材料薄膜;
通过一次构图工艺对所述第一半导体材料薄膜进行图案化,以形成第一导电图形和第二有源层的图形;
当所述互补场效应晶体管中存在所述第二导电图形时,形成所述第二导电图形和所述第一有源层的步骤具体包括:
在所述栅绝缘层背向衬底基板的一侧形成第二半导体材料薄膜;
通过一次构图工艺对所述第二半导体材料薄膜进行图案化,以形成第二导电图形和第一有源层的图形;
可选地,当所述互补场效应晶体管中存在所述第一导电图形时,所述第一半导体材料为半导体型碳纳米管,形成所述第一导电图形的步骤之后还包括:
对所述第一导电图形进行紫外光照射处理,以使得第一导电图形的材料由半导体型碳纳米管转变为金属型碳纳米管;
当所述互补场效应晶体管中存在所述第二导电图形时,所述第二半导体材料为半导体型碳纳米管,形成所述第二导电图形的步骤之后还包括:
对所述第二导电图形进行紫外光照射处理,以使得第二导电图形的材料由半导体型碳纳米管转变为金属型碳纳米管。
本发明具有以下有益效果:
本发明提供了一种互补场效应晶体管及其制备方法和像素电路,该互补场效应晶体管包括:第一晶体管和第二晶体管,其中,第一晶体管包括:位于衬底基板上的第一栅极、位于第一栅极背向衬底基板的一侧的栅绝缘层、位于栅绝缘层背向第一栅极的一侧的第一有源层以及与第一有源层连接的第一源漏极;第二晶体管为顶栅型场效应晶体管,第二晶体管包括:位于衬底基板上的第二有源层、与第二有源层连接的第二源漏极、位于第二有源层和第二源漏极背向衬底基板的一侧的栅绝缘层、位于栅绝缘层背向第二有源层的一侧的第二栅极;第一晶体管中还包括与第一栅极层叠设置的第一导电图形,第一晶体管中还包括与第二栅极层叠设置的第二导电图形。本发明的技术方案通过在第一晶体管中设置与第一栅极层叠设置的第一导电图形,在第一晶体管中设置与第二栅极层叠设置的第二导电图形,可有效降低第一晶体管和第二晶体管中栅极处的电阻,从而能提升第一晶体管和第二晶体管的性能。
附图说明
图1为本发明实施例一提供的一种互补场效应晶体管的截面示意图;
图2为本发明实施例一提供的又一种互补场效应晶体管的截面示意图;
图3为本发明实施例二提供的一种像素电路的俯视图;
图4为图3中A-A向的截面示意图;
图5为图3所示像素电路的电路示意图;
图6为本发明实施例三提供的一种互补场效应晶体管的制备方法的流程图;
图7为本发明实施例四提供的一种互补场效应晶体管的制备方法的流程图;
图8a~图8e为采用图7所示制备方法制备互补场效应晶体管的中间结构示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案,下面结合附图对本发明提供的一种互补场效应晶体管及其制备方法和像素电路进行详细描述。
图1为本发明实施例一提供的一种互补场效应晶体管的截面示意图,如图1所示,该互补场效应晶体管包括:第一晶体管FET1和第二晶体管FET2,第一晶体管FET1和第二晶体管FET2中的一者为N型场效应晶体管,另一者为P型场效应晶体管。
在本实施例中,第一晶体管FET1为底栅型场效应晶体管,第一晶体管FET1包括:位于衬底基板6上的第一栅极1a、位于第一栅极1a背向衬底基板6的一侧的栅绝缘层4、位于栅绝缘层4背向第一栅极1a的一侧的第一有源层2a以及与第一有源层2a连接的第一源漏极3a。需要说明的是,本发明中的第一有源层2a可位于第一源漏极3a的上方或者位于第一源漏极3a的下方,本实施例中以第一有源层2a位于第一源漏极3a下方为例进行示例性说明。
第二晶体管FET2为顶栅型场效应晶体管,第二晶体管FET2包括:位于衬底基板6上的第二有源层2b、与第二有源层2b连接的第二源漏极3b、位于第二有源层2b和第二源漏极3b背向衬底基板6的一侧的栅绝缘层4、位于栅绝缘层4背向第二有源层2b的一侧的第二栅极1b;需要说明的是,本发明中的第二有源层2b可位于第二源漏极3b的上方或者位于第二源漏极3b的下方,本实施例中以第二有源层2b位于第二源漏极3b上方为例进行示例性说明。
在第一晶体管FET1中还包括与第一栅极1a层叠设置的第一导电图形5a;在第二晶体管FET2中还包括与第二栅极1b层叠设置的第二导电图形5b。
在本实施例中,通过在第一晶体管FET1中设置与第一栅极1a层叠设置的第一导电图形5a,可使得第一导电图形5a与第一栅极1a并联,并联后所构成的第一等效栅极的电阻小于第一栅极1a的电阻,第一等效栅极的导电率大于第一栅极1a的导电率,从而可提升第一晶体管FET1的性能,进而能提升互补场效应晶体管的整体性能。
通过在第二晶体管FET2中设置与第二栅极1b层叠设置的第二导电图形5b,可使得第二导电图形5b与第二栅极1b并联,并联后所构成的第二等效栅极的电阻小于第二栅极1b的电阻,第二等效栅极的导电率大于第一栅极1a的导电率,从而可提升第二晶体管FET2的性能,进而能提升互补场效应晶体管的整体性能。
需要说明的是,上述第一导电图形5a和第二导电图形5b同时存在的情况为本实施例中的一种优选方案,其可使得第一晶体管FET1和第二晶体管FET2的性能均得到提升,互补场效应晶体管的整体性能提升效果最优。本领域技术人员应该知晓的是,仅设置第一导电图形5a或第二导电图形5b,也能在一定程度上提升互补场效应晶体管的性能,其属于本发明的保护范围。
本实施例中可选地,第一有源层2a和第二有源层2b的材料均为半导体型碳纳米管。选用半导体型碳纳米管作为第一晶体管FET1和第二晶体管FET2的有源层,有利于第一晶体管FET1和第二晶体管FET2的小尺寸化。
此外,选用半导体型碳纳米管作为第一晶体管FET1和第二晶体管FET2的有源层时,无论场效应晶体管为N型还是P型,均不需要对有源层进行掺杂处理。
具体地,当选用半导体型碳纳米管作为有源层时,为形成N型场效应晶体管,则仅需使得与有源层连接的源极和漏极为低功函数的电极,例如金属钪电极。为形成P型场效应晶体管,则仅需使得与有源层连接的源极和漏极为高功函数的电极,例如金属钯电极。其中,低功函数(一般而言,小于4.7电子伏特)电极是指功函数低于其接触的半导体碳纳米管费米能级的电极,高功函数(一般而言,大于4.7电子伏特)电极是指功函数高于其接触的半导体碳纳米管费米能级的电极。
与现有CMOS工艺中需要进行多次的不同注入程度的掺杂工艺相比,本发明中选用半导体型碳纳米管作为第一晶体管FET1和第二晶体管FET2的有源层,可有效减少制备CMOS过程中的工艺步骤;此外由于去除了掺杂步骤,因而能极大的降低碳纳米管中载流子的散射,提高了相应的载流子迁移率,改善场效应晶体管的性能。
优选地,第一导电图形5a位于第一栅极1a与栅绝缘层4之间且与第二有源层2b同层设置;第二导电图形5b位于第二栅极1b与栅绝缘层4之间且与第一有源层2a同层设置。此时,第一导电图形5a与第二有源层2b可通过一次构图工艺得以同时制备,第二导电图形5b与第一有源层2a可通过一次构图工艺得以同时制备,因而可减少生产工序,缩短生产周期。此外,还能有效减少掩膜板的使用数量,降低生成成本。
需要说明的是,本发明中的构图工艺是指包括光刻胶涂布、曝光、显影、膜层刻蚀、光刻胶剥离等工艺。
在第一有源层2a和第二有源层2b的材料均为半导体型碳纳米管的情况下,第一导电图形5a的材料为半导体型碳纳米管或金属型碳纳米管,第二导电图形5b的材料为半导体型碳纳米管或金属型碳纳米管。
优选地,第一导电图形5a和第二导电图形5b的材料为金属型碳纳米管。下面以第一导电图形5a的材料为金属型碳纳米管为例进行说明。由于金属型碳纳米管的电阻率小于半导体型碳纳米管,因此,选用金属型碳纳米管作为第一导电图形5a的材料,可进一步的减小第一导电图形5a与第一栅极1a并联后的等效电阻,从而能进一步地提升场效应晶体管的性能。
制备材料为金属型碳纳米管的第一导电图形5a的过程如下:在通过一次构图工艺以同时制备出材料为半导体型碳纳米管的第一导电图形5a和第二有源层2b之后,通过对第一导电图形5a进行紫外光照射处理,可使得第一导电图形5a的材料由半导体型碳纳米管转变为金属型碳纳米管。需要说明的是,制备材料为金属型碳纳米管的第二导电图形5b的过程与上述过程类似,此处不再赘述。
本实施例中,优选地,第一栅极1a、第一源漏极3a、第二栅极1b、第二源漏极3b的材料为金属型碳纳米管。此时,第一栅极1a、第一源漏极3a、第二栅极1b、第二源漏极3b可通过溶液法制程进行制备,溶液法制程简单、容易实施。制备材料为金属型碳纳米管的第一栅极1a、第一源漏极3a、第二栅极1b、第二源漏极3b的具体过程可参见后续内容。
需要说明的是,上述第一栅极1a、第一源漏极3a、第二栅极1b、第二源漏极3b的材料为金属型碳纳米管的情况,为本发明的一种优选实施方式,其不会对本发明的技术方案产生限制。本发明中的第一栅极1a、第一源漏极3a、第二栅极1b、第二源漏极3b还可采用其他导电材料进行制备,例如金属材料。此处不再一一举例说明。
本领域技术人员应该知晓的是,上述第一晶体管FET1中的第一有源层2a位于第一源漏极3a下方,第二晶体管FET2中的第二有源层2b位于第二源漏极3b上方的情况仅起到示例作用,在本发明中有源层与源漏电极的上下位置关系并不会对本发明的技术方案产生限制。图2为本发明实施例一提供的又一种互补场效应晶体管的截面示意图,如图2所示,在图2所示互补场效应晶体管中,第一晶体管FET1中的第一有源层2a位于第一源漏极3a下方,第二晶体管FET2中的第二有源层2b位于第二源漏极3b下方,当第一导电图形5a与第二有源层2b同层设置时,第一导电图形5a位于第一栅极1a的上方。
当然,图1和图2内第一晶体管FET1中的第一有源层2a也可位于第一源漏极3a的上方,当第二导电图形5b与第一有源层2a同层设置时,第二导电图形5b可位于第二栅极1b的上方。此类情况未给出相应附图,但其均匀属于本发明的保护范围。
图3为本发明实施例二提供的一种像素电路的俯视图,图4为图3中A-A向的截面示意图,图5为图3所示像素电路的电路示意图,如图3至图5所示,该像素电路包括互补场效应晶体管,该互补场效应晶体管采用上述实施例一中提供的互补场效应晶体管,具体结构可参见上述实施例一中的描述,此处不再赘述。
在该像素电路内,在第一晶体管FET1中,第一栅极1a与对应的栅线GATE连接,第一源漏极3a中的第一源极3a_S与对应的数据线DATA连接,第一源漏极3a中的第一漏极3a_D与第二晶体管FET2的第二栅极1b连接;在第二晶体管FET2中,第一源漏极3a中的第二源极3b_S与工作电源端连接,第二源漏极3b中的第二漏极3b_D与发光器件的阳极连接。
在实际应用中,第一源漏极3a中的第一漏极3a_D通过连接走线与第二晶体管FET2的第二栅极1b连接,该连接走线与第一漏极3a_D和第二栅极1b同层设置,因此不需要单独设置连接层,有效减少膜层数量,减小最终成型产品的厚度,有利于产品的轻薄化。此外,连接走线、第一漏极3a_D和第二栅极1b可通过一次构图工艺得以同时制备,从而可减少生产工序,缩短生产周期。
需要说明的是,图4中所示的第一晶体管FET1中的第一有源层2a位于第一源漏极3a下方,第二晶体管FET2中的第二有源层2b位于第二源漏极3b上方的情况仅起到示例作用,其不会对本发明的技术方案产生限制。
图5中所示的第一晶体管FET1为P型场效应晶体管,第二晶体管FET2为N型场效应晶体管的情况仅起到示例性作用。在本发明中,也可以是第一晶体管FET1为N型场效应晶体管,第二晶体管FET2为P型场效应晶体管。
图6为本发明实施例三提供的一种互补场效应晶体管的制备方法的流程图,如图6所示,图6所示制备方法用于制备上述实施例一所提供互补场效应晶体管,该制备方法包括:
步骤S101、形成第一晶体管和第二晶体管。
其中,第一晶体管为底栅型场效应晶体管,第一晶体管包括:位于衬底基板上的第一栅极、位于第一栅极背向衬底基板的一侧的栅绝缘层、位于栅绝缘层背向第一栅极的一侧的第一有源层以及与第一有源层连接的第一源漏极。需要说明的是,本发明中的第一有源层可位于第一源漏极的上方或者位于第一源漏极的下方。
第二晶体管为顶栅型场效应晶体管,第二晶体管包括:位于衬底基板上的第二有源层、与第二有源层连接的第二源漏极、位于第二有源层和第二源漏极背向衬底基板的一侧的栅绝缘层、位于栅绝缘层背向第二有源层的一侧的第二栅极;需要说明的是,本发明中的第二有源层可位于第二源漏极的上方或者位于第二源漏极的下方。
步骤S102、形成与第一栅极层叠设置的第一导电图形。
步骤S103、形成与第二栅极层叠设置的第二导电图形。
在本实施例中,步骤S102和步骤S103可与步骤S101同步执行,或在步骤S101之后执行均可。
需要说明的是,上述制备第一导电图形的步骤S102和制备第二导电图形的步骤S103同时存在的情况,其为本实施例中的一种优选方案。本领域技术人员应该知晓的是,在本实施例中步骤S102和步骤S103至少存在之一即可。
图7为本发明实施例四提供的一种互补场效应晶体管的制备方法的流程图,图8a~图8e为采用图7所示制备方法制备互补场效应晶体管的中间结构示意图,如图7至图8e所示,图7所示制备方法可制备实施例一中图1所示的互补场效应晶体管,该制备方法包括:
步骤S201、在衬底基板上形成第一栅极和第二源漏极。
参见图8a所示,在步骤S201中,首先在衬底基板6上形成一层第一电极材料薄膜,然后对第一电极材料薄膜进行一次构图工艺,以得到第一栅极1a和第二源漏极3b的图形。其中第二源漏极包括:第二源极和第二漏极。
本实施例中,优选地,第一电极材料为金属型碳纳米管。此时,形成第一栅极1a和第二源漏极3b的过程大致如下:首先通过溶液制程在衬底基板6上涂布一层金属型碳纳米管薄膜,然后通过光刻胶涂布、曝光、显影技术以定义出第一栅极1a和第二源漏极3b的区域,接着采用氧反应离子刻蚀技术对金属型碳纳米管薄膜进行刻蚀,以得到第一栅极1a和第二源漏极3b的图形,最后将光刻胶剥离。
当然,也可以通过定位生长技术,以直接在待形成第一栅极1a的区域和待形成第二源漏极3b的区域形成一层金属型碳纳米管。
此外,上述第一电极材料也可以是半导体型碳纳米管,待得到第一栅极1a和第二源漏极3b的图形之后,再对第一栅极1a和第二源漏极3b进行紫外光照射处理,从而使得半导体型碳纳米管转换为金属型碳纳米管。
需要说明的是,上述第一栅极1a和第二源漏极3b的材料为金属型碳纳米管的情况,为本发明中的一种优选方案,其可使得第一栅极1a和第二源漏极3b通过溶液法制程进行制备,溶液法制程简单、容易实施。当然,本实施例中的第一栅极1a和第二源漏极3b的材料还可以为其他材料,例如金属材料。
步骤S202、在第二源漏极背向衬底基板的一侧形成第二有源层,在第一栅极背向衬底基板的一侧第一导电图形。
参见图8b所示,在步骤S202中,首先在第一栅极1a和第二源漏极3b背向衬底基板6的一侧形成第一半导体材料薄膜;然后,通过一次构图工艺对第一半导体材料薄膜进行图案化,以在第二源漏极3b背向衬底基板6的一侧形成第二有源层2b,以及在第一栅极1a背向衬底基板6的一侧形成第一导电图形5a。
其中,优选地,第一半导体材料为半导体型碳纳米管。此时,第二有源层2b和第一导电图形5a的材料均为半导体型碳纳米管。
进一步优选地,在得到材料为半导体型碳纳米管的第一导电图形5a之后还包括:对第一导电图形5a进行紫外光照射处理,以使得第一导电图形5a的材料由半导体型碳纳米管转变为金属型碳纳米管。由于金属型碳纳米管的电阻率小于半导体型碳纳米管,因此,选用金属型碳纳米管作为第一导电图形5a的材料,可进一步地减小第一导电图形5a与第一栅极1a并联后的等效电阻,从而能进一步地提升场效应晶体管的性能。
需要说明的是,上述第一导电图形5a与第二有源层2b同层设置,且两者采用一次构图工艺得以制备的情况,为本发明中的优选实施方式,其不会对本发明的技术方案产生限制。本领域技术人员应该知晓的是,还可以采用两次构图工艺以分别制备出第一导电图形5a与第二有源层2b。具体情况,此处不进行详细描述。
此外,第二有源层2b的材料为半导体型碳纳米管的情况,也为本发明中的一种优选实施方式,其可提升场效应晶体管的性能,具体原理可参见实施例一中相应内容。
步骤S203、在第一栅极和第二有源层背向衬底基板的一侧形成栅绝缘层。
参见图8c所示,在步骤S203中,直接在步骤S202所得到的基板的表面形成一层栅绝缘材料薄膜,以得到栅绝缘层4。
步骤S204、在栅绝缘层背向第一栅极的一侧形成第一有源层和第二导电图形。
参加图8d所示,在步骤S204中,首先在栅绝缘层4背向衬底基板6的一侧形成第二半导体材料薄膜;然后,通过一次构图工艺对第二半导体材料薄膜进行图案化,以在栅绝缘层4背向衬底基板6的一侧且对应第一栅极1a的区域形成第一有源层2a,以及在栅绝缘层4背向衬底基板6的一侧且对应第二有缘层层的区域形成第二导电图形5b。
其中,优选地,第二半导体材料为半导体型碳纳米管。此时,第一有源层2a和第二导电图形5b的材料均为半导体型碳纳米管。
进一步优选地,在得到材料为半导体型碳纳米管的第二导电图形5b之后还包括:对第二导电图形5b进行紫外光照射处理,以使得第二导电图形5b的材料由半导体型碳纳米管转变为金属型碳纳米管。由于金属型碳纳米管的电阻率小于半导体型碳纳米管,因此,选用金属型碳纳米管作为第二导电图形5b的材料,可进一步地减小第二导电图形5b与后续形成的第二栅极1b并联后的等效电阻,从而能进一步地提升场效应晶体管的性能。
需要说明的是,上述第二导电图形5b与第一有源层2a同层设置,且两者采用一次构图工艺得以制备的情况,为本发明中的优选实施方式,其不会对本发明的技术方案产生限制。本领域技术人员应该知晓的是,还可以采用两次构图工艺以分别制备出第二导电图形5b与第一有源层2a。具体情况,此处不进行详细描述。
此外,第一有源层2a的材料为半导体型碳纳米管的情况,也为本发明中的一种优选实施方式,其可提升场效应晶体管的性能,具体原理可参见实施例一中相应内容。
步骤S205、在第一有源层背向栅绝缘层的一侧形成第一源漏极,在第二导电图形背向栅绝缘层的一侧形成第二栅极。
参见图8e所示,在步骤S205中,首先在步骤S204所得到的基板上形成一层第二电极材料薄膜,然后对第二电极材料薄膜进行一次构图工艺,以得到第二栅极1b和第一源漏极3a的图形。其中第一源漏极3a包括:第一源极和第一漏极。
本实施例中,优选地,第二电极材料为金属型碳纳米管。此时,形成第二栅极和第一源漏极的过程大致如下:首先通过溶液制程在基板上涂布一层金属型碳纳米管薄膜,然后通过光刻胶涂布、曝光、显影技术以定义出第二栅极和第一源漏极的区域,接着采用氧反应离子刻蚀技术对金属型碳纳米管薄膜进行刻蚀,以得到第二栅极和第一源漏极的图形,最后将光刻胶剥离。
当然,也可以通过定位生长技术,以直接在待形成第二栅极的区域和待形成第一源漏极的区域形成一层金属型碳纳米管。
此外,上述第二电极材料也可以是半导体型碳纳米管,待得到第二栅极和第一源漏极的图形之后,再对第二栅极和第一源漏极进行紫外光照射处理,从而使得半导体型碳纳米管转换为金属型碳纳米管。
需要说明的是,上述第二栅极和第一源漏极的材料为金属型碳纳米管的情况,为本发明中的一种优选方案,其可使得第二栅极和第一源漏极通过溶液法制程进行制备,溶液法制程简单、容易实施。当然,本实施例中的第一栅极和第二源漏极的材料还可以为其他材料,例如金属材料。
第一栅极、第一有源层和第一源漏极构成底栅型的第一晶体管,第二栅极、第二有源层和第二源漏极构成顶栅型的第二晶体管。其中,第一晶体管和第二晶体管中的一者为N型场效应晶体管,另一者为P型场效应晶体管。
需要说明的是,上述第一导电图形和第二导电图形同时存在的情况为本实施例中的一种优选方案,其可使得第一晶体管和第二晶体管的性能均得到提升,互补场效应晶体管的整体性能提升效果最优。本领域技术人员应该知晓的是,仅设置第一导电图形或第二导电图形,也能在一定程度上提升互补场效应晶体管的性能,其属于本发明的保护范围。
需要补充说明的是,在本实施例中,当选用半导体型碳纳米管作为有源层时,为形成N型场效应晶体管,则需使得与有源层连接的源极和漏极为低功函数的电极,此时可选用功函数低于其接触的半导体型碳纳米管费米能级的金属材料(例如金属钪)来制备该N型场效应晶体管的源、漏极,或者选用金属型碳纳米管来制备该N型场效应晶体管的源、漏极,并对通过向金属型碳纳米管掺杂相应的离子以控制源、漏极的功函数低于其接触的半导体型碳纳米管的费米能级;为形成P型场效应晶体管,则需使得与有源层连接的源极和漏极为高功函数的电极,此时可选用功函数高于其接触的半导体型碳纳米管费米能级的金属材料(例如金属钯)来制备该P型场效应晶体管的源、漏极,或者选用金属型碳纳米管来制备该P型场效应晶体管的源、漏极,并对通过向金属型碳纳米管掺杂相应的离子以控制源、漏极的功函数高于其接触的半导体型碳纳米管的费米能级。
此外,在本发明中,也可先执行步骤S202,再执行步骤S201,以使得第二晶体管中的第二有源层位于第二源漏极的下方,相应地,第一导电层位于第一栅极的下方,从而可得到图2所示的互补场效应晶体管。当然,也可先执行步骤S205,再执行步骤S204,以使得第二晶体管中的第二有源层位于第二源漏极的上方,相应地,第二导电层位于第二栅极的上方。具体内容此处不再详细描述。
可以理解的是,以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式,然而本发明并不局限于此。对于本领域内的普通技术人员而言,在不脱离本发明的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本发明的保护范围。
Claims (10)
1.一种互补场效应晶体管,其特征在于,包括:第一晶体管和第二晶体管;
所述第一晶体管包括:位于衬底基板上的第一栅极、位于所述第一栅极背向所述衬底基板的一侧的栅绝缘层、位于所述栅绝缘层背向所述第一栅极的一侧的第一有源层以及与所述第一有源层连接的第一源漏极;
所述第二晶体管包括:位于衬底基板上的第二有源层、与所述第二有源层连接的第二源漏极、位于所述第二有源层和所述第二源漏极背向所述衬底基板的一侧的栅绝缘层、位于所述栅绝缘层背向所述第二有源层的一侧的第二栅极;
还包括:与所述第一栅极层叠设置的第一导电图形,和/或,与所述第二栅极层叠设置的第二导电图形。
2.根据权利要求1所述的互补场效应晶体管,其特征在于,当所述互补场效应晶体管中存在所述第一导电图形时,所述第一导电图形与所述第二有源层同层设置;
当所述互补场效应晶体管中存在所述第二导电图形时,所述第二导电图形与所述第一有源层同层设置。
3.根据权利要求1所述的互补场效应晶体管,其特征在于,所述第一有源层和所述第二有源层的材料均为半导体型碳纳米管;
当所述互补场效应晶体管中存在所述第一导电图形时,所述第一导电图形的材料为半导体型碳纳米管或金属型碳纳米管;
当所述互补场效应晶体管中存在所述第二导电图形时,所述第二导电图形的材料为半导体型碳纳米管或金属型碳纳米管。
4.根据权利要求1所述的互补场效应晶体管,其特征在于,其特征在于,所述第一栅极、所述第一源漏极、所述第二栅极、所述第二源漏极的材料为金属型碳纳米管。
5.一种像素电路,其特征在于,包括:如上述权利要求1至4中任一所述的互补场效应晶体管;
在所述第一晶体管中,所述第一栅极与对应的栅线连接,所述第一源漏极中的第一源极与对应的数据线连接,所述第一源漏极中的第一漏极与所述第二晶体管的第二栅极连接;
在所述第二晶体管中,所述第一源漏极中的所述第二源极与工作电源端连接,所述第二源漏极中的所述第二漏极与发光器件的阳极连接。
6.一种互补场效应晶体管的制备方法,其特征在于,包括:
形成第一晶体管和第二晶体管的步骤,其中,所述第一晶体管包括:位于衬底基板上的第一栅极、位于所述第一栅极背向所述衬底基板的一侧的栅绝缘层、位于所述栅绝缘层背向所述第一栅极的一侧的第一有源层以及与所述第一有源层连接的第一源漏极,所述第二晶体管包括:位于衬底基板上的第二有源层、与所述第二有源层连接的第二源漏极、位于所述第二有源层和所述第二源漏极背向所述衬底基板的一侧的栅绝缘层、位于所述栅绝缘层背向所述第二有源层的一侧的第二栅极;
形成与所述第一栅极层叠设置的第一导电图形的步骤;和/或,形成与所述第二栅极层叠设置的第二导电图形的步骤。
7.根据权利要求6所述的互补场效应晶体管的制备方法,其特征在于,形成第一晶体管和第二晶体管的步骤具体包括:
通过一次构图工艺在衬底基板上形成第一栅极和第二源漏极的步骤;
形成第二有源层的步骤,所述第二有源层与所述第二源漏极连接的;
在第一栅极、第二源漏极和第二有源层背向所述衬底基板的一侧形成栅绝缘层的步骤;
通过一次构图工艺在所述栅绝缘层背向所述衬底基板的一侧形成第二栅极和第一源漏极的步骤;
形成第一有源层的步骤,所述第一有源层与所述第一源漏极连接的。
8.根据权利要求7所述的互补场效应晶体管的制备方法,其特征在于,当所述互补场效应晶体管中存在所述第一导电图形时,形成与所述第一栅极层叠设置的第一导电图形的步骤与形成第二有源层的步骤同步进行,所述第一导电图形与所述第二有源层通过一次构图工艺进行制备;
当所述互补场效应晶体管中存在所述第二导电图形时,形成与所述第二栅极层叠设置的第二导电图形的步骤与形成第一有源层的步骤同步进行,所述第二导电图形与所述第一有源层通过一次构图工艺进行制备。
9.根据权利要求8所述的互补场效应晶体管的制备方法,其特征在于,当所述互补场效应晶体管中存在所述第一导电图形时,形成所述第一导电图形和所述第二有源层的步骤具体包括:
在所述衬底基板上形成第一半导体材料薄膜;
通过一次构图工艺对所述第一半导体材料薄膜进行图案化,以形成第一导电图形和第二有源层的图形;
当所述互补场效应晶体管中存在所述第二导电图形时,形成所述第二导电图形和所述第一有源层的步骤具体包括:
在所述栅绝缘层背向衬底基板的一侧形成第二半导体材料薄膜;
通过一次构图工艺对所述第二半导体材料薄膜进行图案化,以形成第二导电图形和第一有源层的图形。
10.根据权利要求9所述的互补场效应晶体管的制备方法,其特征在于,当所述互补场效应晶体管中存在所述第一导电图形时,所述第一半导体材料为半导体型碳纳米管,形成所述第一导电图形的步骤之后还包括:
对所述第一导电图形进行紫外光照射处理,以使得第一导电图形的材料由半导体型碳纳米管转变为金属型碳纳米管;
当所述互补场效应晶体管中存在所述第二导电图形时,所述第二半导体材料为半导体型碳纳米管,形成所述第二导电图形的步骤之后还包括:
对所述第二导电图形进行紫外光照射处理,以使得第二导电图形的材料由半导体型碳纳米管转变为金属型碳纳米管。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019114502A1 (en) * | 2017-12-12 | 2019-06-20 | Boe Technology Group Co., Ltd. | Organic luminescent substrate, preparation method thereof, display apparatus, and display driving method |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100193785A1 (en) * | 2007-06-29 | 2010-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
CN103715196A (zh) * | 2013-12-27 | 2014-04-09 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
CN104716047A (zh) * | 2015-03-30 | 2015-06-17 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板及显示装置 |
CN106123928A (zh) * | 2016-06-15 | 2016-11-16 | 上海交通大学 | 一种基于有机薄膜晶体管反相器的传感器 |
CN106887424A (zh) * | 2017-03-17 | 2017-06-23 | 京东方科技集团股份有限公司 | 导电图案结构及其制备方法、阵列基板和显示装置 |
-
2017
- 2017-07-17 CN CN201710580244.5A patent/CN107369651B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100193785A1 (en) * | 2007-06-29 | 2010-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
CN103715196A (zh) * | 2013-12-27 | 2014-04-09 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
CN104716047A (zh) * | 2015-03-30 | 2015-06-17 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板及显示装置 |
CN106123928A (zh) * | 2016-06-15 | 2016-11-16 | 上海交通大学 | 一种基于有机薄膜晶体管反相器的传感器 |
CN106887424A (zh) * | 2017-03-17 | 2017-06-23 | 京东方科技集团股份有限公司 | 导电图案结构及其制备方法、阵列基板和显示装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019114502A1 (en) * | 2017-12-12 | 2019-06-20 | Boe Technology Group Co., Ltd. | Organic luminescent substrate, preparation method thereof, display apparatus, and display driving method |
CN109920922A (zh) * | 2017-12-12 | 2019-06-21 | 京东方科技集团股份有限公司 | 有机发光器件及其制备方法、显示基板、显示驱动方法 |
EP3724935A4 (en) * | 2017-12-12 | 2021-09-08 | Boe Technology Group Co., Ltd. | LUMINESCENT ORGANIC SUBSTRATE, METHOD OF MANUFACTURING THEREFORE, DISPLAY DEVICE AND DISPLAY CONTROL METHOD |
US11211592B2 (en) | 2017-12-12 | 2021-12-28 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Organic luminescent substrate, preparation method thereof, display apparatus, and display driving method |
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Publication number | Publication date |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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