CN103594521B - 半导体元件 - Google Patents

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Abstract

一种半导体元件，该半导体元件包括第一导电层、绝缘层、第二导电层、通道层、保护层及第三导电层。该绝缘层覆盖该第一导电层。该第二导电层形成在该绝缘层上且内部具有开口。该通道层形成在该第二导电层的该开口上并完全覆盖该开口。该保护层形成在该通道层上方且覆盖该通道层，并具有位于该第二导电层的该开口内的通孔。该第三导电层形成在该通孔内。

Description

半导体元件
技术领域
本发明是关于一种半导体元件，特别是关于一种薄膜电晶体元件。
背景技术
请参照图1所示，其显示已知薄膜电晶体9的剖视图，包括基板91、栅极92、绝缘层93、通道层94、源极95及漏极96。
该薄膜电晶体9的操作方式为通过控制该栅极92的电压使得该通道层94电性开启（ON）或关闭（OFF），当开启时显示数据信号通过该源极95到达该漏极96，得以显示数据图像。当关闭时显示数据信号无法通过该源极95到达该漏极96，无法显示数据图像。
已知薄膜电晶体9中，该通道层94是为非晶硅（amorphous silicon）材料所制成，然而非晶硅薄膜电晶体具有较低的迁移率（mobility）及可靠度。因而，近年来提出了以金属氧化物半导体作为通道层的金属氧化物半导体薄膜电晶体（metal oxide semi-conductor thin film transistor）。
然而，如果单纯的将图1中的通道层94以金属氧化物来替换，则会出现下列问题：由于该源极95、该漏极96及该通道层94具有较低的蚀刻选择比。该源极95及该漏极96是在该通道层94形成后才制作，因此在针对该源极95及该漏极96进行蚀刻时，会造成该通道层94的过蚀刻而影响其操作特性。此外，图1的结构中，该源极95及该漏极96是利用同一道工艺所制作，因此位于同一平面而不易增加主动层的通道宽长比（W/L）。
有鉴于此，本发明还提供一种薄膜电晶体结构，其可有效避免金属氧化物半导体通道层在工艺中受到蚀刻液的影响，并可提高通道宽长比。
发明内容
本发明的一目的在提供一种半导体元件，其具有较高的通道宽长比（channelwidth/length ratio）。
本发明另一目的在提供一种半导体元件，其具有一封闭式源极/漏极或一形源极/漏极。
本发明另一目的在提供一种半导体元件，其源极及漏极并非由同一道工艺所制作，因而源极及漏极并非位于一共同平面。
本发明另一目的在提供一种金属氧化物薄膜电晶体，其可避免在工艺中对金属氧化物半导体通道层（metal oxide semiconductor channel layer）造成过蚀刻。
本发明提供一种半导体元件，包括第一导电层、绝缘层、第二导电层、通道层、保护层及第三导电层。该绝缘层覆盖该第一导电层。该第二导电层形成在该绝缘层上且内部具有开口。该通道层形成在该第二导电层的该开口上并完全覆盖该开口。该保护层形成在该通道层上方且覆盖该通道层，并具有通孔位于该第二导电层的该开口内。该第三导电层形成在该通孔内并自该通孔向外延伸而出。
本发明还提供一种半导体元件，包括第一导电层、绝缘层、第二导电层、通道层、保护层、第三导电层及透明电极层。该绝缘层覆盖该第一导电层。该第二导电层形成在该绝缘层上且内部具有开口。该通道层形成在该第二导电层的该开口上并完全覆盖该开口。该保护层形成在该通道层上方且覆盖该通道层，并具有通孔位于该第二导电层的该开口内。该第三导电层形成在该通孔内。该透明电极层耦接该第三导电层并自该第三导电层向外延伸而出。
本发明还提供一种半导体元件，包括第一导电层、绝缘层、第二导电层、通道层、保护层及第三导电层。该绝缘层覆盖该第一导电层。该第二导电层形成在该绝缘层上且具有第一部分、第二部分及第三部分；其中该第二部分及该第三部分自该第一部分垂直地延伸而出。该通道层形成在该第一部分、该第二部分及该第三部分内并覆盖部分该第一部分、该第二部分及该第三部分。该保护层形成在该通道层上方且覆盖该通道层，并具有通孔位于该第二部分及该第三部分间。该第三导电层形成在该通孔内。
一实施例中，该通孔的周缘至该第二导电层的距离均相同，如此可使得该通孔的周缘均用作为半导体元件的主动层的通道宽度；其中，该距离例如为垂直距离或最短距离。
一实施例中，该通孔及该第二导电层的内缘被形成为矩形或正方形，并彼此相对。
一实施例中，还包括覆盖层位于该保护层及该透明电极层间，以降低电极间的杂散电容。
一实施例中，该绝缘层与该第二导电层和/或该通道层与该第二导电层间还形成接触层。
本发明实施例的半导体元件中，该通道层为金属氧化物、非晶硅、多晶硅或单晶硅半导体通道层。将该源极及该漏极通过不同道工艺制作，可增加该源极的可制作范围，以有较增加主动层的通道宽度。
附图说明
图1是已知薄膜电晶体的剖视图；
图2A-2E是本发明第一实施例的半导体元件的制作流程图；
图3A-3B是本发明第一实施例的半导体元件的替代实施例；
图4A-4B是本发明第二实施例的半导体元件的制作流程图；
图4C是本发明第二实施例的半导体元件的替代实施例；
图5A-5C是本发明第二实施例的半导体元件的替代实施例。
具体实施方式
为了让本发明的上述和其他目的、特征、和优点能更明显，下文将配合所附图示，作详细说明如下。在本发明的说明中，相同的元件是以相同的符号表示，在此合先叙明。
参照图2A-2E所示，图2A-2E是本发明第一实施例的半导体元件的制作流程图。图2A-2C及2D-2E中，右半部显示半导体元件的上视图而左半部显示半导体元件的上视图中沿II-II′线的剖视图。必须说明的是，为了简化图示，图2A-2E的上视图中仅显示了导电层M1-M3以及通道层12，而并未显示有基板10、绝缘层11、保护层13及接触层LC1、LC2；其中，上视图的目的主要用以显示导电层M1-M3的配置。本发明中该半导体元件可为一薄膜电晶体（TFT）元件。
首先提供基板10，其例如为玻璃基板或已知用以形成薄膜电晶体阵列在其上的其他基板。
如图2A所示，接着在该基板10上形成第一导电层M1以作为栅极（gateelectrode），其形成方式是先在该基板10上沉积一层导电层后，再利用微影蚀刻（photolithography）的方式图案化该导电层。该第一导电层M1的材料只要是能够导电的材料即可，并无特定限制，例如可为钼、铝、钛、铬、钽、铜、钕、钨、钨钼合金、铟锡氧化物、或其合金或其氧化物或其氮化物，其中图2A导电层M1虽以单层示意其也可为多层结构。
如图2B所示，接着形成绝缘层11覆盖该第一导电层M1及部分该基板10；其中，该绝缘层11通常称为栅极绝缘层（gate insulating layer），其材料例如可为无机材料（例如氧化硅、氮化硅、氧化铝、氮氧化硅等）、有机材料或其组合。该绝缘层11的厚度为50nm至400nm。
如图2B所示，接着形成第二导电层M2在该绝缘层11上且该第二导电层M2内部具有开口O。本实施例中，该第二导电层M2是作为一源极/漏极（source/drain electrode），其形成方式是先在该绝缘层11上沉积一层导电层后，再利用微影蚀刻的方式图案化该导电层以形成环状的第二导电层M2，其材料只要是能够导电的材料即可，并无特定限制，例如可为钼、铝、钛、铬、钽、铜、钕、钨、钨钼合金、铟锡氧化物、或其合金或其氧化物或其氮化物，其中图2B导电层M2虽以单层示意其也可为多层结构。
如图2C所示，接着形成一通道层12在该第二导电层M2的该开口O上并完全覆盖该开口O；一实施例中，该通道层12也可覆盖部分该第二导电层M2上；其中，该通道层12例如可为金属氧化物、非晶硅、多晶硅或单晶硅半导体通道层。该通道层12同样是利用微影蚀刻的方式图案化而形成。该通道层12的厚度为51nm至200nm。如果该通道层12为金属氧化物通道层，其可为In、Ga以及Zn的金属氧化物，另外，也可以使用钨、钼、钛、锡、镍或铝代替In、Ga以及Zn中的任何一种，例如氧化铟镓锌（IGZO）、氧化锌（ZnO）、氧化锡（SnO）、二氧化锡（SnO2）等，但并不以此为限。
在形成薄膜电晶体时，源极电极和漏极电极使用低电阻的金属材料。尤其是，在制造用于进行大面积显示的显示装置时，起因于布线的电阻的信号迟延问题较为显著。所以，作为布线或电极的材料较佳使用电阻值低的金属材料。当薄膜电晶体采用由电阻值低的金属材料构成的源极电极和漏极电极与电阻值较高的金属氧化物通道层直接接触的结构时，有可能导致接触电阻增大，且源极电极和漏极电极与金属氧化物通道层介面因材质不同可能产生薄膜剥离的不良，所以，另一实施例中可新增接触层LC1以降低源极电极/漏极电极（即第二导电层M2）与通道层12的接触阻抗及避免产生薄膜剥离的不良，参图2C-1；其中，该接触层LC1的厚度为5nm至50nm。该接触层LC1的电阻较佳低于通道层12，或该接触层LC1的氧含量低于通道层12的氧含量。
此外，也可以在绝缘层11和源极电极层/漏极电极层M2之间设置低电阻的接触层LC2，以避免产生薄膜剥离的不良，参图2C-2。另一实施例中，也可增加两接触层LC1、LC2在源极电极/漏极电极M2上下分别与通道层12及绝缘层11接触，参图2C-3。该接触层为金属氧化物通道层，其可为In、Ga以及Zn的金属氧化物，另外，也可以使用钨、钼、钛、锡、镍或铝代替In、Ga以及Zn中的任何一种，例如氧化铟镓锌（IGZO）、氧化锌（ZnO）、氧化锡（SnO）、二氧化锡（SnO2）等，但并不以此为限。该通道层12与该接触层LC1的区别可由阻抗与氧含量区分，其中该接触层LC1的电阻低于通道层12，或该接触层LC12的氧含量低于通道层12的氧含量，或该接触层LC1的厚度小于通道层12的厚度。该接触层LC1可相同或不同于接触层LC2。
如图2D所示，接着形成保护层13（passivation layer）在该通道层12上方且覆盖该通道层12，另一实施例中该保护层13也可覆盖该第二导电层M2未被该通道层12覆盖的部分以形成保护，该保护层13当然也可同时覆盖该绝缘层11。该保护层13定义有通孔13A（contact hole）位于该第二导电层M2的该开口O内，该通孔13A较佳位于该第二导电层M2的该开口O的中央位置。为了提高该半导体元件的通道宽长比，该通孔13A的周缘至该第二导电层M2的距离L均相同（如图2D右半部），以在该第二导电层M2的内缘及该通孔13A的周缘间形成主动层通道；其中，该距离例如为垂直距离或最短距离。只要该距离L各处均相同，该通孔13A及该第二导电层M2的内缘的形状则无特定限制，例如可被形成彼此相对的矩形、正方形或对称多边形，但并不以此为限。该通孔13A同样可利用微影蚀刻所形成。该保护层13的材料例如可为氧化硅、氮化硅、氧化铝等，但并不以此为限，只要是能够达成保护薄膜电晶体的材料即可。
如图2E所示，最后形成第三导电层M3在该通孔13A内并自该通孔13A向外延伸而出，其通常是耦接至像素电极。本实施例中，该第三导电层M3是作为漏极/源极（drain/source electrode）且与像素电极同时利用微影蚀刻所形成，故该第三导电层M3与像素电极具相同材料而为透明电极层，其材料例如为铟锡氧化物（ITO）、铟锌氧化物（IZO）、铝锌氧化物（AZO）等透明材料，但不以此为限。
本实施例中，该半导体元件的饱和电流因为该第二导电层M2的环状设计而可得到有效的提升；该第二导电层M2及该第三导电层M3并非由同一道工艺所制作且并不位于同一平面，故可增加源极的制作范围。此外，由于该通道层12是在该第二导电层M2后才形成，如果该通道层12为金属氧化物半导体通道层，不会在工艺中受到蚀刻液的影响。
一替代实施例中，为了降低该第二导电层M2与该第三导电层M3间的杂散电容，可在该保护层13与该第三导电层M3间还形成一覆盖层14（overcoat layer），如图3A所示；其中，该覆盖层14例如具有1000nm至3000nm的厚度，且可由有机材料或无机材料所制成，其目的是用以增加该第二导电层M2与该第三导电层M3间的距离。可以了解的是，该覆盖层14上同样利用微影蚀刻的方式定义有一通孔相对应该通孔13A，以使该第三导电层M3能够形成在该通孔13A内。另一实施例中，若不制作该覆盖层14，也可增加该保护层13的厚度为2000-4000微米，以达到降低杂散电容的效果。
另一替代实施例中，该第二导电层M2也可为非封闭结构，如图3B所示的形结构。本实施例中，该第二导电层M2同样形成在该绝缘层11上且具有一第一部分M2_1、一第二部分M2_2及一第三部分M2_3；其中，该第一部分M2_1例如可作为数据线（data line）的一部分，该第二部分M2_2及该第三部分M2_3自该第一部分M2_1垂直地延伸而出并彼此平行而形成一非封闭结构。同样地，本实施例中，该第二导电层M2的形成方式是先在该绝缘层11上沉积一层导电层后，再利用微影蚀刻的方式图案化该导电层以形成非封闭状的该第一部分M2_1、该第二部分M2_2及该第三部分M2_3。
本实施例中，由于该第二导电层M2是为非封闭结构，该通道层12则形成在该第一部分M2_1、该第二部分M2_2及该第三部分M2_3内并覆盖部分该第一部分M2_1、该第二部分M2_2及该第三部分M2_3上。该保护层13形成在该通道层12上方且覆盖该通道层12，其他实施例中该保护层13也可覆盖该第二导电层M2未被该通道层12覆盖的部分，并具有通孔13A位于该第二部分M2_2及该第三部分M2_3间。该第三导电层M3则形成在该通孔13A内并自该通孔13A向外延伸而出；本实施例中，该第三导电层M3为透明电极层。同理，为了提高该半导体元件的通道宽长比，该通孔13A的周缘至该第二导电层的该第一部分M2_1、该第二部分M2_2及该第三部分M2_3的距离L均相同；其中，该距离同样例如可为垂直距离或最短距离。只要该距离L各处均相同，该通孔13A的形状则无特定限制，例如可被形成为矩形或正方形。同样地，为了降低该第二导电层M2与该第三导电层M3间的杂散电容，还可在该保护层13与该第三导电层M3间形成覆盖层14，如图3A所示。综而言之，本替代实施例与第一实施例的差异仅在于该第二导电层M2是为非封闭状，而其他部分则相同，且由于其剖视图与图2A至2E相同，故在此不再赘述。
参照图4A及4B所示，图4A及4B是本发明第二实施例的半导体元件的制作流程图；其中，形成该第一导电层M1、该绝缘层11、该第二导电层M2、该通道层12及该保护层13的方式相同于图2A-2D及其相关说明，故在此不再赘述。同理，为了简化图示，图4A-4B的上视图（右半部）中仅显示了导电层M1-M3、通道层12以及透明电极层15，而并未显示有基板10、绝缘层11及保护层13；左半部同样显示右半部的半导体元件中沿II-II′线的剖视图。
如图4A所示，第二实施例中，为了提升该通道层12与透明电极的接触特性，是先在该通孔13A内先行利用微影蚀刻形成第三导电层M3。此时，该第三导电层M3是作为漏极/源极且并非为透明电极，其例如可为为钼、铝、钛、铬、钽、铜、钕、钨、钨钼合金、铟锡氧化物、或其合金或其氧化物或其氮化物，但并不以此为限。由于该第三导电层M3仅形成在该通孔13A内，其形状受限于该通孔13A。此外，该第三导电层M3较佳位于该第二导电层M2的该开口O的中央位置（即该通孔13A的位置）。同样地，为了提高该半导体元件的通道宽长比，该第三导电层M3的周缘至该第二导电层M2的距离L均相同；其中，该距离L例如同样可为垂直距离或最短距离。只要该距离L各处均相同，该第三导电层M3及该第二导电层M2的内缘的形状则无特定限制，例如可被形成为矩形、正方形或对称多边形，并彼此相对。同理，为了提升接触特性，该绝缘层11与该第二导电层M2和/或该通道层12与该第二导电层M2间还可形成一接触层，如图2C-1-2C-3。
如图4B所示，最后形成透明电极层15耦接该第三导电层M3并自该第三导电层M3向外延伸而出，其通常是耦接至像素电极，其材料例如可为铟锡氧化物（ITO）、铟锌氧化物（IZO）、铝锌氧化物（AZO）等透明材料，但并不以此为限。
同理，第二实施例中，该半导体元件的饱和电流因为该第二导电层M2的环状设计而可得到有效的提升；该第二导电层M2及该第三导电层M3并非由同一道工艺所制作且并不位于同一平面，故可增加源极的制作范围。此外，由于该通道层12是在该第二导电层M2后才形成，如果该通道层12为金属氧化物半导体通道层，不会在工艺中受到蚀刻液的影响。再者，通过该第三导电层M3可有效提升该通道层12与该透明电极层15的接触特性。
一替代实施例中，为了降低该第二导电层M2与该第三导电层M3间的杂散电容，同样可在该保护层13与该透明电极层15间还形成覆盖层14。如图5A所示，在形成覆盖层14在该第三导电层M3及该保护层13上后，再利用微影蚀刻的方式形成通孔14A相对该通孔13A（或该第三导电层M3）。如图5B所示，最后再在该覆盖层14上利用微影蚀刻形成该透明电极层15并耦接至该通孔13A内的该第三导电层M3。
同样地，另一替代实施例中，该第二导电层M2也可为非封闭结构，如图4C及5C所示的形结构。
本替代实施例中，该第二导电层M2同样形成在该绝缘层11上且具有第一部分M2_1、第二部分M2_2及第三部分M2_3；其中，该第一部分M2_1例如可作为数据线的一部分，该第二部分M2_2及该第三部分M2_3自该第一部分M2_1垂直地延伸而出并彼此平行而形成非封闭结构。该通道层12则形成在该第一部分M2_1、该第二部分M2_2及该第三部分M2_3内并覆盖部分该第一部分M2_1、该第二部分M2_2及该第三部分M2_3上。该保护层13形成在该通道层12上方且覆盖该通道层12，其他实施例中该保护层13可覆盖该第二导电层M2未被该通道层12覆盖的部分，并具有该通孔13A位于该第二部分M2_2及该第三部分M2_3间。该第三导电层M3则形成在该通孔13A内。本替代实施例除了该第二导电层M2为非封闭结构外，其余元件均分别与图4B及图5B相同，故在此不再赘述。
综上所述，已知薄膜电晶体中，源极及漏极是由同一道工艺所制作而位于同一平面，如何提高通道宽长比始终为重要的课题。因此，本发明还提出一种半导体元件（图2E、3A、3B、4B、4C、5B及5C），其源极及漏极属于非共平面结构并将源极形成一封闭结构或一形结构，以提高通道宽长比。
虽然本发明已以前述实施例揭示，然其并非用以限定本发明，任何本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与修改。因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (22)

1.一种半导体元件，该半导体元件包括：
第一导电层；
绝缘层，覆盖所述第一导电层；
第二导电层，形成在所述绝缘层上且内部具有开口；
通道层，形成在所述第二导电层的所述开口上并完全覆盖所述开口；
保护层，形成在所述通道层上方且覆盖所述通道层，并具有位于所述第二导电层的所述开口内的通孔；以及
第三导电层，该第三导电层为透明电极层且形成在所述通孔内并从所述通孔向外延伸而出。
2.根据权利要求1所述的半导体元件，其中所述通孔的周缘至所述第二导电层的距离均相同。
3.根据权利要求1所述的半导体元件，其中所述通孔位于所述第二导电层的所述开口的中央位置。
4.根据权利要求1-3中任一项权利要求所述的半导体元件，其中所述通孔及所述第二导电层的内缘被形成为对称多边形。
5.根据权利要求1所述的半导体元件，所述半导体元件还包括覆盖层，该覆盖层位于所述保护层与所述第三导电层之间。
6.根据权利要求1所述的半导体元件，其中所述通道层为金属氧化物、非晶硅、多晶硅或单晶硅半导体通道层。
7.根据权利要求1所述的半导体元件，其中所述绝缘层与所述第二导电层、和/或所述通道层与所述第二导电层之间还形成有接触层。
8.一种半导体元件，该半导体元件包括：
第一导电层；
绝缘层，覆盖所述第一导电层；
第二导电层，形成在所述绝缘层上且内部具有开口；
通道层，形成在所述第二导电层的所述开口上并完全覆盖所述开口；
保护层，形成在所述通道层上方且覆盖所述通道层，并具有位于所述第二导电层的所述开口内的通孔；
第三导电层，形成在所述通孔内；以及
透明电极层，与所述第三导电层耦接并从所述第三导电层向外延伸而出。
9.根据权利要求8所述的半导体元件，其中所述第三导电层的周缘至所述第二导电层的距离均相同。
10.根据权利要求8所述的半导体元件，其中所述第三导电层位于所述第二导电层的所述开口的中央位置。
11.根据权利要求8-10中任一项权利要求所述的半导体元件，其中所述第三导电层及所述第二导电层的内缘被形成为对称多边形。
12.根据权利要求8所述的半导体元件，所述半导体元件还包括覆盖层，该覆盖层位于所述保护层与所述透明电极层之间。
13.根据权利要求8所述的半导体元件，其中所述通道层为金属氧化物、非晶硅、多晶硅或单晶硅半导体通道层。
14.根据权利要求8所述的半导体元件，其中所述绝缘层与所述第二导电层、和/或所述通道层与所述第二导电层之间还形成有接触层。
15.一种半导体元件，该半导体元件包括：
第一导电层；
绝缘层，覆盖所述第一导电层；
第二导电层，形成在所述绝缘层上且具有第一部分、第二部分及第三部分；其中所述第二部分及所述第三部分从所述第一部分垂直地延伸而出；
通道层，形成在所述第一部分、所述第二部分及所述第三部分内并覆盖部分所述第一部分、所述第二部分及所述第三部分；
保护层，形成在所述通道层上方且覆盖所述通道层，并具有位于所述第二部分与所述第三部分之间的通孔；以及
第三导电层，形成在所述通孔内。
16.根据权利要求15所述的半导体元件，其中所述第三导电层为透明电极层并从所述通孔向外延伸而出。
17.根据权利要求15所述的半导体元件，所述半导体元件还包括透明电极层，该透明电极层与所述第三导电层耦接并从所述第三导电层向外延伸而出。
18.根据权利要求16或17所述的半导体元件，所述半导体元件还包括覆盖层，该覆盖层位于所述保护层与所述透明电极层之间。
19.根据权利要求15所述的半导体元件，其中所述通孔的周缘至所述第二导电层的所述第一部分、所述第二部分及所述第三部分的距离均相同。
20.根据权利要求15或19所述的半导体元件，其中所述通孔被形成为矩形。
21.根据权利要求15所述的半导体元件，其中所述通道层为金属氧化物、非晶硅、多晶硅或单晶硅半导体通道层。
22.根据权利要求15所述的半导体元件，其中所述绝缘层与所述第二导电层、和/或所述通道层与所述第二导电层之间还形成有接触层。
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