JPS6236865A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6236865A JPS6236865A JP17644685A JP17644685A JPS6236865A JP S6236865 A JPS6236865 A JP S6236865A JP 17644685 A JP17644685 A JP 17644685A JP 17644685 A JP17644685 A JP 17644685A JP S6236865 A JPS6236865 A JP S6236865A
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- nitride film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造において、酸化股上にシリコン窒化膜
を形成し、その上に多結晶シリコン膜を形成する半導体
装置の製造方法である。
を形成し、その上に多結晶シリコン膜を形成する半導体
装置の製造方法である。
本発明は半導体装置の製造方法に関するもので、さらに
詳しく言えば、半導体装置の酸化膜上に多結晶シリコン
（Ｐｏｌｙ−５ｔ、ポリシリコン）を形成する場合、先
ず酸化膜上にシリコン窒化膜を形成し、その上にポリシ
リコンを成長し、それによりポリシリコン膜表面の凹凸
を少なくする方法に関するものである。
詳しく言えば、半導体装置の酸化膜上に多結晶シリコン
（Ｐｏｌｙ−５ｔ、ポリシリコン）を形成する場合、先
ず酸化膜上にシリコン窒化膜を形成し、その上にポリシ
リコンを成長し、それによりポリシリコン膜表面の凹凸
を少なくする方法に関するものである。
従来のトランジスタは第３図に示され、同図において、
３１は半導体基板、３２はｎ＋型埋込層、３３はエピタ
キシャル層（コレクタ領域）、３４は分離層（アイソレ
ーション領域）、３５は酸化膜、３６はベース領域、３
７はエミッタ領域、３８．３９．４０はそれぞれコレク
タ、ベース、エミッタ電極を示す。
３１は半導体基板、３２はｎ＋型埋込層、３３はエピタ
キシャル層（コレクタ領域）、３４は分離層（アイソレ
ーション領域）、３５は酸化膜、３６はベース領域、３
７はエミッタ領域、３８．３９．４０はそれぞれコレク
タ、ベース、エミッタ電極を示す。
かかる従来例トランジスタにおいては、ベース領域３６
の面積が太き（、ベース領域３６とコレクタ領域３３で
作られる容量も大きいためスイッチングスピードが比較
的遅いものであった。
の面積が太き（、ベース領域３６とコレクタ領域３３で
作られる容量も大きいためスイッチングスピードが比較
的遅いものであった。
最近では、第４図で示すようにポリシリコン層４１を被
着し、そこにベース領域とエミッタ領域を積み重ねるよ
うに形成し、築積化を図ると共に円領域の面積をほぼ同
じ位にし、寄生容量を少なくすることによりスイッチン
グスピードをあげることが考えられている。そして、第
４図のような構造をもったトランジスタを製造するには
、エピタキシャル成長とポリシリコンの同時成長技術を
用いる方法が有効である。すなわち、半導体基板３Ｉの
酸化膜に窓開けをなし全面にポリシリコンを成長させる
と、窓開けして基板の単結晶が露出したところの上には
単結晶シリコンが、また酸化膜の上にはポリシリコン（
非単結晶シリコン）が成長するのである。以下、かかる
技術をエピタキシャル−ポリシリコン同時成長という。
着し、そこにベース領域とエミッタ領域を積み重ねるよ
うに形成し、築積化を図ると共に円領域の面積をほぼ同
じ位にし、寄生容量を少なくすることによりスイッチン
グスピードをあげることが考えられている。そして、第
４図のような構造をもったトランジスタを製造するには
、エピタキシャル成長とポリシリコンの同時成長技術を
用いる方法が有効である。すなわち、半導体基板３Ｉの
酸化膜に窓開けをなし全面にポリシリコンを成長させる
と、窓開けして基板の単結晶が露出したところの上には
単結晶シリコンが、また酸化膜の上にはポリシリコン（
非単結晶シリコン）が成長するのである。以下、かかる
技術をエピタキシャル−ポリシリコン同時成長という。
前記したエピタキシャル−ポリシリコン同時成長技術を
使って、例えばシランガスを用いる公知の化学気相成長
法で基板３１上に直接ポリシリコンを堆積すると、酸化
膜に堆積したポリシリコンに１０００Å以上の凹凸が発
生してしまう（第５図を参照）。このような現象が起き
る原因は必ずしも明らかではないが、ポリシリコンの成
長は核形成によるものであるところから、酸化膜上の核
が少ないからではないかと理解される。
使って、例えばシランガスを用いる公知の化学気相成長
法で基板３１上に直接ポリシリコンを堆積すると、酸化
膜に堆積したポリシリコンに１０００Å以上の凹凸が発
生してしまう（第５図を参照）。このような現象が起き
る原因は必ずしも明らかではないが、ポリシリコンの成
長は核形成によるものであるところから、酸化膜上の核
が少ないからではないかと理解される。
上記した方法を用いるとポリシリコンの表面に凹凸が生
じ、その上に配線を形成する場合には断線の原因となっ
たり、配線工程を困難にするため、不良品が出やすくな
るという問題がある。
じ、その上に配線を形成する場合には断線の原因となっ
たり、配線工程を困難にするため、不良品が出やすくな
るという問題がある。
本発明はこのような点に鑑みて創作されたもので、前記
したトランジスタの作成において、酸化股上にポリシリ
コンを凹凸なく形成できる方法を提供することを目的と
する。
したトランジスタの作成において、酸化股上にポリシリ
コンを凹凸なく形成できる方法を提供することを目的と
する。
Ｃ問題点を解決するための手段〕
第１図ｆａ＋ないしくｄｌは本発明の第１実施例の製造
工程における半導体製造要部の断面図である。
工程における半導体製造要部の断面図である。
第１図に示される如く、半導体基板１１上の酸化膜１２
にポリシリコンを成長する場合、酸化膜１２上にシリコ
ン窒化膜１３を形成し、パターニング（Ｃ）シた後にポ
リシリコン層１４を形成する方法をとるものである。
にポリシリコンを成長する場合、酸化膜１２上にシリコ
ン窒化膜１３を形成し、パターニング（Ｃ）シた後にポ
リシリコン層１４を形成する方法をとるものである。
上記の半導体装置の製造方法においては、酸化膜１２が
シリコン窒化膜１３で覆われているため、ポリシリコン
１４と酸化膜１２とは直接接触しない。このためエピタ
キシャル−ポリシリコンの同時成長を行ってもポリシリ
コンの凹凸が低く抑えられ、段差の少な□い状態で配線
が行なえ、配線工程における不良が出にくくなるもので
ある。
シリコン窒化膜１３で覆われているため、ポリシリコン
１４と酸化膜１２とは直接接触しない。このためエピタ
キシャル−ポリシリコンの同時成長を行ってもポリシリ
コンの凹凸が低く抑えられ、段差の少な□い状態で配線
が行なえ、配線工程における不良が出にくくなるもので
ある。
以下本発明を第１図と第２図を参照して説明する。
第１図ｆｄｌを参照すると、１２は基板１の表面に形成
された酸化膜（’ＳｉＯ２膜）であり、１３はシリコン
窒化膜（Ｓｉ３Ｎｕ ＋以下単に窒化膜という〉を示し
、１４．１５はエピタキシャル−ポリシリコンの同時成
長によって形成されたポリシリコン、単結晶シリコンを
示すものである。
された酸化膜（’ＳｉＯ２膜）であり、１３はシリコン
窒化膜（Ｓｉ３Ｎｕ ＋以下単に窒化膜という〉を示し
、１４．１５はエピタキシャル−ポリシリコンの同時成
長によって形成されたポリシリコン、単結晶シリコンを
示すものである。
本実施例においては、第１図に示すように、半導体基板
１１上に酸化膜（５ｉ０２膜）１２を形成しく同図（８
）参照）、更にその上にＣＶＤ法により成長させた窒化
膜１３を形成しく同図（ｂｌ参照）、これらをパターニ
ングした後（同図ｆｃｌ参照）、その上にエピタキシャ
ル−ポリシリコンの同時成長によりポリシリコン層１４
と単結晶シリコン層１５を形成するものである（同図＋
ｄｌ参照）。
１１上に酸化膜（５ｉ０２膜）１２を形成しく同図（８
）参照）、更にその上にＣＶＤ法により成長させた窒化
膜１３を形成しく同図（ｂｌ参照）、これらをパターニ
ングした後（同図ｆｃｌ参照）、その上にエピタキシャ
ル−ポリシリコンの同時成長によりポリシリコン層１４
と単結晶シリコン層１５を形成するものである（同図＋
ｄｌ参照）。
このような方法を採ることにより、従来問題となってい
たポリシリコン１４の表面に発生していた凹凸（約１０
００Å以上の起伏）を減少させることができた（約５０
０Å以下の起伏）。これは、従来行われていなかった酸
化膜１２上に窒化膜を形成させることで多結晶シリコン
が成長する際に、酸化膜１２に直接接触しないことが原
因と考えられる。
たポリシリコン１４の表面に発生していた凹凸（約１０
００Å以上の起伏）を減少させることができた（約５０
０Å以下の起伏）。これは、従来行われていなかった酸
化膜１２上に窒化膜を形成させることで多結晶シリコン
が成長する際に、酸化膜１２に直接接触しないことが原
因と考えられる。
このような方法によって作られた半導体装置は表面の凹
凸が少なく、配線作業も比較的容易に行うことができる
ため製品の信頼性を高めることが可能となる。また表面
の凹凸が少ないことから近年の仲間である多層配線化に
も十分対応してゆくことが可能である。
凸が少なく、配線作業も比較的容易に行うことができる
ため製品の信頼性を高めることが可能となる。また表面
の凹凸が少ないことから近年の仲間である多層配線化に
も十分対応してゆくことが可能である。
次に、第２図（ａ）〜（１）を参照し本発明応用例の製
造工程について簡単に説明する。
造工程について簡単に説明する。
半導体基板１１に同図（ａｌに示される如くｎ＋型埋込
層１１ａを作り、次に例えば熱酸化によって酸化膜（５
ｉ０７膜） １２を、次イテＣｖＤ法で窒化膜１３を成
長しく同図ｆｂ））、これをパターニングして窓開けし
た後（Ｃｌ、エピタキシャル−ポリシリコンの同時成長
により窓開けした部分にはＢ＋型の単結晶シリコン層１
５、窒化膜の上にはポリシリコン層１４とを形成するｆ
ｃ）。次いでボロン（Ｂ＋）を図に矢印で示す如くイオ
ン注入により注入し、単結晶シリコン層１５の一ヒ半分
以上をｐ型にしてベース領域１７を形成しく同図（０１
）、同図（ｆｌに示されるポリシリコン層１４のバター
ニングを行い、酸化して酸化＋１欠１６を作り、そして
これをエツチングして電極窓を開け、エミッタ領域１８
を形成し、同図（ｈ）に示すようにベース電極１９．エ
ミッタ電極２０を形成してトランジスタを完成する。
層１１ａを作り、次に例えば熱酸化によって酸化膜（５
ｉ０７膜） １２を、次イテＣｖＤ法で窒化膜１３を成
長しく同図ｆｂ））、これをパターニングして窓開けし
た後（Ｃｌ、エピタキシャル−ポリシリコンの同時成長
により窓開けした部分にはＢ＋型の単結晶シリコン層１
５、窒化膜の上にはポリシリコン層１４とを形成するｆ
ｃ）。次いでボロン（Ｂ＋）を図に矢印で示す如くイオ
ン注入により注入し、単結晶シリコン層１５の一ヒ半分
以上をｐ型にしてベース領域１７を形成しく同図（０１
）、同図（ｆｌに示されるポリシリコン層１４のバター
ニングを行い、酸化して酸化＋１欠１６を作り、そして
これをエツチングして電極窓を開け、エミッタ領域１８
を形成し、同図（ｈ）に示すようにベース電極１９．エ
ミッタ電極２０を形成してトランジスタを完成する。
以上性べてきたように本発明によれば、半導体の製造工
程において、酸化膜上にエピタキシャル−ポリシリコン
の同時成長を行う場合、酸化膜」二に窒化膜を形成する
ことによりポリシリコンの表面を凹凸の少ないなめらか
なものとすることが可能で、これにより配線工程が容易
なものとなるため、不良品率が少なくなり、半導体の信
頼性が向上するものであり、更に近年の多層配線化にも
対応することができる。
程において、酸化膜上にエピタキシャル−ポリシリコン
の同時成長を行う場合、酸化膜」二に窒化膜を形成する
ことによりポリシリコンの表面を凹凸の少ないなめらか
なものとすることが可能で、これにより配線工程が容易
なものとなるため、不良品率が少なくなり、半導体の信
頼性が向上するものであり、更に近年の多層配線化にも
対応することができる。
第１図（ａｌ〜（ｄｉは本発明実施例断面図、第２図（
ａ）〜ｆｈｌは本発明応用例の製造工程を示す断面図、 第３図ないし第５図は従来例の半導体装置の断面図であ
る。 第１図と第２図において、 １１は半導体基板、 １２は酸化膜、 １３は窒化膜、 １４ばポリシリコン層、 １５は単結晶シリコン層、 １６は酸化膜、 １７はベース領域、 １８はエミッタ領域、 １９はベース電極、 ２０はエミッタ電極である。 鹸へ １．ｌｌ！ｉ 盟 − 噺 ０ ｉつ ― 八 、＼ 一］へ只− ・（＋／’１ φ ← Ｄ
ａ）〜ｆｈｌは本発明応用例の製造工程を示す断面図、 第３図ないし第５図は従来例の半導体装置の断面図であ
る。 第１図と第２図において、 １１は半導体基板、 １２は酸化膜、 １３は窒化膜、 １４ばポリシリコン層、 １５は単結晶シリコン層、 １６は酸化膜、 １７はベース領域、 １８はエミッタ領域、 １９はベース電極、 ２０はエミッタ電極である。 鹸へ １．ｌｌ！ｉ 盟 − 噺 ０ ｉつ ― 八 、＼ 一］へ只− ・（＋／’１ φ ← Ｄ
Claims (1)
- 【特許請求の範囲】 半導体基板（１１）上に酸化膜（１２）およびシリコン
窒化膜（１３）を形成する工程、 酸化膜（１２）とシリコン窒化膜（１３）に窓開けをな
し当該部分の半導体基板を露出する工程、および 全面にシリコンを成長し、窓開け部分には単結晶シリコ
ン（１５）を、また窒化膜（１３）の上には非単結晶シ
リコン（１４）を成長させる工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17644685A JPS6236865A (ja) | 1985-08-10 | 1985-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17644685A JPS6236865A (ja) | 1985-08-10 | 1985-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236865A true JPS6236865A (ja) | 1987-02-17 |
Family
ID=16013845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17644685A Pending JPS6236865A (ja) | 1985-08-10 | 1985-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000017932A1 (de) * | 1998-09-21 | 2000-03-30 | Institut für Halbleiterphysik Frankfurt (Oder) GmbH | Bipolartransistor und verfahren zu seiner herstellung |
| WO2000017423A2 (de) * | 1998-09-21 | 2000-03-30 | IHP GMBH Innovations for High Performance Microelectronics Institut für innovative Mikroelektronik | Verfahren zur erzeugung einer amorphen oder polykristallinen schicht auf einem isolatorgebiet |
-
1985
- 1985-08-10 JP JP17644685A patent/JPS6236865A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000017932A1 (de) * | 1998-09-21 | 2000-03-30 | Institut für Halbleiterphysik Frankfurt (Oder) GmbH | Bipolartransistor und verfahren zu seiner herstellung |
| WO2000017423A2 (de) * | 1998-09-21 | 2000-03-30 | IHP GMBH Innovations for High Performance Microelectronics Institut für innovative Mikroelektronik | Verfahren zur erzeugung einer amorphen oder polykristallinen schicht auf einem isolatorgebiet |
| WO2000017423A3 (de) * | 1998-09-21 | 2000-06-22 | Inst Halbleiterphysik Gmbh | Verfahren zur erzeugung einer amorphen oder polykristallinen schicht auf einem isolatorgebiet |
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