JP2956616B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＳｉ基板上へのエピタキシャル膜の成
長方法に関する。
方法に関し、特にＳｉ基板上へのエピタキシャル膜の成
長方法に関する。
【０００２】
【従来の技術】ＣＶＤ法（気相成長）によるエピタキシ
ャル膜はＳｉ基板を用いる半導体装置の製造工程で広く
用いられている。例えば、バイポーラトランジスタ（Ｂ
ｉｐＴｒ）のコレクタ層やベース層として、又、最近で
は、微細ＭＯＳ Ｔｒのチャネル部やソース・ドレイン
（ＳＤ）部に用いられている。
ャル膜はＳｉ基板を用いる半導体装置の製造工程で広く
用いられている。例えば、バイポーラトランジスタ（Ｂ
ｉｐＴｒ）のコレクタ層やベース層として、又、最近で
は、微細ＭＯＳ Ｔｒのチャネル部やソース・ドレイン
（ＳＤ）部に用いられている。
【０００３】Ｓｉエピタキシャル膜の成長プロセスは、
基板洗浄、表面の自然酸化膜除去、及び原料ガスを供給
しての膜成長などの工程からなる。例えば、アンモニ
ア、過酸化水素水の混合液で基板を洗浄した後、成長炉
内で基板を高温に加熱して、水素雰囲気もしくは高真空
中でアニールし表面自然酸化膜を除去し、その後エピタ
キシャル膜を成長するプロセスが広く用いられてきた。
今後、さらなるＴｒの微細化に伴う浅接合化や、ＳｉＧ
ｅ混晶成長におけるの格子不整合に伴うミスフィット転
移発生抑制などの要求から、低温でエピプロセスを行う
必要があり、アンモニア、過酸化水素水で基板洗浄した
後、希ＨＦ液であらかじめ基板表面の自然酸化膜を除去
することにより、成長炉内での自然酸化膜除去温度を低
温化する方法が検討されている。従来の成長方法を、具
体的に図７のフローチャートを参照して説明する。
基板洗浄、表面の自然酸化膜除去、及び原料ガスを供給
しての膜成長などの工程からなる。例えば、アンモニ
ア、過酸化水素水の混合液で基板を洗浄した後、成長炉
内で基板を高温に加熱して、水素雰囲気もしくは高真空
中でアニールし表面自然酸化膜を除去し、その後エピタ
キシャル膜を成長するプロセスが広く用いられてきた。
今後、さらなるＴｒの微細化に伴う浅接合化や、ＳｉＧ
ｅ混晶成長におけるの格子不整合に伴うミスフィット転
移発生抑制などの要求から、低温でエピプロセスを行う
必要があり、アンモニア、過酸化水素水で基板洗浄した
後、希ＨＦ液であらかじめ基板表面の自然酸化膜を除去
することにより、成長炉内での自然酸化膜除去温度を低
温化する方法が検討されている。従来の成長方法を、具
体的に図７のフローチャートを参照して説明する。
【０００４】まず、成長前の基板洗浄工程でアンモニア
と過酸化水素水の混合液でＳｉ基板を洗浄する。次に希
ＨＦに浸けて自然酸化膜を除去し、この希ＨＦを流すた
め純水で水洗したのちスピンドライヤーで乾燥する。そ
の後ＵＨＶ−ＣＶＤ（高真空ＣＶＤ）装置中にＳｉ基板
をロードし、高真空中でフラッシュ処理（ＵＨＶ−ＣＶ
Ｄ装置内、８００〜９５０℃）を施した後、基板温度を
６５０℃にし、原料ガスとして、Ｓｉ2 Ｈ6 ガス（又は
Ｓｉ2 Ｈ6 ガスとＧｅＨ4 ガス）を供給してＳｉ膜やＳ
ｉ1-x Ｇｅx 膜のエピタキシャル膜を成長する。
と過酸化水素水の混合液でＳｉ基板を洗浄する。次に希
ＨＦに浸けて自然酸化膜を除去し、この希ＨＦを流すた
め純水で水洗したのちスピンドライヤーで乾燥する。そ
の後ＵＨＶ−ＣＶＤ（高真空ＣＶＤ）装置中にＳｉ基板
をロードし、高真空中でフラッシュ処理（ＵＨＶ−ＣＶ
Ｄ装置内、８００〜９５０℃）を施した後、基板温度を
６５０℃にし、原料ガスとして、Ｓｉ2 Ｈ6 ガス（又は
Ｓｉ2 Ｈ6 ガスとＧｅＨ4 ガス）を供給してＳｉ膜やＳ
ｉ1-x Ｇｅx 膜のエピタキシャル膜を成長する。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のエピタキシャル膜の成長方法では、Ｓｉ膜と基
板界面の炭素濃度を測定したところ、図６に示すよう
に、１０19／ｃｍ3 以上の濃度の炭素が残留しているこ
とが確認された。プロセスの雰囲気中より導入されたこ
の炭素の残留は、エピタキシャル膜と基板界面に結晶欠
陥を生じさせ、例えばＳｉ1-x Ｇｅx ベースＨＢＴ（ヘ
テロバイポーラトランジスタ）のコレクタベース間リー
ク電流の増大や、Ｓｉエピタキシャル層をチャネル部や
ソース・ドレイン領域として用いたＭＯＳトランジスタ
の接合リーク電流の増大などをもたらし、デバイス特性
を悪化させるという問題がある。
た従来のエピタキシャル膜の成長方法では、Ｓｉ膜と基
板界面の炭素濃度を測定したところ、図６に示すよう
に、１０19／ｃｍ3 以上の濃度の炭素が残留しているこ
とが確認された。プロセスの雰囲気中より導入されたこ
の炭素の残留は、エピタキシャル膜と基板界面に結晶欠
陥を生じさせ、例えばＳｉ1-x Ｇｅx ベースＨＢＴ（ヘ
テロバイポーラトランジスタ）のコレクタベース間リー
ク電流の増大や、Ｓｉエピタキシャル層をチャネル部や
ソース・ドレイン領域として用いたＭＯＳトランジスタ
の接合リーク電流の増大などをもたらし、デバイス特性
を悪化させるという問題がある。
【０００６】なお、ガスソース分子線エピタキシーによ
る結晶成長中に、原料ガスと同時にＨＣｌガスを供給
し、ＨＣｌガスと化合物半導体の結晶成長層との反応で
生じた活性水素を用いて、基板表面の炭素を除去すると
いう技術もある（特開平１−２８６９９１号公報）。こ
の方法では原料ガスとＨＣｌガスを同時に供給している
ので、エピタキシャル膜中に含有されるＣｌが多くなっ
て欠陥が発生し、リーク電流が多くなる。
る結晶成長中に、原料ガスと同時にＨＣｌガスを供給
し、ＨＣｌガスと化合物半導体の結晶成長層との反応で
生じた活性水素を用いて、基板表面の炭素を除去すると
いう技術もある（特開平１−２８６９９１号公報）。こ
の方法では原料ガスとＨＣｌガスを同時に供給している
ので、エピタキシャル膜中に含有されるＣｌが多くなっ
て欠陥が発生し、リーク電流が多くなる。
【０００７】本発明の目的は、以上の従来技術の課題を
解決するためになされたものであって、エピタキシャル
膜と基板界面の炭素を減少させ、生産歩留まりや信頼性
を向上させることの可能な半導体装置の製造方法を提供
することにある。
解決するためになされたものであって、エピタキシャル
膜と基板界面の炭素を減少させ、生産歩留まりや信頼性
を向上させることの可能な半導体装置の製造方法を提供
することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板をＣＶＤ装置内に導入し、加熱
したのちＳｉ2 Ｈ6 ガスを供給して基板上にＳｉ膜を形
成する第１の工程と、前記Ｓｉ2 Ｈ6 ガスを止めたのち
Ｃｌ2 ガスを供給し前記Ｓｉ膜の少くとも一部をエッチ
ングする第２の工程と、前記Ｃｌ2 ガスを止めたのちＳ
ｉ2 Ｈ6 ガス又はＳｉ2 Ｈ6 ガスとＧｅＨ4 ガスを供給
し、前記第２の工程でエッチングされたＳｉ膜（又はシ
リコン基板）上に第２のＳｉ膜又はＳｉ1-x Ｇｅx 膜を
形成する第３の工程とを含むことを特徴とするものであ
る。
造方法は、シリコン基板をＣＶＤ装置内に導入し、加熱
したのちＳｉ2 Ｈ6 ガスを供給して基板上にＳｉ膜を形
成する第１の工程と、前記Ｓｉ2 Ｈ6 ガスを止めたのち
Ｃｌ2 ガスを供給し前記Ｓｉ膜の少くとも一部をエッチ
ングする第２の工程と、前記Ｃｌ2 ガスを止めたのちＳ
ｉ2 Ｈ6 ガス又はＳｉ2 Ｈ6 ガスとＧｅＨ4 ガスを供給
し、前記第２の工程でエッチングされたＳｉ膜（又はシ
リコン基板）上に第２のＳｉ膜又はＳｉ1-x Ｇｅx 膜を
形成する第３の工程とを含むことを特徴とするものであ
る。
【０００９】
【作用】成長前処理後ＵＨＶ−ＣＶＤ（高真空ＣＶＤ）
装置中で、基板温度を６７５℃〜７７５℃に加熱し、Ｓ
ｉ2 Ｈ6 ガスを１０-5Ｔｏｒｒ以下の分圧で供給しＳｉ
膜の成長を行う。この条件で成長すると炭素の表面偏析
が見られる。この成長でエピタキシャル膜表面もしくは
エピタキシャル膜上部に存在するようになった炭素を、
次の工程でＣｌ2 を供給してエピタキシャル膜ごとにエ
ッチングする。エッチング工程は、シリコン酸化膜をエ
ッチングせずにシリコンのみをエッチングする選択エッ
チングを用いている。これらの炭素除去工程をデバイス
的に厚いせり上げ膜を成長できる場合は一回で行い、デ
バイス的に厚いせり上げ膜を成長できない場合は、薄い
せり上げ膜成長とエッチングを複数回繰り返すことで炭
素を除去させる。このようにして、エピタキシャル膜と
Ｓｉ基板界面の炭素を除去した後、Ｓｉ2 Ｈ6 もしくは
Ｓｉ2 Ｈ6 とＧｅＨ4 を供給して、ＳｉもしくはＳｉ
1-x Ｇｅx のエピタキシャル膜を成長させることによ
り、リーク電流の少い半導体装置が得られる。
装置中で、基板温度を６７５℃〜７７５℃に加熱し、Ｓ
ｉ2 Ｈ6 ガスを１０-5Ｔｏｒｒ以下の分圧で供給しＳｉ
膜の成長を行う。この条件で成長すると炭素の表面偏析
が見られる。この成長でエピタキシャル膜表面もしくは
エピタキシャル膜上部に存在するようになった炭素を、
次の工程でＣｌ2 を供給してエピタキシャル膜ごとにエ
ッチングする。エッチング工程は、シリコン酸化膜をエ
ッチングせずにシリコンのみをエッチングする選択エッ
チングを用いている。これらの炭素除去工程をデバイス
的に厚いせり上げ膜を成長できる場合は一回で行い、デ
バイス的に厚いせり上げ膜を成長できない場合は、薄い
せり上げ膜成長とエッチングを複数回繰り返すことで炭
素を除去させる。このようにして、エピタキシャル膜と
Ｓｉ基板界面の炭素を除去した後、Ｓｉ2 Ｈ6 もしくは
Ｓｉ2 Ｈ6 とＧｅＨ4 を供給して、ＳｉもしくはＳｉ
1-x Ｇｅx のエピタキシャル膜を成長させることによ
り、リーク電流の少い半導体装置が得られる。
【００１０】
【発明の実施の形態】次に、本発明について、図面を参
照して説明する。図１及び図２（ａ），（ｂ）は本発明
の第１の実施の形態を説明する為のフローチャート図及
び半導体チップの断面図である。図４は本発明の実施形
態に用いた、ＵＨＶ−ＣＶＤ装置の成長チャンバーの構
成図である。
照して説明する。図１及び図２（ａ），（ｂ）は本発明
の第１の実施の形態を説明する為のフローチャート図及
び半導体チップの断面図である。図４は本発明の実施形
態に用いた、ＵＨＶ−ＣＶＤ装置の成長チャンバーの構
成図である。
【００１１】まず図２（ａ）に示すように、Ｐ型のＳｉ
基板１上にＬＯＣＯＳ法により素子分離酸化膜２を形成
した後、リンのイオン注入によりＮウェル３を形成す
る。次に熱酸化法により酸化膜を、ＣＶＤ法により厚さ
１５０ｎｍのポリＳｉ膜を形成した後、フォトリソグラ
フィー技術により酸化膜およびポリＳｉ膜をパターンニ
ングして、ゲート酸化膜４とゲート電極５を形成する。
その後、ＣＶＤ法によりＳｉ酸化膜を成長後、ドライエ
ッチング法を用いてＳｉ基板表面が露出するまでＳｉ酸
化膜を除去し、サイドウォール６を形成する。次に保護
酸化膜を介してＢＦ2 のイオン注入を行いソースとドレ
イン領域７，８を形成し、次に、ソース領域７、ドレイ
ン領域８及びゲート電極５上にＳｉ膜９を、図１に示す
手順で選択成長し、せり上げ構造を形成する。
基板１上にＬＯＣＯＳ法により素子分離酸化膜２を形成
した後、リンのイオン注入によりＮウェル３を形成す
る。次に熱酸化法により酸化膜を、ＣＶＤ法により厚さ
１５０ｎｍのポリＳｉ膜を形成した後、フォトリソグラ
フィー技術により酸化膜およびポリＳｉ膜をパターンニ
ングして、ゲート酸化膜４とゲート電極５を形成する。
その後、ＣＶＤ法によりＳｉ酸化膜を成長後、ドライエ
ッチング法を用いてＳｉ基板表面が露出するまでＳｉ酸
化膜を除去し、サイドウォール６を形成する。次に保護
酸化膜を介してＢＦ2 のイオン注入を行いソースとドレ
イン領域７，８を形成し、次に、ソース領域７、ドレイ
ン領域８及びゲート電極５上にＳｉ膜９を、図１に示す
手順で選択成長し、せり上げ構造を形成する。
【００１２】この工程では、図１に示したようにまず、
成長前の基板洗浄工程として、基板をアンモニアと過酸
化水素水の混合液で洗浄する。次に希ＨＦに３０ｓｅｃ
浸けて自然酸化膜を除去したのち純水水洗し、次でスピ
ンドライヤーで乾燥する。その後図３に示すＵＨＶ−Ｃ
ＶＤ装置中のサセプター２４上にＳｉ基板１をロード
し、ターボ分子ポンプ２６等により高真空（１０-8Ｔｏ
ｒｒ）中でヒータ室２３のヒータ２４により８００℃、
５分のフラッシュ処理を施して残りの自然酸化膜を除去
する。その後、第１の工程として、基板温度を７２０℃
とし、ガスノズル２５よりＳｉ2 Ｈ6 を供給し分圧１０
-5Ｔｏｒｒの条件でＳｉのエピタキシャル膜を３０ｎｍ
程度成長する。このとき基板表面に残留していた炭素が
Ｓｉ膜中にせり上がる。
成長前の基板洗浄工程として、基板をアンモニアと過酸
化水素水の混合液で洗浄する。次に希ＨＦに３０ｓｅｃ
浸けて自然酸化膜を除去したのち純水水洗し、次でスピ
ンドライヤーで乾燥する。その後図３に示すＵＨＶ−Ｃ
ＶＤ装置中のサセプター２４上にＳｉ基板１をロード
し、ターボ分子ポンプ２６等により高真空（１０-8Ｔｏ
ｒｒ）中でヒータ室２３のヒータ２４により８００℃、
５分のフラッシュ処理を施して残りの自然酸化膜を除去
する。その後、第１の工程として、基板温度を７２０℃
とし、ガスノズル２５よりＳｉ2 Ｈ6 を供給し分圧１０
-5Ｔｏｒｒの条件でＳｉのエピタキシャル膜を３０ｎｍ
程度成長する。このとき基板表面に残留していた炭素が
Ｓｉ膜中にせり上がる。
【００１３】次に、第２の工程としてＣｌ2 を照射して
Ｓｉ膜の表面をエッチングする。このときエピタキシャ
ル膜の表面付近にせり上がっている炭素も除去される。
次に、第３の工程として基板温度６５０℃、Ｓｉ2 Ｈ6
分圧１０-4Ｔｏｒｒの条件で厚さ３０〜６０ｎｍのＳｉ
膜９を成長し、ソース・ドレイン領域７，８とゲート電
極５上を選択的にせり上げる。
Ｓｉ膜の表面をエッチングする。このときエピタキシャ
ル膜の表面付近にせり上がっている炭素も除去される。
次に、第３の工程として基板温度６５０℃、Ｓｉ2 Ｈ6
分圧１０-4Ｔｏｒｒの条件で厚さ３０〜６０ｎｍのＳｉ
膜９を成長し、ソース・ドレイン領域７，８とゲート電
極５上を選択的にせり上げる。
【００１４】この後、図２（ｂ）に示すように、厚さ３
０ｎｍのＴｉ膜をスパッタ法で形成し加熱する周知の技
術を用いＳｉエピタキシャル部をシリサイド化しＴｉシ
リサイド膜１０を形成する。次で厚さ４００〜５００ｎ
ｍの層間膜１１、コンタクト孔１２及びアルミ配線１３
を形成してＰＭＯＳ Ｔｒを完成させる。
０ｎｍのＴｉ膜をスパッタ法で形成し加熱する周知の技
術を用いＳｉエピタキシャル部をシリサイド化しＴｉシ
リサイド膜１０を形成する。次で厚さ４００〜５００ｎ
ｍの層間膜１１、コンタクト孔１２及びアルミ配線１３
を形成してＰＭＯＳ Ｔｒを完成させる。
【００１５】図５は、第１の実施の形態で形成したエピ
膜とＳｉ基板界面の炭素量をＳＩＭＳ（２次イオン質量
分析計）で測定したものである。図６で示した従来のも
のと比較して、界面炭素量が２桁減少していることが確
認された。又、本実施の形態で製造したＰＭＯＳ Ｔｒ
の５Ｖの逆バイアス電圧をかけたときの接合リーク電流
は、従来法では１０-9Ａ程度であったものから、２桁低
減され１０-11 Ａ程度に低減された。
膜とＳｉ基板界面の炭素量をＳＩＭＳ（２次イオン質量
分析計）で測定したものである。図６で示した従来のも
のと比較して、界面炭素量が２桁減少していることが確
認された。又、本実施の形態で製造したＰＭＯＳ Ｔｒ
の５Ｖの逆バイアス電圧をかけたときの接合リーク電流
は、従来法では１０-9Ａ程度であったものから、２桁低
減され１０-11 Ａ程度に低減された。
【００１６】図４（ａ），（ｂ）は、本発明の第２の実
施の形態を説明する為の半導体チップの断面図であり、
本発明をヘテロバイポーラＴｒ（ＨＢＴ）のベースの形
成に適用した場合である。
施の形態を説明する為の半導体チップの断面図であり、
本発明をヘテロバイポーラＴｒ（ＨＢＴ）のベースの形
成に適用した場合である。
【００１７】まず、図４（ａ）に示すように、Ｐ型（１
００）のＳｉ基板１４上にＮ+ 型コレクタ層１５をイオ
ン注入により形成したのち、全面に酸化膜１６及びＰ+
型ポリＳｉ膜１７を形成する。
００）のＳｉ基板１４上にＮ+ 型コレクタ層１５をイオ
ン注入により形成したのち、全面に酸化膜１６及びＰ+
型ポリＳｉ膜１７を形成する。
【００１８】次にこのポリＳｉ膜１７をパターニングし
て開口部を形成したのち、窒化膜１８を堆積させる。次
にこの窒化膜１８を異方性エッチングし、開口部内の酸
化膜１６を露出させたのち、窒化膜１８をマスクとし酸
化膜１６をウエットエッチングする。この操作によりポ
リシリコン膜１７の端部の下に空洞が生じる。
て開口部を形成したのち、窒化膜１８を堆積させる。次
にこの窒化膜１８を異方性エッチングし、開口部内の酸
化膜１６を露出させたのち、窒化膜１８をマスクとし酸
化膜１６をウエットエッチングする。この操作によりポ
リシリコン膜１７の端部の下に空洞が生じる。
【００１９】次に図１に示したように、基板洗浄、希Ｈ
Ｆ処理し純水水洗２ｍｉｎ、スピンドライ乾燥５ｍｉｎ
を施して、ＵＨＶ−ＣＶＤ装置中に基板１４をロードす
る。次に、高真空中で８００℃、５ｍｉｎのフラッシュ
処理を施す。その後、第１の工程として、基板温度を７
００℃とし、Ｓｉ2 Ｈ6 を供給し分圧１０-5Ｔｏｒｒの
条件でＳｉのエピタキシャル膜を３０ｎｍ程成長する。
このとき基板表面に残留していた炭素がＳｉ膜中にせり
上がる。次に、第２の工程としてＣｌ2 を照射してＳｉ
膜表面をエッチングする。このときエピタキシャル膜の
表面付近にせり上がっている炭素も除去される。この第
１及び第２の工程を５回繰り返す。
Ｆ処理し純水水洗２ｍｉｎ、スピンドライ乾燥５ｍｉｎ
を施して、ＵＨＶ−ＣＶＤ装置中に基板１４をロードす
る。次に、高真空中で８００℃、５ｍｉｎのフラッシュ
処理を施す。その後、第１の工程として、基板温度を７
００℃とし、Ｓｉ2 Ｈ6 を供給し分圧１０-5Ｔｏｒｒの
条件でＳｉのエピタキシャル膜を３０ｎｍ程成長する。
このとき基板表面に残留していた炭素がＳｉ膜中にせり
上がる。次に、第２の工程としてＣｌ2 を照射してＳｉ
膜表面をエッチングする。このときエピタキシャル膜の
表面付近にせり上がっている炭素も除去される。この第
１及び第２の工程を５回繰り返す。
【００２０】次に、図４（ｂ）に示すように、第３の工
程としてノンドープＳｉ1-x Ｇｅxのエピタキシャル膜
（ベース）の成長を行う。このときの成長条件は、成長
温度７００℃、原料ガス流量として、Ｓｉ2 Ｈ6 １０ｓ
ｃｃｍ、ＧｅＨ4 １０ｓｃｃｍである。次に、Ｂドープ
Ｓｉ1-x Ｇｅx エピタキシャル膜を成長する。これも上
記のノンドープＳｉ1-x Ｇｅx エピタキシャル膜の成長
と同様の方法で行う。ただし、Ｂをドープピングするた
めＨ2 希釈１％Ｂ2 Ｈ6 １０ｓｃｃｍも加える。この２
層からなるＳｉ1-x Ｇｅx エピタキシャル膜１９を成長
後、Ｎ+ 型ポリＳｉ膜からなるエミッタ２０等を形成し
バイポーラＴｒを完成させる。
程としてノンドープＳｉ1-x Ｇｅxのエピタキシャル膜
（ベース）の成長を行う。このときの成長条件は、成長
温度７００℃、原料ガス流量として、Ｓｉ2 Ｈ6 １０ｓ
ｃｃｍ、ＧｅＨ4 １０ｓｃｃｍである。次に、Ｂドープ
Ｓｉ1-x Ｇｅx エピタキシャル膜を成長する。これも上
記のノンドープＳｉ1-x Ｇｅx エピタキシャル膜の成長
と同様の方法で行う。ただし、Ｂをドープピングするた
めＨ2 希釈１％Ｂ2 Ｈ6 １０ｓｃｃｍも加える。この２
層からなるＳｉ1-x Ｇｅx エピタキシャル膜１９を成長
後、Ｎ+ 型ポリＳｉ膜からなるエミッタ２０等を形成し
バイポーラＴｒを完成させる。
【００２１】本第２の実施の形態により製造されたＳｉ
1-x Ｇｅx 膜ベースのＨＢＴでは、従来法で製造したも
のと比較して、Ｃ−Ｂリーク電流が約２桁減少した。
1-x Ｇｅx 膜ベースのＨＢＴでは、従来法で製造したも
のと比較して、Ｃ−Ｂリーク電流が約２桁減少した。
【００２２】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、シリコン基板上にＳｉ2 Ｈ6 ガスを供給
しＳｉ膜を形成したのち、Ｃｌ2 を供給してＳｉエピタ
キシャル膜の一部もしくは全部をエッチングし、次でＳ
ｉ2 Ｈ6 もしくはＳｉ2 Ｈ6 とＧｅＨ4 を供給して、Ｓ
ｉもしくはＳｉ1-x Ｇｅx 膜を成長させることにより、
従来技術では、エピタキシャル膜と基板界面の炭素濃度
が１０19ｃｍ3 以上も存在していたのを約１０17／ｃｍ
3 と２桁減少させることができた。これにより、エピタ
キシャル膜と基板界面の結晶性の向上が図れる為、エピ
タキシャル膜を使用する高集積半導体デバイスの、生産
歩留まりや信頼性を向上させることができる。
の製造方法は、シリコン基板上にＳｉ2 Ｈ6 ガスを供給
しＳｉ膜を形成したのち、Ｃｌ2 を供給してＳｉエピタ
キシャル膜の一部もしくは全部をエッチングし、次でＳ
ｉ2 Ｈ6 もしくはＳｉ2 Ｈ6 とＧｅＨ4 を供給して、Ｓ
ｉもしくはＳｉ1-x Ｇｅx 膜を成長させることにより、
従来技術では、エピタキシャル膜と基板界面の炭素濃度
が１０19ｃｍ3 以上も存在していたのを約１０17／ｃｍ
3 と２桁減少させることができた。これにより、エピタ
キシャル膜と基板界面の結晶性の向上が図れる為、エピ
タキシャル膜を使用する高集積半導体デバイスの、生産
歩留まりや信頼性を向上させることができる。
【図１】本発明の実施の形態を説明する為のフローチャ
ート図。
ート図。
【図２】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図３】本発明の実施の形態に用いたＣＶＤ装置の構成
図。
図。
【図４】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図５】本発明の効果を説明する為の炭素濃度の測定
図。
図。
【図６】従来例における炭素濃度の測定図。
【図７】従来のエピタキシャル膜成長方法のフローチャ
ート図。
ート図。
１ Ｓｉ基板 ２ 素子分離酸化膜 ３ Ｎウェル ４ ゲート酸化膜 ５ ゲート電極 ６ サイドウォール ７ ソース領域 ８ ドレイン領域 ９ Ｓｉ膜 １０ Ｔｉシリサイド膜 １１ 層間膜 １２ コンタクト孔 １３ アルミ配線 １４ Ｓｉ基板 １５ Ｎ+ 型コレクタ層 １６ 酸化膜 １７ Ｐ+ 型ポリＳｉ膜 １８ 窒化膜 １９ Ｓｉ1-x Ｇｅx 膜 ２０ Ｎ+ 型ポリＳｉ膜
Claims (2)
- 【請求項１】 シリコン基板をＣＶＤ装置内に導入し、
加熱したのちＳｉ2Ｈ6 ガスを供給して基板上にＳｉ膜
を形成する第１の工程と、前記Ｓｉ2 Ｈ6 ガスを止めた
のちＣｌ2 ガスを供給し前記Ｓｉ膜の少くとも一部をエ
ッチングする第２の工程と、前記Ｃｌ2 ガスを止めたの
ちＳｉ2 Ｈ6 ガス又はＳｉ2 Ｈ6 ガスとＧｅＨ4 ガスを
供給し、前記第２の工程でエッチングされたＳｉ膜（又
はシリコン基板）上に第２のＳｉ膜又はＳｉ1-x Ｇｅx
膜を形成する第３の工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項２】 Ｓｉ膜を成長させる第１の工程と成長し
たＳｉ膜の少くとも一部をエッチングする第２の工程と
を複数回くり返したのち第３の工程を行う請求項１記載
の半導体装置の製造方法。
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| JP8277759A JP2956616B2 (ja) | 1996-10-21 | 1996-10-21 | 半導体装置の製造方法 |
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| JP8277759A JP2956616B2 (ja) | 1996-10-21 | 1996-10-21 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10125605A JPH10125605A (ja) | 1998-05-15 |
| JP2956616B2 true JP2956616B2 (ja) | 1999-10-04 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP8277759A Expired - Fee Related JP2956616B2 (ja) | 1996-10-21 | 1996-10-21 | 半導体装置の製造方法 |
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| JP (1) | JP2956616B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642646B1 (ko) | 2005-07-08 | 2006-11-10 | 삼성전자주식회사 | 고진공 화학기상증착 기술을 사용하여 에피택시얼반도체층을 선택적으로 형성하는 방법들 및 이에 사용되는배치형 고진공 화학기상증착 장비들 |
-
1996
- 1996-10-21 JP JP8277759A patent/JP2956616B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH10125605A (ja) | 1998-05-15 |
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