JPS5878437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5878437A JPS5878437A JP17691281A JP17691281A JPS5878437A JP S5878437 A JPS5878437 A JP S5878437A JP 17691281 A JP17691281 A JP 17691281A JP 17691281 A JP17691281 A JP 17691281A JP S5878437 A JPS5878437 A JP S5878437A
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- semiconductor device
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- element isolation
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体＊１の製造方法に関し、詳しくは素子分
離領域の形成工程を改良した半導体装置の製造方法に係
る。
離領域の形成工程を改良した半導体装置の製造方法に係
る。
半導体装置の製造においては６通常、半導体基板の素子
領域を分離するための誘電体からなる素子分離領域を形
成する工程が行われている。
領域を分離するための誘電体からなる素子分離領域を形
成する工程が行われている。
檜に、半導体装置が高集積化されるにつれ、素子分離領
域の占める面積が相対的に大きくなり高集積化の妨げに
なるため、素子分離領域の微細化技術の確立等が１望さ
れている。
域の占める面積が相対的に大きくなり高集積化の妨げに
なるため、素子分離領域の微細化技術の確立等が１望さ
れている。
ところで、従来、素子分離領域の形成方法としては、エ
ルゼ・クーイ等によって発明され走いわゆるコプラナー
法が主に採用されている。
ルゼ・クーイ等によって発明され走いわゆるコプラナー
法が主に採用されている。
これらは、特願昭４６−３７５７４．特願昭４６−５０
７３４、特願昭４８−！５１２３７等に詳細に述べられ
ている。以下その方法を第１図を参照して説明する。ｔ
ず、半導体基板１例えばＰ型のシリコン基板１上に熱酸
化法により酸化膜２を形成し、さらに該酸化膜２の素子
領域予定部ｓ上に写真蝕刻法により選択的に耐酸化性マ
スク材となるシリコン嗜化嘆パターン４を形成する。
７３４、特願昭４８−！５１２３７等に詳細に述べられ
ている。以下その方法を第１図を参照して説明する。ｔ
ず、半導体基板１例えばＰ型のシリコン基板１上に熱酸
化法により酸化膜２を形成し、さらに該酸化膜２の素子
領域予定部ｓ上に写真蝕刻法により選択的に耐酸化性マ
スク材となるシリコン嗜化嘆パターン４を形成する。
次に、該シリコン嗜化膜パターン４をマスクとして素子
分離領域の反転防止用の不純物（例えばボロン）を酸化
膜２を通過させてイオン注入し、不純物イオン注入層６
を形成する（第１図（１１図示）０次いで、シリコン窒
化膜パターン４をマスクとして熱酸化処理を行い、素子
分離領域６及びその下にＰ 反転防止層１を形成する（
第１図（ｂ１図示）。次いで、シリコン窒化膜パターン
４及びその下の酸化膜２を除去し、素子領域予定部３に
素子を形成する。
分離領域の反転防止用の不純物（例えばボロン）を酸化
膜２を通過させてイオン注入し、不純物イオン注入層６
を形成する（第１図（１１図示）０次いで、シリコン窒
化膜パターン４をマスクとして熱酸化処理を行い、素子
分離領域６及びその下にＰ 反転防止層１を形成する（
第１図（ｂ１図示）。次いで、シリコン窒化膜パターン
４及びその下の酸化膜２を除去し、素子領域予定部３に
素子を形成する。
上述し恵方法によれば素子分離領域の段面形状が比較的
平滑である等の特長を有する。しかＬ＆がら、素子分離
領域６を形成する走めの熱酸化処理工程において以下に
述べる種々の問題点が生起する。
平滑である等の特長を有する。しかＬ＆がら、素子分離
領域６を形成する走めの熱酸化処理工程において以下に
述べる種々の問題点が生起する。
■ シリコン１化１１１［ハターン今のシリコン基板１
に与える応力がシリコン基板１に酸化誘起欠陥（ｏｘｉ
ｄａｔｉｏｎ ｅｎｈａｎｃｅｄ ｓｔａｃｋｉｎ
ｇｆａｕｌｔ ）を生じさせ、素子の特性を悪化させ
る。
に与える応力がシリコン基板１に酸化誘起欠陥（ｏｘｉ
ｄａｔｉｏｎ ｅｎｈａｎｃｅｄ ｓｔａｃｋｉｎ
ｇｆａｕｌｔ ）を生じさせ、素子の特性を悪化させ
る。
■ シリコン窒化膜パターン今から酸化膜２を通してシ
リコン基板１中に窒素化合物が拡散して、いわゆるホワ
イトリボンがシリコン基板Ｉに形成され、素子の特性を
悪化させる。
リコン基板１中に窒素化合物が拡散して、いわゆるホワ
イトリボンがシリコン基板Ｉに形成され、素子の特性を
悪化させる。
■ 不純物イオン注入層５の不純物が長時間の熱酸化処
理により横方向に大幅に拡散し、Ｐ＋反転防止層１が素
子形成予定部３に延出して形成され、素子領域の縮小化
が生じ、ＭＩ８−ＦＥＴではいわゆる狭チャネル効果に
より閾値電圧の変化が生じる。
理により横方向に大幅に拡散し、Ｐ＋反転防止層１が素
子形成予定部３に延出して形成され、素子領域の縮小化
が生じ、ＭＩ８−ＦＥＴではいわゆる狭チャネル効果に
より閾値電圧の変化が生じる。
■ 素子分離領域６が素子形成予定部３にまで喰い込む
、いわゆるバーズビーク８が生じて設計通りに素子を形
成することが困畷になり。
、いわゆるバーズビーク８が生じて設計通りに素子を形
成することが困畷になり。
高集積化の妨げとなる。
本発明は上記問題点を解消するためになされ九ものであ
秒、簡略化された製造１糧で素子分離領域及び反転防止
層を自己整合で形成できるとともに、酸化誘起欠陥、ホ
ワイトリボン及びバーズビークの発生を防止でき、かつ
素子領域の縮小化を生じ忙〈＜させて、高性能、高集噴
変の半導体装置を製造し得る半導体装置の製造方法を提
供しようとするものである。
秒、簡略化された製造１糧で素子分離領域及び反転防止
層を自己整合で形成できるとともに、酸化誘起欠陥、ホ
ワイトリボン及びバーズビークの発生を防止でき、かつ
素子領域の縮小化を生じ忙〈＜させて、高性能、高集噴
変の半導体装置を製造し得る半導体装置の製造方法を提
供しようとするものである。
すなわち本発明は、−導電型の半導体基板に絶縁膜を形
成する工程と、該ｌＩ！ＩＩＲ嘴の素子形成予定部上に
選択的に被膜パターンを形成する工程と、＃被膜パター
ンをマスクとして基板と同導電型の不純物をイオン注入
する工程と、全面に有機材料膜を被覆する工程と、該有
機材料膜を表面から一部除去して前記被膜パターンの表
面を゛露出させる工程と、残存した有機材料膜をマスク
として前記着膜パターン及び同パターン下の絶縁膜部分
を順次除去する工程とを具備し走ことを特徴とするもの
である。
成する工程と、該ｌＩ！ＩＩＲ嘴の素子形成予定部上に
選択的に被膜パターンを形成する工程と、＃被膜パター
ンをマスクとして基板と同導電型の不純物をイオン注入
する工程と、全面に有機材料膜を被覆する工程と、該有
機材料膜を表面から一部除去して前記被膜パターンの表
面を゛露出させる工程と、残存した有機材料膜をマスク
として前記着膜パターン及び同パターン下の絶縁膜部分
を順次除去する工程とを具備し走ことを特徴とするもの
である。
本発明における絶縁膜としては１例えば熱酸化膜、ＣＶ
Ｄ−！ｌｊｏ、ＩＨ１ｔ挙げらｎＡ。
Ｄ−！ｌｊｏ、ＩＨ１ｔ挙げらｎＡ。
本発明における着膜パターンとしては１例え″ば多結晶
シリコン、◆属１ｇ１化物、酸化物等が挙けられる。
シリコン、◆属１ｇ１化物、酸化物等が挙けられる。
また１本発明に用いる有機材料としては、ポリイζドの
ような樹脂あるいはフォトレジスト。
ような樹脂あるいはフォトレジスト。
例えばＡＺ−１１１（シップレイ社製商品名）のような
ポジ型フォトレジストが挙げられる。
ポジ型フォトレジストが挙げられる。
以下本発明をＭＯａ型トランジスタの製造に適用した例
にっｈて１１１２図ｆａ）〜ｍを参照して説明する。
にっｈて１１１２図ｆａ）〜ｍを参照して説明する。
実施例
（１） ｆｉず、Ｐ型（１００）面ノシ９ コｙ基板
１１の全面に熱酸化法により厚さ０．７μｍの酸化膜Ｊ
２を形成し念０次に、酸化ＩＩＥ１２上にＣＶＤ法によ
り厚さｌｓｍの゛多結晶シリコンを成長させ、写真蝕刻
法によ抄素子領域予宇部１３上に多結晶シリコンパター
ン１４を形成した（＠２図開園示）１次に、多結晶シリ
コンパターン１４をマスクとして素子分離領域の反転防
止のためにポロンイオンを加速電圧２００ＫｅＶ、）”
−ズ量３Ｘ１０”鵞儂−冨の条件でイオン注入を行い、
アニールしてＰ＋反転防止層１５を形成し九（第２図（
ｂ）図示）、アニールの熱処理は短時間であり、ボロン
イオンは横方向にほとんど拡散せず、Ｐ＋反転防止層１
６が素子領域予定部１３に延出しないので、素子領域の
縮小化は生じに（Ｉｎ。
１１の全面に熱酸化法により厚さ０．７μｍの酸化膜Ｊ
２を形成し念０次に、酸化ＩＩＥ１２上にＣＶＤ法によ
り厚さｌｓｍの゛多結晶シリコンを成長させ、写真蝕刻
法によ抄素子領域予宇部１３上に多結晶シリコンパター
ン１４を形成した（＠２図開園示）１次に、多結晶シリ
コンパターン１４をマスクとして素子分離領域の反転防
止のためにポロンイオンを加速電圧２００ＫｅＶ、）”
−ズ量３Ｘ１０”鵞儂−冨の条件でイオン注入を行い、
アニールしてＰ＋反転防止層１５を形成し九（第２図（
ｂ）図示）、アニールの熱処理は短時間であり、ボロン
イオンは横方向にほとんど拡散せず、Ｐ＋反転防止層１
６が素子領域予定部１３に延出しないので、素子領域の
縮小化は生じに（Ｉｎ。
（１） 次いで、全面に例えばＡＺ−１１１（シップ
レイ社製商品名）のようなポジ型フォトレジスト１６を
３ｍｍ被覆し、１３０ｔで２０分間加熱した（第２図（
ｃ１図示）、この熱処理によりポジ型フォトレジスト１
６中の溶剤を除去するとと本にポジ型しオトレジスト１
６ハ軟化して多結晶シリコンパター７１４上では比較的
薄く、酸化膜１２上では比較的厚く植種されろ、つづい
て、ＣＦ、−８％０．のプラズマ雰囲気（ｏ、４ Ｔｏ
ｒｒ、１３０Ｗ）中で２０分間処理し、ポジ１１７オト
レジスト１６を表面から一部エッチングして多結晶Ｖリ
コンノくターン１４の表面を露出させ九（第２図１ｄ１
図示）１次に、素子分離領域上に残存したポジ型フォト
レジスト１６′をｉスフとして多結晶ν９コンパターン
Ｊ ４ 及（ｊ ｆ ｔ＜ Ｊ −：／ 下（Ｄ酸化膜
１２部分を順次除去し、素子分離領域１１を形成し九、
ひきつづ１＆、残存したポジ型フォトレジスト１＃′を
除去した（第２図（６１図示）、上記の工種で形成され
走素子分離領域１１にはバーズビークは発生せず、素子
分離領域１１及びＰ十反転防止層が自己整合で形成され
た。
レイ社製商品名）のようなポジ型フォトレジスト１６を
３ｍｍ被覆し、１３０ｔで２０分間加熱した（第２図（
ｃ１図示）、この熱処理によりポジ型フォトレジスト１
６中の溶剤を除去するとと本にポジ型しオトレジスト１
６ハ軟化して多結晶シリコンパター７１４上では比較的
薄く、酸化膜１２上では比較的厚く植種されろ、つづい
て、ＣＦ、−８％０．のプラズマ雰囲気（ｏ、４ Ｔｏ
ｒｒ、１３０Ｗ）中で２０分間処理し、ポジ１１７オト
レジスト１６を表面から一部エッチングして多結晶Ｖリ
コンノくターン１４の表面を露出させ九（第２図１ｄ１
図示）１次に、素子分離領域上に残存したポジ型フォト
レジスト１６′をｉスフとして多結晶ν９コンパターン
Ｊ ４ 及（ｊ ｆ ｔ＜ Ｊ −：／ 下（Ｄ酸化膜
１２部分を順次除去し、素子分離領域１１を形成し九、
ひきつづ１＆、残存したポジ型フォトレジスト１＃′を
除去した（第２図（６１図示）、上記の工種で形成され
走素子分離領域１１にはバーズビークは発生せず、素子
分離領域１１及びＰ十反転防止層が自己整合で形成され
た。
（９１１次いで、素子領域予定部１３上に薄い熱酸化膜
を形成し、全面に多結晶シリコンを堆積し、パターニン
グしてゲート電極１８を形成し、このゲート電極１８を
マスクとして前記薄い熱酸化膜をエツチングしてゲート
酸化膜１９を形成した１次に、ゲート電極１８をｉスフ
として砒素をイオン注入し、アニールしてｎ生型のソー
ス、ドレイン領域２’ｏ、’ ｚ ｓを形成し九、つづ
いて、全面にＣＶＤ−８ｉ０゜膜２２を成長させ、コン
タクトホール２３゜２３を開孔し、全面にＡＩ膜を蒸着
し、）（ターニングしてＡ１配線２４・・・を形成して
ｎチャネルＭＯ８型トランジスタを製造し±（第２図（
ｆ）図示）。
を形成し、全面に多結晶シリコンを堆積し、パターニン
グしてゲート電極１８を形成し、このゲート電極１８を
マスクとして前記薄い熱酸化膜をエツチングしてゲート
酸化膜１９を形成した１次に、ゲート電極１８をｉスフ
として砒素をイオン注入し、アニールしてｎ生型のソー
ス、ドレイン領域２’ｏ、’ ｚ ｓを形成し九、つづ
いて、全面にＣＶＤ−８ｉ０゜膜２２を成長させ、コン
タクトホール２３゜２３を開孔し、全面にＡＩ膜を蒸着
し、）（ターニングしてＡ１配線２４・・・を形成して
ｎチャネルＭＯ８型トランジスタを製造し±（第２図（
ｆ）図示）。
しかして上記実施例によれば、半導体基板１１上に予め
素子分離領域１１となるべき酸化膜１２を形成し、該酸
化膜１２上に素子領域予定部１３を覆うように多結晶シ
リコンノ（（−ンＪ４を形成し、＃多結晶シリコンパタ
ーン１４をマスクとして反転防止のための不純物をイオ
ン注入する走め、不純物はアニールによって横方向に拡
散するだけなので１反転防止層Ｊ５による素子領域の縮
小化は生じにくい、１＋、この後全面にポジ型レジスト
１６を被膜し、該ポジ型レジスト１６を表面から一部除
去して、多結晶シリコンパターン１４を露出させ、該多
結晶シリコンパターン１４と逆パターンとなル残存し九
ポジ型レジスト１６′をマスクとして多結晶シリコンパ
ターン１４及び同パターン下の酸化膜１２部分を順次除
去して素子分離領域１１を形成する九め、素子分離領域
１７及び反転防止層１５が自己整合で形成できる。しか
もバーズビークのない設計寸法通りの素子分離領域１１
を形成できる。更に、長時間の熱嗜化によって素子分離
領域を形成する方侍ではない九め仮に被膜パターンとし
てシリコン嗜化嘆を用いても暖化誘起欠陥及びホワイ）
９ボンが発生する余地はない、したがって、高性能化、
高集積化を達唆し＆ＭＯａ型トランジスタを製造できる
。
素子分離領域１１となるべき酸化膜１２を形成し、該酸
化膜１２上に素子領域予定部１３を覆うように多結晶シ
リコンノ（（−ンＪ４を形成し、＃多結晶シリコンパタ
ーン１４をマスクとして反転防止のための不純物をイオ
ン注入する走め、不純物はアニールによって横方向に拡
散するだけなので１反転防止層Ｊ５による素子領域の縮
小化は生じにくい、１＋、この後全面にポジ型レジスト
１６を被膜し、該ポジ型レジスト１６を表面から一部除
去して、多結晶シリコンパターン１４を露出させ、該多
結晶シリコンパターン１４と逆パターンとなル残存し九
ポジ型レジスト１６′をマスクとして多結晶シリコンパ
ターン１４及び同パターン下の酸化膜１２部分を順次除
去して素子分離領域１１を形成する九め、素子分離領域
１７及び反転防止層１５が自己整合で形成できる。しか
もバーズビークのない設計寸法通りの素子分離領域１１
を形成できる。更に、長時間の熱嗜化によって素子分離
領域を形成する方侍ではない九め仮に被膜パターンとし
てシリコン嗜化嘆を用いても暖化誘起欠陥及びホワイ）
９ボンが発生する余地はない、したがって、高性能化、
高集積化を達唆し＆ＭＯａ型トランジスタを製造できる
。
なお、上記実施例では多結晶シリコンパターンの厚さは
１μｍが最適であつ走が１反転防止のためのイオン注入
の阻止能及びポジ型フォトレジストの粘性を考慮して適
当な今件を選べば。
１μｍが最適であつ走が１反転防止のためのイオン注入
の阻止能及びポジ型フォトレジストの粘性を考慮して適
当な今件を選べば。
厚さを０．３〜１．５μｍに変化させることができる。
また１本発明は上記＊雄側の如くｎチャネルＭＯａ型ト
ランジスタに限らず、ＰチャネルＭＯ８型トランジスタ
、バイポーラトランジスタにも同様に適用できる。
ランジスタに限らず、ＰチャネルＭＯ８型トランジスタ
、バイポーラトランジスタにも同様に適用できる。
以上詳述した如く本発明によれば、簡略化され比製造工
程で素子分離領域及び反転防止層を自己整合で形成でき
るとと屯に、酸化誘起欠陥。
程で素子分離領域及び反転防止層を自己整合で形成でき
るとと屯に、酸化誘起欠陥。
ホワイトリボン及びバーズビークの発生を防止でき、か
つ素子領域の縮小化を生じに〈〈させて、高性能化、高
集積化を達成し得る半導体装置の製造方法を提供できる
ものである。
つ素子領域の縮小化を生じに〈〈させて、高性能化、高
集積化を達成し得る半導体装置の製造方法を提供できる
ものである。
第１図（ｍｌ 、 （ｂ）は従来のコプラナー法による
半導体装置の製造工程を示す断面図、第２図（ａ）〜（
ｆ）は本発明の実施例における半導体装置の製造工程を
示す断面図である。 １１・” Ｐ ＩＩ ｖリコン基板・、１２・−酸化膜
。 １３・・・素子領域予定部、１４・・・多結晶シリコン
パターン、１５・−ｐ十反転防止層、１６・−ポジ型し
斬） 、 Ｊ ７−・・素子分離領域、１８・・・ゲー
ト電極、１９・・・ゲート酸化膜、２０．２１・・・ｎ
＋型ソース・ドレイン領域、 Ｊ ２ ”−ＣＶＤ−８
ｉｏ。 膜、５ｔｓ＝−・コンタクトホール、２４・・・Ａｌ配
線。 出願人代理人 弁理士 鈴 江 武 毫、Ｊ３１ 図 １
半導体装置の製造工程を示す断面図、第２図（ａ）〜（
ｆ）は本発明の実施例における半導体装置の製造工程を
示す断面図である。 １１・” Ｐ ＩＩ ｖリコン基板・、１２・−酸化膜
。 １３・・・素子領域予定部、１４・・・多結晶シリコン
パターン、１５・−ｐ十反転防止層、１６・−ポジ型し
斬） 、 Ｊ ７−・・素子分離領域、１８・・・ゲー
ト電極、１９・・・ゲート酸化膜、２０．２１・・・ｎ
＋型ソース・ドレイン領域、 Ｊ ２ ”−ＣＶＤ−８
ｉｏ。 膜、５ｔｓ＝−・コンタクトホール、２４・・・Ａｌ配
線。 出願人代理人 弁理士 鈴 江 武 毫、Ｊ３１ 図 １
Claims (1)
- 【特許請求の範囲】 （１１−導電型の半導体基板に絶縁膜を形成する工程と
、該絶縁膜の素子領域予定部上に選択的に被膜パターン
を形成する工程と、＃被膜パターンをマスクとして基板
と同導電型の不純物をイオン注入する工程と、全面に有
機材料膜を被覆する工程と、該有機材料膜を表面から一
部除去して前記被膜パターンの表面を露出させる工程と
、残存し北有機材料膜をマスクとして前記被膜パターン
及び同パターン下の絶縁膜部分を順次除去する工程とを
真情したことを特徴とする半導体装置の製造方法。 （２） 被膜パターンが多結晶シリコン、金属、窒化
物又は酸化物からなることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 １３１ 有機材料が＊Ｗからなることを特徴とする特
許請求の範囲第１項記載の半導体ａｍの製造方法。 （４１樹脂がフォトレジストからなることを特徴とする
特許請求の範囲第３項記載の半導体装置の製造方法。 （５） フォトレジストがポジ型フォトレジストから
なることを特徴とする特許請求の範囲第４項記戦の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17691281A JPS5878437A (ja) | 1981-11-04 | 1981-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17691281A JPS5878437A (ja) | 1981-11-04 | 1981-11-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5878437A true JPS5878437A (ja) | 1983-05-12 |
| JPS6160577B2 JPS6160577B2 (ja) | 1986-12-22 |
Family
ID=16021926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17691281A Granted JPS5878437A (ja) | 1981-11-04 | 1981-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4762805A (en) * | 1985-12-17 | 1988-08-09 | Advanced Micro Devices, Inc. | Nitride-less process for VLSI circuit device isolation |
-
1981
- 1981-11-04 JP JP17691281A patent/JPS5878437A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4762805A (en) * | 1985-12-17 | 1988-08-09 | Advanced Micro Devices, Inc. | Nitride-less process for VLSI circuit device isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6160577B2 (ja) | 1986-12-22 |
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