JPH0218587B2 - - Google Patents
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- JPH0218587B2 JPH0218587B2 JP57019095A JP1909582A JPH0218587B2 JP H0218587 B2 JPH0218587 B2 JP H0218587B2 JP 57019095 A JP57019095 A JP 57019095A JP 1909582 A JP1909582 A JP 1909582A JP H0218587 B2 JPH0218587 B2 JP H0218587B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、とく
に２層以上の多結晶シリコンを用い、その多結晶
シリコン層をゲート電極、あるいは配線として用
いる半導体装置の製造方法に関する。
に２層以上の多結晶シリコンを用い、その多結晶
シリコン層をゲート電極、あるいは配線として用
いる半導体装置の製造方法に関する。
上記述べた半導体装置としては、FAMOS
（Floating−gate Avalanche−injection MOS）
構造と通常のMOS構造とを同一基体内に含む
PROM（Programable Read Only Memory）と
呼ばれるメモリー素子がよく知られている。
（Floating−gate Avalanche−injection MOS）
構造と通常のMOS構造とを同一基体内に含む
PROM（Programable Read Only Memory）と
呼ばれるメモリー素子がよく知られている。
これらの半導体装置において、例えば２層構造
のFAMOS構造のフローテイングゲート電極下の
絶縁膜厚と周辺のMOS構造のゲート絶縁膜厚を
異なるものにしたい場合、フローテイングゲート
を形成したのち、フローテイングゲート電極下に
成長させた絶縁膜で周辺のMOS構造のゲート部
分にある絶縁膜をいつたんエツチング除去し、再
びMOS構造のゲート絶縁膜を成長させる工程が
必要である。またその後コントロールゲート及び
MOS構造のトランジスタ部のゲートを形成し、
そのコントロールゲートに対してフローテイング
ゲートを自己整合的にエツチングするときに、コ
ントロールゲートとフローテイングゲート間の層
間絶縁膜を除去する工程が必要である。上記２つ
の絶縁膜除去の工程において、素子間分離を目的
とするフイールド部の絶縁膜を同程度に除去され
ることになり、フイールド部の絶縁膜厚の減少に
より、寄生MOSの閾値電圧が下がり、配線容量
も増加し、動作電圧が高く、高速、高集積度の半
導体装置を製造する上での妨げとなつていた。フ
イールド部の絶縁膜は通常厚く形成するため、基
体上の熱酸化法に依る絶縁膜形成速度に比べ、フ
イールド部の絶縁膜形成速度は著しく遅いため、
フイールド部の絶縁膜厚は絶縁膜形成時にほとん
ど増加せず、除去された絶縁膜厚分を熱酸化法に
依つて得る事が出来ない。
のFAMOS構造のフローテイングゲート電極下の
絶縁膜厚と周辺のMOS構造のゲート絶縁膜厚を
異なるものにしたい場合、フローテイングゲート
を形成したのち、フローテイングゲート電極下に
成長させた絶縁膜で周辺のMOS構造のゲート部
分にある絶縁膜をいつたんエツチング除去し、再
びMOS構造のゲート絶縁膜を成長させる工程が
必要である。またその後コントロールゲート及び
MOS構造のトランジスタ部のゲートを形成し、
そのコントロールゲートに対してフローテイング
ゲートを自己整合的にエツチングするときに、コ
ントロールゲートとフローテイングゲート間の層
間絶縁膜を除去する工程が必要である。上記２つ
の絶縁膜除去の工程において、素子間分離を目的
とするフイールド部の絶縁膜を同程度に除去され
ることになり、フイールド部の絶縁膜厚の減少に
より、寄生MOSの閾値電圧が下がり、配線容量
も増加し、動作電圧が高く、高速、高集積度の半
導体装置を製造する上での妨げとなつていた。フ
イールド部の絶縁膜は通常厚く形成するため、基
体上の熱酸化法に依る絶縁膜形成速度に比べ、フ
イールド部の絶縁膜形成速度は著しく遅いため、
フイールド部の絶縁膜厚は絶縁膜形成時にほとん
ど増加せず、除去された絶縁膜厚分を熱酸化法に
依つて得る事が出来ない。
本発明はこのような不都合がなく、フイールド
絶縁膜形成後の各種の絶縁膜除去工程によるフイ
ールド絶縁膜厚の減少をなくし、動作電圧が高い
配線容量の小さい、高速、高集積度の半導体装置
の製造方法を提供することにある。
絶縁膜形成後の各種の絶縁膜除去工程によるフイ
ールド絶縁膜厚の減少をなくし、動作電圧が高い
配線容量の小さい、高速、高集積度の半導体装置
の製造方法を提供することにある。
本発明の特徴は２層以上の多結晶シリコンを用
い、その多結晶シリコンをゲート電極として用い
る半導体装置の製造方法において、一導電型の半
導体基板に耐酸化性膜を成長し、所定の領域以外
の耐酸化性膜を除去する工程と、前記耐酸化性膜
をマスクとして基板を酸化して厚い酸化膜を形成
し前記耐酸化性膜を除去する工程と、ゲート酸化
膜を前記耐酸化性膜を除去した領域に形成する工
程と、前記厚い酸化膜をおおつて、かつ前記ゲー
ト酸化膜の領域の一部をおおつて第１の多結晶シ
リコン層を設ける工程と、前記第１の多結晶シリ
コン上に酸化膜を成長する工程と、第２の多結晶
シリコン層を設け、ゲート電極となるべき所定の
領域に第２の多結晶シリコンを残し、その第２の
多結晶シリコン部をマスクとして、第１の多結晶
シリコン層上の酸化膜を除去し、さらに第１の多
結晶シリコン層を除去する工程を含む半導体装置
の製造方法にある。
い、その多結晶シリコンをゲート電極として用い
る半導体装置の製造方法において、一導電型の半
導体基板に耐酸化性膜を成長し、所定の領域以外
の耐酸化性膜を除去する工程と、前記耐酸化性膜
をマスクとして基板を酸化して厚い酸化膜を形成
し前記耐酸化性膜を除去する工程と、ゲート酸化
膜を前記耐酸化性膜を除去した領域に形成する工
程と、前記厚い酸化膜をおおつて、かつ前記ゲー
ト酸化膜の領域の一部をおおつて第１の多結晶シ
リコン層を設ける工程と、前記第１の多結晶シリ
コン上に酸化膜を成長する工程と、第２の多結晶
シリコン層を設け、ゲート電極となるべき所定の
領域に第２の多結晶シリコンを残し、その第２の
多結晶シリコン部をマスクとして、第１の多結晶
シリコン層上の酸化膜を除去し、さらに第１の多
結晶シリコン層を除去する工程を含む半導体装置
の製造方法にある。
第１図ａ〜ｆは従来の２関のFAMOS構造と通
常のMOS構造とを同一基体内に含む半導体装置
の製造方法を示す工程断面図である。第１図ａに
示すように、基板１例えばＰ型Si基板上に酸化に
より、シリコン酸化膜２を形成し、しかる後、耐
酸化性物質たとえばシリコン窒化膜３をシリコン
酸化膜２の上に形成し、素子領域となる部分以外
のシリコン窒化膜３を選択的にエツチングする。
しかる後第１図ｂに示すように、酸化によるフイ
ールド酸化膜４を形成し、しかる後シリコン窒化
膜３を除去する。領域はメモリセル、領域は
周辺回路のMOSトランジスタ部となる領域であ
る。次にフローテイングゲート電極下となる酸化
膜５を形成し、その上にＮ型不純物を含んだ第１
の多結晶シリコン６を積層し、その上にフオトレ
ジスト７をフローテイングゲート電極となるべき
領域よりも大きな領域に、多結晶シリコン６を残
し、他の部分をエツチング除去する（第１図ｃ）。
次に周辺回路を設けるべき領域の酸化膜５を前
記多結晶シリコン６をマスクにして、エツチング
除去し、その後、周辺回路部のゲート酸化膜とな
るべき絶縁膜を成長させて、同時に多結晶シリコ
ン６を酸化膜８でおおい、その後、第２の多結晶
シリコン９を成長させ、フオトレジスト１０をマ
スクとして、コントロールゲート部と、周辺トラ
ンジスタのゲート電極部分に多結晶シリコン９を
残し他の多結晶シリコン９をエツチング除去する
（第１図ｄ）。次に酸化膜８をフオトレジスト１０
と多結晶シリコン９をマスクにしてエツチング除
去し、さらにフローテイングゲートを形成する部
分の多結晶シリコン６もフオトレジスト１０と多
結晶シリコン９をマスクにしてコントロールゲー
トに対して自己整合的にエツチングする（第１図
ｅ）。しかる後通常の方法でリンのようなＮ型不
純物をたとえばイオン注入することにより拡散層
１１を形成し、次に層間絶縁膜たとえば気相成長
酸化膜１２を積層し、コンタクトをあけてアルミ
配線１３を施すことによりＮチヤンネルシリコン
ゲートFAMOS構造のメモリセルとMOSトラン
ジスタが形成される（第１図ｆ）。
常のMOS構造とを同一基体内に含む半導体装置
の製造方法を示す工程断面図である。第１図ａに
示すように、基板１例えばＰ型Si基板上に酸化に
より、シリコン酸化膜２を形成し、しかる後、耐
酸化性物質たとえばシリコン窒化膜３をシリコン
酸化膜２の上に形成し、素子領域となる部分以外
のシリコン窒化膜３を選択的にエツチングする。
しかる後第１図ｂに示すように、酸化によるフイ
ールド酸化膜４を形成し、しかる後シリコン窒化
膜３を除去する。領域はメモリセル、領域は
周辺回路のMOSトランジスタ部となる領域であ
る。次にフローテイングゲート電極下となる酸化
膜５を形成し、その上にＮ型不純物を含んだ第１
の多結晶シリコン６を積層し、その上にフオトレ
ジスト７をフローテイングゲート電極となるべき
領域よりも大きな領域に、多結晶シリコン６を残
し、他の部分をエツチング除去する（第１図ｃ）。
次に周辺回路を設けるべき領域の酸化膜５を前
記多結晶シリコン６をマスクにして、エツチング
除去し、その後、周辺回路部のゲート酸化膜とな
るべき絶縁膜を成長させて、同時に多結晶シリコ
ン６を酸化膜８でおおい、その後、第２の多結晶
シリコン９を成長させ、フオトレジスト１０をマ
スクとして、コントロールゲート部と、周辺トラ
ンジスタのゲート電極部分に多結晶シリコン９を
残し他の多結晶シリコン９をエツチング除去する
（第１図ｄ）。次に酸化膜８をフオトレジスト１０
と多結晶シリコン９をマスクにしてエツチング除
去し、さらにフローテイングゲートを形成する部
分の多結晶シリコン６もフオトレジスト１０と多
結晶シリコン９をマスクにしてコントロールゲー
トに対して自己整合的にエツチングする（第１図
ｅ）。しかる後通常の方法でリンのようなＮ型不
純物をたとえばイオン注入することにより拡散層
１１を形成し、次に層間絶縁膜たとえば気相成長
酸化膜１２を積層し、コンタクトをあけてアルミ
配線１３を施すことによりＮチヤンネルシリコン
ゲートFAMOS構造のメモリセルとMOSトラン
ジスタが形成される（第１図ｆ）。
以上説明した工程で、周辺MOSトランジスタ
部のゲート酸化膜８を形成する前の酸化膜５のエ
ツチング除去工程と、メモリセルのコントロール
ゲート部をマスクとして、フローテイングゲート
形成用の多結晶シリコン上の酸化膜８をエツチン
グ除去する工程により、第１層目の多結晶シリコ
ン６が残つていなかつたフイールド部分の酸化膜
厚は前述したエツチング除去工程を経ることによ
り減少し寄生MOSの閾値電圧が低下し、配線容
量も増加するため、動作電圧が低下し高速動作の
妨げになるという欠点があつた。
部のゲート酸化膜８を形成する前の酸化膜５のエ
ツチング除去工程と、メモリセルのコントロール
ゲート部をマスクとして、フローテイングゲート
形成用の多結晶シリコン上の酸化膜８をエツチン
グ除去する工程により、第１層目の多結晶シリコ
ン６が残つていなかつたフイールド部分の酸化膜
厚は前述したエツチング除去工程を経ることによ
り減少し寄生MOSの閾値電圧が低下し、配線容
量も増加するため、動作電圧が低下し高速動作の
妨げになるという欠点があつた。
そこで本発明の製造方法は、フローテイングゲ
ートを形成する多結晶シリコンをフイールド酸化
膜をおおい素子形成領域に渡つて残し、それを酸
化膜のエツチングに対する保護膜とし、フイール
ド酸化膜厚を減少させることなく、寄生MOSの
閾値電圧が高く、配線容量の小さい、動作電圧の
高い、高速動作をする半導体装置を提供するもの
である。
ートを形成する多結晶シリコンをフイールド酸化
膜をおおい素子形成領域に渡つて残し、それを酸
化膜のエツチングに対する保護膜とし、フイール
ド酸化膜厚を減少させることなく、寄生MOSの
閾値電圧が高く、配線容量の小さい、動作電圧の
高い、高速動作をする半導体装置を提供するもの
である。
本発明の製造方法の実施例を第２図ａ〜ｆの工
程断面図に従つて詳細に説明する。第２図ａ，ｂ
は第１図ａ，ｂについて説明したのと全く同様の
方法で通常の埋設せる酸化膜を選択的に形成する
構造形成後の断面図を示している。その後フロー
テイングゲート電極下となる酸化膜５を成長さ
せ、その上にＮ型不純物を含んだ第１の多結晶シ
リコン６を積層し、フオトレジスト７をマスクと
して、MOSトランジスタを形成する領域の一部
をエツチング除去しフイールド酸化膜上およびフ
ローテイングゲート形成領域に多結晶シリコン６
を残す（第２図ｃ）。次にMOSトランジスタのゲ
ートを形成する部分の酸化膜５をエツチングす
る。この際フイールド酸化膜上は多結晶シリコン
６でおおわれているためエツチングされない。次
にフローテイングゲートとコントロールゲート間
の層間酸化膜、およびMOSトランジスタ部のゲ
ート酸化膜となる酸化膜８を形成しそのあと多結
晶シリコン９を成長させる。フオトレジスト１０
をマスクとして、コントロールゲート部と周辺ト
ランジスタのゲート部分の多結晶シリコン９を残
し他の多結晶シリコン９をエツチング除去する
（第２図ｄ）。次に酸化膜８をフオトレジスト１０
と多結晶シリコン９をマスクとしてエツチング除
去する。この際フイールド酸化膜４と酸化膜８の
間にある多結晶シリコン６は酸化膜８をエツチン
グする際のフイールド酸化膜に対する保護膜の役
割をはたし、フイールド酸化膜はエツチングされ
ない。次にフオトレジスト１０と多結晶シリコン
９をマスクにしてフローテイングゲート部の多結
晶シリコン６をコントロールゲートに対して自己
整合的にエツチング除去しフイールド酸化膜４上
に、酸化膜エツチに対する保護膜として残してお
いた多結晶シリコン６も同時に除去する（第２図
ｅ）。
程断面図に従つて詳細に説明する。第２図ａ，ｂ
は第１図ａ，ｂについて説明したのと全く同様の
方法で通常の埋設せる酸化膜を選択的に形成する
構造形成後の断面図を示している。その後フロー
テイングゲート電極下となる酸化膜５を成長さ
せ、その上にＮ型不純物を含んだ第１の多結晶シ
リコン６を積層し、フオトレジスト７をマスクと
して、MOSトランジスタを形成する領域の一部
をエツチング除去しフイールド酸化膜上およびフ
ローテイングゲート形成領域に多結晶シリコン６
を残す（第２図ｃ）。次にMOSトランジスタのゲ
ートを形成する部分の酸化膜５をエツチングす
る。この際フイールド酸化膜上は多結晶シリコン
６でおおわれているためエツチングされない。次
にフローテイングゲートとコントロールゲート間
の層間酸化膜、およびMOSトランジスタ部のゲ
ート酸化膜となる酸化膜８を形成しそのあと多結
晶シリコン９を成長させる。フオトレジスト１０
をマスクとして、コントロールゲート部と周辺ト
ランジスタのゲート部分の多結晶シリコン９を残
し他の多結晶シリコン９をエツチング除去する
（第２図ｄ）。次に酸化膜８をフオトレジスト１０
と多結晶シリコン９をマスクとしてエツチング除
去する。この際フイールド酸化膜４と酸化膜８の
間にある多結晶シリコン６は酸化膜８をエツチン
グする際のフイールド酸化膜に対する保護膜の役
割をはたし、フイールド酸化膜はエツチングされ
ない。次にフオトレジスト１０と多結晶シリコン
９をマスクにしてフローテイングゲート部の多結
晶シリコン６をコントロールゲートに対して自己
整合的にエツチング除去しフイールド酸化膜４上
に、酸化膜エツチに対する保護膜として残してお
いた多結晶シリコン６も同時に除去する（第２図
ｅ）。
しかる後通常の方法でリンのようなＮ型不純物
をたとえばイオン注入することにより拡散層１１
を形成し、次に層間絶縁膜たとえば、気相成長酸
化膜１２を積層し、コンタクトをあけてアルミ配
線１３を施すことによりＮチヤンネルシリコンゲ
ートFAMOS構造のメモリセルとMOSトランジ
スタが形成される（第２図ｆ）。
をたとえばイオン注入することにより拡散層１１
を形成し、次に層間絶縁膜たとえば、気相成長酸
化膜１２を積層し、コンタクトをあけてアルミ配
線１３を施すことによりＮチヤンネルシリコンゲ
ートFAMOS構造のメモリセルとMOSトランジ
スタが形成される（第２図ｆ）。
以上説明したように、本発明の第一層目のフロ
ーテイングゲート形成用の多結晶シリコン６をフ
ローテイングゲートを形成する部分だけではな
く、フイールド酸化膜上にも残しておき、それを
フイールド酸化膜に対する各種の酸化膜エツチ工
程の保護膜とし、フイールド酸化膜厚の減少をな
くし、コントロールゲート部の多結晶シリコンを
マスクとして、第１層目の多結晶シリコン６をエ
ツチング除去してフローテイングゲートとコント
ロールゲートが重なつた部分を形成する製造方法
により、従来例の第１図ｄおよびｅ工程で示した
MOSトランジスタ部のゲート酸化膜を形成する
前の酸化膜５のエツチング工程とメモリセルのコ
ントロールゲート部をマスクとしてフローテイン
グゲート形成用の多結晶シリコン上の酸化膜８を
エツチングする工程によるフイールド酸化膜厚の
減少をなくすことができ、寄生MOSの閾値電圧
を下げることもなく、配線容量を増加させること
もなくなつて、動作電圧の高い、高速で集積度の
高い半導体装置を得ることができる。
ーテイングゲート形成用の多結晶シリコン６をフ
ローテイングゲートを形成する部分だけではな
く、フイールド酸化膜上にも残しておき、それを
フイールド酸化膜に対する各種の酸化膜エツチ工
程の保護膜とし、フイールド酸化膜厚の減少をな
くし、コントロールゲート部の多結晶シリコンを
マスクとして、第１層目の多結晶シリコン６をエ
ツチング除去してフローテイングゲートとコント
ロールゲートが重なつた部分を形成する製造方法
により、従来例の第１図ｄおよびｅ工程で示した
MOSトランジスタ部のゲート酸化膜を形成する
前の酸化膜５のエツチング工程とメモリセルのコ
ントロールゲート部をマスクとしてフローテイン
グゲート形成用の多結晶シリコン上の酸化膜８を
エツチングする工程によるフイールド酸化膜厚の
減少をなくすことができ、寄生MOSの閾値電圧
を下げることもなく、配線容量を増加させること
もなくなつて、動作電圧の高い、高速で集積度の
高い半導体装置を得ることができる。
本発明の説明には、Ｎチヤンネル型トランジス
タを例にしたが、Ｐチヤンネル型トランジスタに
おいても同様であり、さらに相補型シリコンゲー
トMOS半導体装置においても全く同様に効果が
あり、広い応用範囲がある事はいうまでもない。
タを例にしたが、Ｐチヤンネル型トランジスタに
おいても同様であり、さらに相補型シリコンゲー
トMOS半導体装置においても全く同様に効果が
あり、広い応用範囲がある事はいうまでもない。
第１図ａ〜ｆは従来の製造工程を説明するため
の工程順の断面図であり、第２図ａ〜ｆは本発明
の一実施例を説明するための工程順の断面図であ
る。 １……Ｐ型Si基板、２，５，８……シリコン酸
化膜、３……シリコン窒化膜、４……フイールド
酸化膜、６，９……多結晶シリコン、７，１０…
…フオトレジスト、１１……拡散層（N+）、１２
……気相成長シリコン酸化膜、１３……アルミニ
ウム、領域……FAMOS構造形成領域、領域
……MOS構造形成領域。
の工程順の断面図であり、第２図ａ〜ｆは本発明
の一実施例を説明するための工程順の断面図であ
る。 １……Ｐ型Si基板、２，５，８……シリコン酸
化膜、３……シリコン窒化膜、４……フイールド
酸化膜、６，９……多結晶シリコン、７，１０…
…フオトレジスト、１１……拡散層（N+）、１２
……気相成長シリコン酸化膜、１３……アルミニ
ウム、領域……FAMOS構造形成領域、領域
……MOS構造形成領域。
Claims (1)
- １ ２層以上の多結晶シリコンを用い、その多結
晶シリコンをゲート電極として用いる半導体装置
の製造方法において、一導電型の半導体基板に厚
い酸化膜を選択的に形成する工程と、ゲート酸化
膜を形成する工程と、前記厚い酸化膜の全部をお
おつて、かつ前記ゲート酸化膜の一部をおおつて
第１の多結晶シリコン層を設ける工程と、前記第
１の多結晶シリコン層上に酸化膜を生成する工程
と、第２の多結晶シリコン層を設け、ゲート電極
となるべき所定の領域に該第２の多結晶シリコン
層を残し、該第２の多結晶シリコン層をマスクと
して、前記第１の多結晶シリコン層上の酸化膜お
よび前記第１の多結晶シリコン層を選択的にエツ
チング除去する工程を含む事を特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019095A JPS58137259A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019095A JPS58137259A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137259A JPS58137259A (ja) | 1983-08-15 |
| JPH0218587B2 true JPH0218587B2 (ja) | 1990-04-26 |
Family
ID=11989909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57019095A Granted JPS58137259A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137259A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330430A (ja) | 1998-05-18 | 1999-11-30 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464983A (en) * | 1977-11-02 | 1979-05-25 | Toshiba Corp | Manufacture of semiconductor device |
-
1982
- 1982-02-09 JP JP57019095A patent/JPS58137259A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464983A (en) * | 1977-11-02 | 1979-05-25 | Toshiba Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58137259A (ja) | 1983-08-15 |
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