JPH05152568A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
- Publication number
- JPH05152568A JPH05152568A JP31064991A JP31064991A JPH05152568A JP H05152568 A JPH05152568 A JP H05152568A JP 31064991 A JP31064991 A JP 31064991A JP 31064991 A JP31064991 A JP 31064991A JP H05152568 A JPH05152568 A JP H05152568A
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- JP
- Japan
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- gate electrode
- insulating layer
- gate insulating
- gate
- silicon substrate
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Abstract
(57)【要約】
【目的】 トランジスタの微細化に伴う特性、信頼性を
改善するＭＯＳトランジスタを提供することである。 【構成】 シリコン基板１上に、第１ゲート絶縁層２お
よびゲート電極３を形成する。そして、酸素イオン注入
層４を形成して熱処理を行ない、第２のゲート絶縁層５
を形成する。このとき、ガウス分布にてゲート電極３エ
ッジ下にも存在していた酸素イオンにより、ゲート電極
３のエッジ下の第２のゲート酸化層５も厚くなる。
改善するＭＯＳトランジスタを提供することである。 【構成】 シリコン基板１上に、第１ゲート絶縁層２お
よびゲート電極３を形成する。そして、酸素イオン注入
層４を形成して熱処理を行ない、第２のゲート絶縁層５
を形成する。このとき、ガウス分布にてゲート電極３エ
ッジ下にも存在していた酸素イオンにより、ゲート電極
３のエッジ下の第２のゲート酸化層５も厚くなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタお
よびその製造方法に関するものである。
よびその製造方法に関するものである。
【０００２】
【従来の技術】従来、例えば、特公昭６２−３１５０６
号公報や特開昭５７−１０７０７０号公報に開示されて
いるＬＤＤ（Lightly DopedDrain ）技術によって、ト
ランジスタの微細化に伴い増大するゲート電極エッジ下
の電界緩和を行ない、トランジスタのショートチャネル
効果を抑制している。
号公報や特開昭５７−１０７０７０号公報に開示されて
いるＬＤＤ（Lightly DopedDrain ）技術によって、ト
ランジスタの微細化に伴い増大するゲート電極エッジ下
の電界緩和を行ない、トランジスタのショートチャネル
効果を抑制している。
【０００３】
【発明が解決しようとする課題】しかしながら、トラン
ジスタが微細化しても、通常電源電圧は一定（５Ｖ）で
ある。従って、トランジスタのゲート電極エッジ近傍の
電界強度の増大、ゲート絶縁層（ゲート酸化層）の薄膜
化に伴うゲート電極エッジ下でのトンネル電流の増加や
経時破壊（ＴＤＤＢ：Time Dependent Dielectric Brea
kdown ）による耐圧の低下等が生じる。そのため、トラ
ンジスタ特性の劣化、信頼性の低下といった問題点があ
った。
ジスタが微細化しても、通常電源電圧は一定（５Ｖ）で
ある。従って、トランジスタのゲート電極エッジ近傍の
電界強度の増大、ゲート絶縁層（ゲート酸化層）の薄膜
化に伴うゲート電極エッジ下でのトンネル電流の増加や
経時破壊（ＴＤＤＢ：Time Dependent Dielectric Brea
kdown ）による耐圧の低下等が生じる。そのため、トラ
ンジスタ特性の劣化、信頼性の低下といった問題点があ
った。
【０００４】本発明の目的は、トランジスタの微細化に
伴う特性、信頼性を改善することである。
伴う特性、信頼性を改善することである。
【０００５】
【課題を解決するための手段】本発明では、ゲート電極
エッジ下のゲート絶縁層を他の部分のゲート絶縁層より
も厚くすることにより、上記目的を達成している。
エッジ下のゲート絶縁層を他の部分のゲート絶縁層より
も厚くすることにより、上記目的を達成している。
【０００６】また、ゲート電極エッジ下のゲート絶縁層
を他の部分のゲート絶縁層よりも厚くするために、シリ
コン基板上に形成された第１のゲート絶縁層上に設けた
ゲート電極をマスクとして、上記シリコン基板に酸素を
イオン注入し熱処理を行なうものである。
を他の部分のゲート絶縁層よりも厚くするために、シリ
コン基板上に形成された第１のゲート絶縁層上に設けた
ゲート電極をマスクとして、上記シリコン基板に酸素を
イオン注入し熱処理を行なうものである。
【０００７】そして、上記の工程後に、ゲート電極をマ
スクとして上記シリコン基板上に不純物をイオン注入し
て、ライトドープ領域を形成し、その後、上記ゲート電
極にサイドウォールスペーサを形成し、そして、上記ゲ
ート電極および上記サイドウォールスペーサをマスクと
して上記シリコン基板上に不純物をイオン注入して、ハ
イドープ領域を形成することが好ましい。
スクとして上記シリコン基板上に不純物をイオン注入し
て、ライトドープ領域を形成し、その後、上記ゲート電
極にサイドウォールスペーサを形成し、そして、上記ゲ
ート電極および上記サイドウォールスペーサをマスクと
して上記シリコン基板上に不純物をイオン注入して、ハ
イドープ領域を形成することが好ましい。
【０００８】
【実施例】以下、本発明の一実施例を、図１（Ａ）〜
（Ｉ）を用いて説明する。
（Ｉ）を用いて説明する。
【０００９】同図において、１はＰ型のシリコン基板で
ある。２は第１のゲート絶縁層で、例えば、シリコン酸
化層からなる。３はゲート電極であり、ポリシリコン等
からなる。４は酸素イオン注入層である。５は第２のゲ
ート絶縁層で、上記の第１のゲート絶縁層２と同様に、
シリコン酸化層などからなる。６はライトドープ領域で
あり、リンまたはヒ素がイオン注入してある。７は酸化
シリコン層である。８はサイドウォールスペーサであ
る。９はハイドープ領域であり、リンまたはヒ素がイオ
ン注入してある。１０は層間絶縁層である。
ある。２は第１のゲート絶縁層で、例えば、シリコン酸
化層からなる。３はゲート電極であり、ポリシリコン等
からなる。４は酸素イオン注入層である。５は第２のゲ
ート絶縁層で、上記の第１のゲート絶縁層２と同様に、
シリコン酸化層などからなる。６はライトドープ領域で
あり、リンまたはヒ素がイオン注入してある。７は酸化
シリコン層である。８はサイドウォールスペーサであ
る。９はハイドープ領域であり、リンまたはヒ素がイオ
ン注入してある。１０は層間絶縁層である。
【００１０】次に本発明の製造方法を図１（Ａ）〜
（Ｉ）に従って説明する。
（Ｉ）に従って説明する。
【００１１】（Ａ）Ｐ型のシリコン基板１上に、第１の
ゲート絶縁層２（厚さ１８ｎｍ程度）およびゲート電極
３（幅０．８ｕｍ程度）を従来技術により形成する。 （Ｂ）次に上記ゲート電極３をマスクとして、酸素イオ
ン注入を行ない、Ｐ型のシリコン基板１中に酸素イオン
注入層４を形成する。このときの酸素イオン注入量は１
×１０18ions／cm2 程度である。このとき、ゲート電極
３の上部３ａにも酸素イオンが注入される。 （Ｃ）不活性ガス中で酸素イオン注入層４を熱処理（９
００〜１１００℃）し、第２のゲート絶縁層５（厚さ３
６ｎｍ程度）を形成する。このように、第２のゲート絶
縁層５の厚さは、第１のゲート絶縁層の厚さの２倍程度
が好ましい。このとき、ガウス分布にてゲート電極３エ
ッジ下にも存在していた酸素イオンにより、ゲート電極
３のエッジ下の第２のゲート酸化層５も厚くなる。 （Ｄ）次に、ゲート電極３をマスクとしてリンまたはヒ
素をイオン注入し、ライトドープ領域６を形成する。 （Ｅ）ゲート電極３および第１のゲート絶縁層２上に酸
化シリコン層７を形成する。 （Ｆ）上記酸化シリコン層７等をエッチバックし、サイ
ドウォールスペーサ８（幅０．２ｕｍ程度）を形成す
る。このとき、エッチングの深さは第２のゲート絶縁層
５までとする。 （Ｇ）上記ゲート電極３およびサイドウォールスペーサ
８をマスクとして、リンまたはヒ素をイオン注入し、ハ
イドープ領域９を形成する。 （Ｈ）上記ゲート電極３、サイドウォールスペーサ８お
よびハイドープ領域９上に層間絶縁層１０を形成する。 （Ｉ）リフロー工程などの熱処理を行ない、ライトドー
プ領域６を活性化した領域６ａおよびハイドープ領域９
を活性化した領域９ａの形成、層間絶縁層１０の平均化
を行なう。
ゲート絶縁層２（厚さ１８ｎｍ程度）およびゲート電極
３（幅０．８ｕｍ程度）を従来技術により形成する。 （Ｂ）次に上記ゲート電極３をマスクとして、酸素イオ
ン注入を行ない、Ｐ型のシリコン基板１中に酸素イオン
注入層４を形成する。このときの酸素イオン注入量は１
×１０18ions／cm2 程度である。このとき、ゲート電極
３の上部３ａにも酸素イオンが注入される。 （Ｃ）不活性ガス中で酸素イオン注入層４を熱処理（９
００〜１１００℃）し、第２のゲート絶縁層５（厚さ３
６ｎｍ程度）を形成する。このように、第２のゲート絶
縁層５の厚さは、第１のゲート絶縁層の厚さの２倍程度
が好ましい。このとき、ガウス分布にてゲート電極３エ
ッジ下にも存在していた酸素イオンにより、ゲート電極
３のエッジ下の第２のゲート酸化層５も厚くなる。 （Ｄ）次に、ゲート電極３をマスクとしてリンまたはヒ
素をイオン注入し、ライトドープ領域６を形成する。 （Ｅ）ゲート電極３および第１のゲート絶縁層２上に酸
化シリコン層７を形成する。 （Ｆ）上記酸化シリコン層７等をエッチバックし、サイ
ドウォールスペーサ８（幅０．２ｕｍ程度）を形成す
る。このとき、エッチングの深さは第２のゲート絶縁層
５までとする。 （Ｇ）上記ゲート電極３およびサイドウォールスペーサ
８をマスクとして、リンまたはヒ素をイオン注入し、ハ
イドープ領域９を形成する。 （Ｈ）上記ゲート電極３、サイドウォールスペーサ８お
よびハイドープ領域９上に層間絶縁層１０を形成する。 （Ｉ）リフロー工程などの熱処理を行ない、ライトドー
プ領域６を活性化した領域６ａおよびハイドープ領域９
を活性化した領域９ａの形成、層間絶縁層１０の平均化
を行なう。
【００１２】上記（Ａ）〜（Ｉ）の工程の後、コンタク
トホール、配線層、オーバーコート層、電極引き出し口
の形成を行ない、ＭＯＳトランジスタが形成される。
トホール、配線層、オーバーコート層、電極引き出し口
の形成を行ない、ＭＯＳトランジスタが形成される。
【００１３】また、上記の実施例では、Ｎチャネルトラ
ンジスタを用いたが、Ｐチャネルトランジスタに本発明
を用いても上記と同様の効果が得られる。
ンジスタを用いたが、Ｐチャネルトランジスタに本発明
を用いても上記と同様の効果が得られる。
【００１４】
【発明の効果】本発明では、ゲート電極エッジ下のゲー
ト絶縁層を他の部分のゲート絶縁層よりも厚くすること
により、ゲート絶縁層の薄膜化に伴うゲート電極エッジ
下でのトンネル電流の増加や経時破壊による耐圧の低下
等を解消することができる。そのため、トランジスタの
微細化に伴う特性、信頼性を改善することができる。
ト絶縁層を他の部分のゲート絶縁層よりも厚くすること
により、ゲート絶縁層の薄膜化に伴うゲート電極エッジ
下でのトンネル電流の増加や経時破壊による耐圧の低下
等を解消することができる。そのため、トランジスタの
微細化に伴う特性、信頼性を改善することができる。
【図１】本発明における製造工程の一実施例を示した断
面図。
面図。
１ シリコン基板 ２ 第１のゲート絶縁層 ３ ゲート電極 ５ 第２のゲート絶縁層 ６ ライトドープ領域 ８ サイドウォールスペーサ ９ ハイドープ領域
Claims (3)
- 【請求項１】 ゲート電極エッジ下のゲート絶縁層が他
の部分のゲート絶縁層よりも厚いことを特徴とするＭＯ
Ｓトランジスタ。 - 【請求項２】 シリコン基板上に形成された第１のゲー
ト絶縁層上にゲート電極を形成する工程と、 上記ゲート電極をマスクとして、上記シリコン基板に酸
素をイオン注入して熱処理を行ない、上記第１のゲート
絶縁層よりも厚い第２のゲート絶縁層を少なくとも上記
ゲート電極エッジ下に形成する工程と、 を有するＭＯＳトランジスタの製造方法。 - 【請求項３】 シリコン基板上に形成された第１のゲー
ト絶縁層上にゲート電極を形成する工程と、 上記ゲート電極をマスクとして、上記シリコン基板に酸
素をイオン注入して熱処理を行ない、上記第１のゲート
絶縁層よりも厚い第２のゲート絶縁層を少なくとも上記
ゲート電極エッジ下に形成する工程と、 上記ゲート電極をマスクとして上記シリコン基板上に不
純物をイオン注入して、ライトドープ領域を形成する工
程と、 上記ゲート電極にサイドウォールスペーサを形成する工
程と、 上記ゲート電極および上記サイドウォールスペーサをマ
スクとして、上記シリコン基板上に不純物をイオン注入
して、ハイドープ領域を形成する工程と、 を有するＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310649A JP2639865B2 (ja) | 1991-11-26 | 1991-11-26 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310649A JP2639865B2 (ja) | 1991-11-26 | 1991-11-26 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152568A true JPH05152568A (ja) | 1993-06-18 |
| JP2639865B2 JP2639865B2 (ja) | 1997-08-13 |
Family
ID=18007793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3310649A Expired - Lifetime JP2639865B2 (ja) | 1991-11-26 | 1991-11-26 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2639865B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100538194B1 (ko) * | 2002-09-18 | 2005-12-22 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 장치 및 그 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346774A (ja) * | 1986-08-15 | 1988-02-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02266533A (ja) * | 1989-04-07 | 1990-10-31 | Sony Corp | 半導体装置の製造方法 |
-
1991
- 1991-11-26 JP JP3310649A patent/JP2639865B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346774A (ja) * | 1986-08-15 | 1988-02-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02266533A (ja) * | 1989-04-07 | 1990-10-31 | Sony Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100538194B1 (ko) * | 2002-09-18 | 2005-12-22 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2639865B2 (ja) | 1997-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970226 |