JP2003203996A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧で動作可能で信頼性が高いメモリ膜を
有する半導体記憶装置を提供する。 【解決手段】 シリコン基板１１１上には、膜厚２ｎｍ
〜６ｎｍのシリコン酸化膜１１２を形成し、このシリコ
ン酸化膜１１２上にはポリシリコン膜１１３を設けてい
る。ポリシリコン膜１１３上には、シリコン酸化膜１１
４、ポリシリコン膜１１５、シリコン酸化膜１１６、ポ
リシリコン膜１１７およびシリコン酸化膜１１８からな
る複合膜を形成している。そして、シリコン酸化膜１１
８上には、ポリシリコン膜１１９を形成している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ膜を有する半
導体記憶装置に関する。

【０００２】

【従来の技術】電荷を蓄積するメモリ膜を用いたメモリ
素子としては、フラッシュメモリがある。このフラッシ
ュメモリは、メモリ膜をゲート絶縁膜部に有する電界効
果トランジスタを備えている。上記メモリ膜は、フロー
ティングゲートと呼ばれる導電体膜と、この導電体膜を
上下で挟む絶縁体膜とで構成されている。

【０００３】上記構成のフラッシュメモリは、電界効果
トランジスタのチャネル領域からフローティングゲート
へ電子を注入または放出することにより、フローティン
グゲート中の電荷量を変化させ、この電荷量の寡多を記
憶情報として保持する。記憶情報の読み出しは、書き込
み時と消去時のフローティングゲート中の電荷量の寡多
を、電界効果トランジスタのしきい値電圧差（△Vｔ
ｈ）として検知することにより行う。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来のフラッシュメモリでは、書き換え動作時の電圧が高
いという問題があった。フラッシュメモリの動作例とし
ては、例えば、書き込み時には選択ワード線に−８Ｖ、
選択ビット線に６Ｖを印加し、消去時には選択ワード線
に１０Ｖ、ビット線に−８Ｖを印加する。このように動
作電圧が高いため、書き込みおよび消去時の消費電力が
大きく、低消費電力化を阻害していた。

【０００５】また、書き換え動作時の電圧が高いと、フ
ローティングゲートとチャネル領域の間の絶縁膜（ゲー
ト絶縁膜）に高電界がかかるため、絶縁破壊等の素子の
劣化し、信頼性が低下してしまうという問題があった。

【０００６】そこで、本発明の課題は、低電圧で動作可
能で信頼性が高いメモリ膜を有する半導体記憶装置を提
供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、第１の発明の半導体記憶装置は、半導体基板上に形
成された絶縁膜と、上記絶縁膜上に形成された第１の導
電体膜と、上記第１の導電体膜上に形成され、絶縁体と
導電体とからなる複合膜と、上記複合膜上に形成された
第２の導電体膜とを備え、上記絶縁膜、上記第１の導電
体膜および上記複合膜でメモリ膜が構成され、上記第
１，第２の導電体膜は上記複合膜の上記絶縁体に接触
し、上記絶縁膜はシリコン酸化膜またはシリコン窒化酸
化膜であり、かつ、上記絶縁膜の膜厚が２ｎｍ〜６ｎｍ
であることを特徴としている。

【０００８】上記構成の第１の発明の半導体記憶装置に
よれば、上記半導体基板と上記第２の導電体膜が夫々電
極となり、それらに挟まれた部分が電荷蓄積部となって
メモリ膜を構成する。このメモリ膜は、低電圧（例えば
±３Ｖ）で書き込み・消去が行なわれ、良好なしきい値
電圧差を有する持つ。したがって、従来技術のフラッシ
ュメモリに用いられているメモリ膜に比べて著しく低電
圧動作が可能である。また、低電圧動作が可能なことに
より、メモリ膜の劣化を抑制することができる。したが
って、低電圧で動作可能で信頼性の高いメモリ膜を有す
る半導体記憶装置を提供できる。

【０００９】より詳しくは、上記絶縁膜はシリコン酸化
膜またはシリコン窒化酸化膜であり、かつ、上記絶縁膜
の膜厚が２ｎｍ以上であるから、低電圧動作において良
好なしきい値電圧差および保持特性が得られ、良好な低
電圧動作特性および高い信頼性を有するメモリ膜を提供
できる。また、上記絶縁膜はシリコン酸化膜またはシリ
コン窒化酸化膜であり、かつ、上記絶縁膜の膜厚が２ｎ
ｍ以上であるから、低電圧において良好な書き込みと消
去スピードが得られ、書き込みおよび消去動作の高速化
が可能になる。

【００１０】また、上記絶縁膜はシリコン酸化膜または
シリコン窒化酸化膜であり、かつ、上記絶縁膜の膜厚が
６ｎｍ以下であるので、半導体基板と第２の導電体膜と
の間の膜厚が薄くなり、この絶縁膜を例えば電界効果ト
ランジスタのゲート絶縁膜として用いた場合には、電界
効果トランジスタの単チャネル効果が良くなり、さらな
る微細化が可能になる。

【００１１】また、第２の発明の半導体記憶装置は、半
導体基板上に形成された絶縁膜と、上記絶縁膜上に形成
された第１の導電体膜と、上記第１の導電体膜上に形成
され、絶縁体と導電体とからなる複合膜と、上記複合膜
上に形成された第２の導電体膜とを備え、上記絶縁膜、
上記第１の導電体膜および上記複合膜でメモリ膜が構成
され、上記第１，第２の導電体膜は上記複合膜の上記絶
縁体に接触し、上記複合膜の上記絶縁体は少なくとも１
層のシリコン窒化膜を含むことを特徴としている。

【００１２】上記構成の第２の発明の半導体記憶装置に
よれば、上記第１の発明の半導体記憶装置と同様に、上
記半導体基板と上記第２の導電体膜が夫々電極となり、
それらに挟まれた部分が電荷蓄積部となってメモリ膜を
構成する。このメモリ膜は、低電圧（例えば±３Ｖ）で
書き込み・消去が行なわれ、良好なしきい値電圧差を持
つ。したがって、従来技術のフラッシュメモリに用いら
れているメモリ膜に比べて著しく低電圧動作が可能であ
る。また、低電圧動作が可能なことにより、メモリ膜の
劣化を抑制することができる。したがって、低電圧で動
作可能で信頼性の高いメモリ膜を有する半導体記憶装置
を提供できる。

【００１３】より詳しくは、上記複合膜の絶縁体が少な
くとも１層のシリコン窒化膜を含むから、低電圧動作に
おいて良好なしきい値電圧差および保持特性が得られ、
良好な低電圧動作特性および高い信頼性を持つメモリ膜
を提供できる。

【００１４】また、上記シリコン窒化膜が例えばシリコ
ン導電体膜と接触する場合、シリコン窒化膜とシリコン
導電体膜との界面、および、シリコン窒化膜自体によっ
て、電子を捕獲することができる。その結果、書き込み
／消去しきい値電圧差、書き込み／消去速度および電荷
保持時間が増大される。したがって、書き込み／消去電
圧の低電圧化、書き込みおよび消去動作の高速化が可能
になり、良好な低電圧動作特性および高い信頼性を持つ
メモリ膜を有する半導体記憶装置を提供できる。

【００１５】また、第３の発明の半導体記憶装置は、半
導体基板上に形成された絶縁膜と、上記絶縁膜上に形成
された第１の導電体膜と、上記第１の導電体膜上に形成
され、絶縁体と導電体とからなる複合膜と、上記複合膜
上に形成された第２の導電体膜とを備え、上記絶縁膜、
上記第１の導電体膜および上記複合膜でメモリ膜が構成
され、上記第１，第２の導電体膜は上記複合膜の上記絶
縁体に接触し、上記第１の導電体膜はシリコンからな
り、かつ、上記第１の導電体膜の膜厚が２ｎｍ〜３．５
ｎｍであることを特徴としてる。

【００１６】上記構成の第３の発明の半導体記憶装置に
よれば、上記第１の発明の半導体記憶装置と同様に、上
記半導体基板と上記第２の導電体膜が夫々電極となり、
それらに挟まれた部分が電荷蓄積部となってメモリ膜を
構成する。このメモリ膜は、低電圧（例えば±３Ｖ）で
書き込み・消去が行なわれ、良好なしきい値電圧差を持
つ。したがって、従来技術のフラッシュメモリに用いら
れているメモリ膜に比べて著しく低電圧動作が可能であ
る。また、低電圧動作が可能なことにより、メモリ膜の
劣化を抑制することができる。したがって、低電圧で動
作可能で信頼性の高いメモリ膜を有する半導体記憶装置
を提供できる。

【００１７】より詳しくは、上記第１の導電体膜として
膜厚が２ｎｍ〜３．５ｎｍのシリコンを用いているた
め、低電圧動作においてさらに良好なしきい値電圧差お
よび保持特性を得ることができ、良好な低電圧動作特性
および高い信頼性を持つメモリ膜を有する半導体記憶装
置を提供できる。

【００１８】一実施形態の半導体記憶装置は、第１の発
明の半導体記憶装置において、上記複合膜の上記絶縁体
は少なくとも１層のシリコン窒化膜を含む。

【００１９】上記実施形態の半導体記憶装置は、上記第
１，第２の発明における作用・効果を併せ持つので、さ
らなる良好な特性を得ることができる。

【００２０】一実施形態の半導体記憶装置は、第１の発
明の半導体記憶装置、または、第２の発明の半導体記憶
装置、または、上記複合膜の上記絶縁体は少なくとも１
層のシリコン窒化膜を含む一実施形態の半導体記憶装置
において、上記第１の導電体膜はシリコンからなり、か
つ、上記第１の導電体膜の膜厚が２ｎｍ〜３．５ｎｍで
ある。

【００２１】上記実施形態の半導体記憶装置によれば、
上記第１，第３の発明における作用・効果、または、上
記第２，第３の発明における作用効果、または、第１〜
第３の発明における作用効果を併せ持つので、さらなる
良好な特性を得ることができる。

【００２２】一実施形態の半導体記憶装置は、上記複合
膜の上記導電体は２層〜４層の第３の導電体膜であり、
この第３の導電体膜は上記複合膜の上記絶縁体で互いに
分離されている。

【００２３】上記実施形態の半導体記憶装置によれば、
上記複合膜の上記導電体が２層〜４層の第３の導電体膜
であることにより、第３の導電体膜が１層の場合と比べ
て格段に大きなしきい値電圧差および保持特性が得られ
る。

【００２４】また、上記複合膜の上記導電体が２層〜４
層の第３の導電体膜であることにより、更なる微細化が
可能であり、微細化に適したメモリ膜を作製することが
できる。

【００２５】また、上記第３の導電体膜が５層以上ある
場合は、メモリ膜の膜厚が厚くなり、短チャネル効果が
増大し、更なる微細化が困難となる。

【００２６】一実施形態の半導体記憶装置は、上記複合
膜の上記導電体は微粒子である。

【００２７】上記実施形態の半導体記憶装置によれば、
上記微粒子によって電荷蓄積されるため、絶縁破壊等に
よる蓄積電荷のリークが、リーク箇所にある微粒子のみ
に抑えられる。したがって、絶縁破壊等の素子の劣化に
よる信頼性の低下をより抑制することができる。

【００２８】本明細書において、「微粒子」とは、ナノ
メートル（ｎｍ）オーダーの寸法を持つ粒子を意味す
る。

【００２９】一実施形態の半導体記憶装置は、上記微粒
子はシリコンからなり、かつ、上記微粒子の直径は６．
５ｎｍ〜８ｎｍである。

【００３０】一実施形態の半導体記憶装置は、上記微粒
子がシリコンからなり、かつ、その微粒子の直径が６．
５ｎｍ〜８ｎｍであるから、低電圧動作においてさらに
良好なしきい値電圧差および保持特性が得られ、さらに
良好な低電圧動作特性および極めて高い信頼性を持つメ
モリ膜を有する半導体記憶装置を提供できる。

【００３１】

【発明の実施の形態】以下、本発明を図示の実施の形態
により詳細に説明する。本発明が、以下の実施の形態に
限定されないことは言うまでもない。

【００３２】以下のメモリ膜に関する実施の形態では、
Ｎチャネル型素子をメモリとした場合について述べてい
るが、Ｐチャネル型素子をメモリとして用いてもよい。
この場合は、不純物の導電型を全て逆にすれば良い。

【００３３】（第１実施形態）本発明の第１実施形態
を、図１〜図３を用いて説明する。本実施形態は、電荷
の保持が可能なメモリ膜およびその製造方法に関する。
本実施形態のメモリ膜は、第１の電極となるシリコン基
板と、第２の電極となる導電体膜との間に、絶縁体およ
び導電体からなる電荷蓄積体が挟まれた構造を有してい
る。また、図１〜３においては、便宜上メモリ膜中の絶
縁体を膜状のものとして説明しているが、隣り合う絶縁
膜が同質である場合は、特にそれを区別しない。

【００３４】（１） 具体的には、本実施形態のメモリ
膜の構造は、次に述べる第１〜第３の構造の３種類に分
類される。

【００３５】 第１の構造を有するメモリ膜の断面を
図１に示す。半導体基板としてのシリコン基板１１１上
に、絶縁膜としてのシリコン酸化膜１１２が形成されて
おり、このシリコン酸化膜１１２上には、第１の導電体
膜としてのポリシリコン膜１１３が形成されている。そ
して、ポリシリコン膜１１３上には複合膜を形成してい
る。この複合膜は、上から順にシリコン酸化膜１１８／
ポリシリコン膜１１７／シリコン酸化膜１１６／ポリシ
リコン膜１１５／シリコン酸化膜１１４というように、
第３の導電体膜としてのポリシリコン膜と絶縁体として
のシリコン酸化膜とを交互に複数回積層して形成されて
いる。つまり、上記複合膜は、シリコン酸化膜１１４、
ポリシリコン膜１１５、シリコン酸化膜１１６、ポリシ
リコン膜１１７および酸化膜１１８からなり、ポリシリ
コン膜１１３，１１５，１１７は互いにシリコン酸化膜
１１４，１１６，１１８により分離されている。また、
上記複合膜の最上層のシリコン酸化膜１１８上には、第
２の導電体膜としてのポリシリコン膜１１９を形成して
いる。

【００３６】上記複合膜の絶縁体はシリコン酸化膜１１
４，１１６，１１８であったが、少なくとも１層のシリ
コン窒化膜を含むものであっても良い。

【００３７】なお、各ポリシリコン膜の表面には自然酸
化膜が形成されていても良いが、図１では省略してい
る。また、上記シリコン基板１１２は第１の電極とな
り、ポリシリコン膜１１９は第２の電極となる。

【００３８】 第２の構造を有するメモリ膜の断面を
図２に示す。半導体基板としてのシリコン基板２１１上
に、絶縁膜としてのシリコン酸化膜２１２が形成され、
さらにシリコン酸化膜２１２上には第１の導電体膜とし
てのポリシリコン膜２１３が形成されている。そして、
ポリシリコン膜２１３上には複合膜を形成している。こ
の複合膜は、上から順にシリコン酸化膜２１８／シリコ
ン微粒子２１７／シリコン酸化膜２１６／シリコン微粒
子２１５／シリコン酸化膜２１４というように、微粒子
としてのシリコン微粒子と絶縁体としてのシリコン酸化
膜とを交互に複数回積層して形成されている。つまり、
上記複合膜は、シリコン酸化膜２１４、シリコン微粒子
２１５、シリコン酸化膜２１６、シリコン微粒子２１７
およびシリコン酸化膜２１８からなっている。シリコン
酸化膜２１６，２１８は、シリコン微粒子２１５，２１
７を包むように形成される。つまり、シリコン酸化膜２
１４，２１６，２１８からなるシリコン絶縁体は、シリ
コン微粒子２１５，２１７を内部に含む形状となってい
る。また、上記複合層の最上層のシリコン酸化膜２１８
上には、第２の導電体膜としてのポリシリコン膜２１９
が形成されている。

【００３９】なお、各ポリシリコン膜およびシリコン微
粒子の表面には自然酸化膜が形成されていても良いが、
図２では省略している。また、上記シリコン基板２１１
は第１の電極となり、ポリシリコン膜２１９は第２の電
極となる。

【００４０】また、シリコン微粒子２１５，２１７の大
きさは、あまりに小さいと量子サイズ効果が大きくなっ
て、電荷の移動に大きな電圧が必要となり、あまりに大
きいと、素子が微細化したときに素子毎の微粒子数のば
らつきが大きくなり、素子特性がばらつく可能性があ
る。したがって、シリコン微粒子２１５，２１７の大き
さは、直径２ｎｍ〜８ｎｍであることが最も好ましい。

【００４１】また、シリコン酸化膜２１２は、あまりに
薄いとトンネル効果により電荷の保持時間が短くなり、
余りに厚いと短チャネル効果の増大により素子の微細化
が阻害されるので、膜厚２ｎｍ〜６ｎｍであることが最
も好ましい。

【００４２】また、この第２の構造によるとメモリ膜中
のシリコン微粒子によって電荷蓄積されるため、絶縁破
壊等による蓄積電荷のリークが、リーク箇所にある微粒
子のみに抑えられる。よって、絶縁破壊等の素子の劣化
による信頼性の低下が抑制され、さらに低電圧動作にお
いて良好な保持特性を得ることができ、良好な低電圧動
作特性および高い信頼性を得ることができる。

【００４３】 第３の構造を有するメモリ膜の断面を
図３に示す。シリコン基板３１１上に、絶縁膜としての
シリコン酸化膜３１２が形成されている。シリコン酸化
膜３１２上には複合膜を形成している。この複合膜は、
上から順にシリコン酸化膜３１８／シリコン微粒子３１
７／シリコン酸化膜３１６／シリコン微粒子３１５／シ
リコン酸化膜３１４／シリコン微粒子３１３というよう
に、微粒子としてのシリコン微粒子と、絶縁体としての
シリコン酸化膜とを交互に複数回積層して形成されてい
る。つまり、上記複合膜は、シリコン微粒子３１３、シ
リコン酸化膜３１４、シリコン微粒子３１５、シリコン
酸化膜３１６、シリコン微粒子３１７およびシリコン酸
化膜３１８からなっている。シリコン酸化膜３１４，３
１６，シリコン酸化膜３１８は、シリコン微粒子３１
３，シリコン微粒子３１５，シリコン微粒子３１７を覆
うように形成されている。つまり、シリコン酸化膜３１
２，３１４，３１６，３１８からなるシリコン絶縁体
は、シリコン微粒子３１３，３１５，３１７を内部に含
む形状となっている。また、上記複合層の最上層のシリ
コン酸化膜３１８上には、第２の導電体膜としてのポリ
シリコン膜３１９が形成されている。

【００４４】なお、各ポリシリコン膜およびシリコン微
粒子の表面には自然酸化膜が形成されていても良いが、
図３では省略している。また、上記シリコン基板３１１
は第１の電極となり、ポリシリコン膜３１９は第２の電
極となる。

【００４５】また、シリコン微粒子３１３，３１５，３
１７の大きさは、第２の構造で記載したものと同じであ
るのが好ましい。

【００４６】また、この第３の構造によるとメモリ膜中
のシリコン微粒子によって電荷蓄積されるため、絶縁破
壊等による蓄積電荷のリークが、リーク箇所にある微粒
子のみに抑えられる。よって、絶縁破壊等の素子の劣化
による信頼性の低下が抑制され、さらに低電圧動作にお
いて良好な保持特性を得ることができ、良好な低電圧動
作特性および高い信頼性を得ることができる。

【００４７】（２） 本実施形態のメモリ膜の作成手順
を簡単に説明する。

【００４８】ここでは、一例として第２の構造を有する
メモリ膜を作成する場合を説明するが、第１および第３
の構造を有するメモリ膜を作成する手順も同様であり、
異なるのは各成膜条件のみである。

【００４９】まず、シリコン基板２１１上に、９００℃
のＮ_２Ｏ雰囲気中で、２．５ｎｍのシリコン酸化膜２１
２を形成する。なお、このシリコン酸化膜２１２の形成
にはＣＶＤ（化学気相成長）法を用いることもできる。
また、シリコン酸化膜以外にも、シリコン窒化膜、シリ
コン酸化膜とシリコン窒化膜の積層膜、金属酸化膜など
の絶縁膜を用いても良い。また、シリコン窒化酸化膜を
用いてもよい。つまり、窒素と酸素とを含むシリコン膜
を用いてもよい。なお、電界効果トランジスタのゲート
酸化膜として絶縁膜を形成する場合は、界面準位の少な
い熱酸化法によって絶縁膜を形成するのが好ましい。

【００５０】次に、６２０℃のＳｉＨ_４雰囲気中で減圧
化学的気相成長（ＬＰＣＶＤ）法によりポリシリコンを
成長させたところ、ポリシリコンは膜状に成長し、厚さ
５．０ｎｍのポリシリコン膜２１３が得られる。この工
程を第１のポリシリコンＬＰＣＶＤ工程とする。

【００５１】次に、９００℃のＮ_２Ｏ雰囲気中で、ポリ
シリコン膜２１３を２．５ｎｍ酸化しシリコン酸化膜２
１４を形成する。

【００５２】次に、６２０℃のＳｉＨ_４雰囲気中でＬＰ
ＣＶＤ法によりシリコンを成長させたところ、シリコン
は膜状には成長せず、ドット状に形成された。シリコン
単結晶基板を熱酸化して形成した酸化膜上ではポリシリ
コン膜が膜状に成長するが、同じシリコン成長条件を用
いても、ポリシリコン膜を熱酸化して形成した酸化膜上
ではシリコンがドット状に形成される。かくして、第１
のシリコン微粒子２１５を形成する。この工程を第２の
ポリシリコンＬＰＣＶＤ工程とする。なお、第１のシリ
コン微粒子の形成位置は実質的にランダムであった。

【００５３】次に、９００℃のＮ_２Ｏ雰囲気中で酸化
し、２．５ｎｍのシリコン酸化膜２１６を形成する。そ
の際、第１のシリコン微粒子２１５の表面は酸化された
が、内部には結晶のシリコンが残っていた。第１のシリ
コン微粒子２１５の直径は、約５．０ｎｍであった。

【００５４】次に、６２０℃のＳｉＨ_４雰囲気中でＬＰ
ＣＶＤ法によりシリコンを成長させたところ、シリコン
はドット状に形成され、第２のシリコン微粒子２１７が
形成された。この工程を第３のポリシリコンＬＰＣＶＤ
工程とする。この第２のシリコン微粒子２１７は、第１
のシリコン微粒子２１５に隣接して形成されるものが多
かった。すなわち、第２のシリコン微粒子２１７は、第
１のシリコン微粒子２１５の斜め上方にランダムに形成
されることが多かった。

【００５５】次に、９００℃のＮ_２Ｏ雰囲気中で酸化
し、シリコン酸化膜２１８を形成する。このとき、第２
のシリコン微粒子２１７の表面は酸化されるが、内部に
は結晶のシリコンが残る。第２のシリコン微粒子２１７
の直径は、約５．０ｎｍであった。

【００５６】また、本実施形態の第２の構造のメモリ膜
形成工程におけるポリシリコンＬＰＣＶＤ工程のプロセ
ス条件を次のように変更することにより、第１の構造の
メモリ膜を得ることができる。すなわち、上記第２のポ
リシリコンＬＰＣＶＤ工程ではシリコンがドット状に形
成されたが、当ＬＰＣＶＤ工程中の雰囲気のＳｉＨ_４の
分圧を上げることにより、または、当ＬＰＣＶＤ処理温
度を上げることにより、膜状のポリシリコン１１５を形
成できる。さらに、上記第３のポリシリコンＬＰＣＶＤ
工程において、当ＬＰＣＶＤ工程中の雰囲気のＳｉＨ_４
の分圧を上げることにより、または、当ＬＰＣＶＤ処理
温度を上げることにより、膜状のポリシリコン１１７を
形成できる。以降の工程を、第２の構造のメモリ膜形成
工程と全く同様の工程とすることにより、第１の構造の
メモリ膜を得ることができる。

【００５７】また、本実施形態の第２の構造のメモリ膜
形成工程におけるポリシリコンＬＰＣＶＤ工程のプロセ
ス条件を次のように変更することにより、第３の構造の
メモリ膜を得ることができる。すなわち、上記第１のポ
リシリコンＬＰＣＶＤ工程では膜状のポリシリコン２１
３が形成されたが、当ＬＰＣＶＤ工程中の雰囲気のＳｉ
Ｈ_４の分圧を下げることにより、または、当ＬＰＣＶＤ
処理温度を下げることにより、ドット状のシリコン微粒
子３１３を形成できる。さらに、上記第２，３のポリシ
リコンＬＰＣＶＤ工程のプロセス条件は、第２の構造の
メモリ膜形成工程と全く同様の条件とする。この条件に
より、ドット状のシリコン微粒子３１５，３１７を形成
できる。以降の工程を、第２の構造のメモリ膜形成工程
と全く同様の工程にすることにより、第１の構造のメモ
リ膜を得ることができる。

【００５８】最後に、ＬＰＣＶＤ法により第２の電極と
なるポリシリコン膜２１９を形成すると、第２の構造の
メモリ膜が完成する。このときい、第１のシリコン微粒
子２１５と第２のシリコン微粒子２１７とを合わせたシ
リコン微粒子の数密度は、３×１０^１１ｃｍ^−２程度で
あった。

【００５９】上記の製造手順によれば、メモリ膜部分の
形成にあたって、４回の熱酸化工程と３回のＬＰＣＶＤ
工程を繰り返しただけであり、ドットの形成位置の制御
は全くしていない。しかしながら、ポリシリコン膜２１
３と第１のシリコン微粒子２１５とを隔てる酸化膜厚は
ほぼ一定である。同様に、第１のシリコン微粒子２１５
と第２のシリコン微粒子２１７とを隔てる酸化膜厚（第
１のシリコン微粒子と第２のシリコン微粒子との最近接
距離）は場所によらずほぼ一定であり、第２のシリコン
微粒子２１７と電極ポリシリコン膜２１９とを隔てる酸
化膜厚もほぼ一定である。したがって、簡単な工程で電
気特性が安定したメモリ膜を形成することが可能であ
る。このように酸化膜厚を一定にするためには、上記製
造手順に示したように、酸化膜厚を制御しやすい熱酸化
を用いるのが最も適している。なお、ポリシリコン膜２
１３の酸化、第１のシリコン微粒子２１５の酸化、第２
のシリコン微粒子２１７の酸化を、それぞれＣＶＤ法に
よる酸化膜の堆積で置き換えることもできる。

【００６０】上記製造手順においては、１回目のポリシ
リコン堆積工程の後、酸化工程とからなる一連の工程を
３回繰り返している。この上記一連の工程を１回行った
後に電極ポリシリコン２１９を形成したメモリ膜では、
電荷蓄積特性はほとんど観察されなかった。このメモリ
膜の構造は、１層のポリシリコン膜が絶縁膜で挟まれて
いるというものであった。一方、上記一連の工程を２回
行なった後、電極ポリシリコン２１９を形成したメモリ
膜では比較的小さな電荷蓄積特性が観察された。上記一
連の工程を３回行なったメモリ膜では、２回行ったメモ
リ膜より更に５倍程度大きい電荷蓄積特性が観察され
た。さらに上記一連の工程を４回行なったメモリ膜で
は、２回行ったメモリ膜とほぼ同等のヒステリシスが現
れた。

【００６１】以上のことから、上記一連の工程は少なく
とも２回行う必要があり、３回以上行うことがより好ま
しいことが分かった。なお、５回以上行うとメモリ膜の
実効的な膜厚がさらに厚くなる。このメモリ膜を電界効
果トランジスタのゲート絶縁膜中に導入した場合、メモ
リ膜の実効的な膜厚が厚いため、短チャネル効果の抑制
が難しくなり、メモリ素子の微細化が難しくなる。した
がって、上記一連の工程は３回〜４回とするのが最も好
ましい。

【００６２】本実施形態のメモリ膜の製造方法によれ
ば、酸化工程と、ＬＰＣＶＤ工程を含む簡単な工程によ
り、電荷蓄積特性の大きなメモリ膜を再現性よく製造す
ることが可能である。

【００６３】また、本実施形態のメモリ膜によれば、低
電圧での書き込みおよび消去が可能であり、このメモリ
膜を電界効果トランジスタのゲート絶縁膜として用いた
場合、従来技術のフラッシュメモリにもちいられている
メモリ膜に比べて著しく低電圧動作が可能なメモリ素子
とすることができる。また、低電圧動作が可能なため、
従来技術のフラッシュメモリで問題となっていた、高エ
ネルギーの電荷によるメモリ膜の劣化を抑制し、メモリ
素子の信頼性を向上することができる。

【００６４】（第２実施形態）本発明の第２実施形態
を、図４を用いて説明する。本実施形態の半導体記憶装
置としてのメモリ素子は、第１実施形態のメモリ膜を、
電界効果トランジスタの電荷蓄積層として組み込んで形
成したものである。なお、メモリ膜を構成する要素に
は、図２中の符号と同一の符号を付して個々の説明を省
略する。

【００６５】また、図４においては、図２と同様に、便
宜上メモリ膜中の絶縁体を膜状のものとして説明してい
るが、隣り合う絶縁膜が同質である場合は、特にそれを
区別しない。

【００６６】図４は、本実施形態のメモリ素子の断面図
である。このメモリ素子では、シリコン基板２１１上
に、第１実施形態で示した第２の構造を有するメモリ膜
を介して電極ポリシリコン２１９（ゲート電極）が形成
されている。シリコン基板２１１表面のゲート電極２１
９の両側に相当する領域には、ソース領域２２１とドレ
イン領域２２２が形成されている。

【００６７】なお、本実施形態では、シリコン基板２１
１はＰ型の導電型を持ち、ゲート電極、ソース領域およ
びドレイン領域はＮ型の導電型を持っており、Ｎチャネ
ル型の電界効果トランジスタとなっている。しかし、こ
れに限らず、Ｐチャネル型の電界効果トランジスタ（Ｎ
型のシリコン基板と、Ｐ型のソース領域およびドレイン
領域を持つ）であっても良いし、ゲート電極はポリシリ
コンに限らず、金属等の導電性のある材料であれば良
い。

【００６８】また、本実施形態では、第１実施形態の第
２の構造のメモリ膜を用いているが、第１および第３の
構造のメモリ膜を用いても良い。

【００６９】本実施形態のメモリ素子は、上記第１実施
形態のメモリ膜を用いているので、大きな電荷蓄積特性
を持つ。

【００７０】更に、本実施形態のメモリ素子は、上記第
１実施形態のメモリ膜を用いているので、低電圧での書
き込みおよび消去および非破壊読み出しが可能である。
具体的には、例えば、±３Ｖでの書き込み・消去および
１Ｖでの非破壊読み出しが可能である。したがって、低
電圧動作が可能で、低消費電力化が可能となり、素子の
信頼性が向上する。

【００７１】本実施形態のメモリ素子を製造する手順
は、電界効果トランジスタを作成する公知の手順とほぼ
同じである。公知の手順と異なるのは、メモリ膜の形成
においてのみであり、メモリ膜を形成する手順は第１実
施形態に記載した通りである。すなわち、メモリ膜の形
成において必要なのは、酸化工程とＬＰＣＶＤ工程のみ
である。したがって、簡単な工程で電気特性が安定した
メモリ素子を形成することが可能である。

【００７２】また、上記第１〜第３の構造を有するメモ
リ膜は、いずれも電荷蓄積特性を示した。以下、上記第
２の構造を有するメモリ膜の電荷蓄積特性の一例を、図
５を用いて説明する。ここでは、上記第１実施形態の第
２の構造のメモリ膜を有する電界効果トランジスタを用
いており、メモリ膜内の各膜厚は次の通りである。シリ
コン酸化膜２１２、シリコン酸化膜２１４、シリコン酸
化膜２１６およびシリコン酸化膜２１８は２．５ｎｍ。
ポリシリコン膜２１３は５．０ｎｍ。シリコン微粒子２
１５およびシリコン微粒子２１７の大きさは５．０ｎｍ
である。

【００７３】図５のグラフは、書き込みおよび消去パル
ス印加後のドレイン電流（Ｉｄ）のゲート電圧（Ｖｇ）
依存性を示している。当メモリ膜においては、書き込み
は−３Vのパルスを一定時間ゲート電極に印加すること
により実現されており、消去は３Vのパルスを書き込み
パルスと同じ一定時間ゲート電極に印加することにより
実現されている。上記電界効果トランジスタのゲート幅
１μｍあたりドレイン電流が１Ｅ−７Ａ流れたときのゲ
ート電圧をしきい値電圧とすると、書き込みと消去でし
きい値電圧差があることがわかる。また、読み出しはゲ
ート電極に１V印加することにより実施される。図５に
は、ゲート電極に１Vのパルスを書き込みパルスと同じ
一定時間印加したときと、−１Vパルスを書き込みパル
スと同じ一定時間印加したときのＩｄ−Ｖｇ特性も示し
ている。１Ｖ印加後のＩｄ−Ｖｇ曲線と、−１Ｖ印加後
のＩｄ−Ｖｇ曲線とは一致しており、しきい値電圧は変
化していないことが分かる。以上より、±３Ｖでの書き
込み・消去および１Ｖでの非破壊読み出しが可能である
ことがわかる。

【００７４】（第３実施形態）本発明の第３実施形態を
図６および下表１〜表５を用いて説明する。本実施形態
は、上記第１実施形態のメモリ膜の更なる特性向上を目
指し、研究した結果得られたものであり、本実施形態に
よると、上記第１実施形態のメモリ膜の特性を更に向上
させることができる。本実施形態においては、主に上記
第１実施形態の第２の構造のメモリ膜を用いた図４の電
界効果型トランジスタの測定結果を中心に説明している
ものであり、特に述べていなければ、メモリ膜内の各膜
厚は次の通りである。シリコン酸化膜２１２およびシリ
コン酸化膜２１４は２．５ｎｍであり、ポリシリコン膜
２１３は５．０ｎｍであり、シリコン酸化膜２１６，２
１８は２．５ｎｍである。また、シリコン微粒子２１
５，２１７の直径は５．０ｎｍである。以後、上記構造
寸法を標準条件とする。

【００７５】

【表１】

【００７６】

【表２】

【００７７】

【表３】

【００７８】

【表４】

【００７９】

【表５】

【００８０】表１〜表５中の項目の意味は次の通りであ
る。

【００８１】しきい値電圧差｜△Vth｜とは、書き込み
電圧を印加した際のしきい値電圧と、消去電圧を印加し
た際のしきい値電圧の差の絶対値であり、上記標準条件
の試料の値を“１”とした相対値で表している。また、
保持特性とは、書き込み・消去パルス印加直後のしきい
値電圧差に対する、一定時間経過後のしきい値電圧差の
割合を示しており、例えば、パルス印加直後のしきい値
電圧差と一定時間経過後のしきい値電圧差が全く変化し
なかった場合は“１”、しきい値電圧差が減少し９０％
になっていた場合は“０．９”と表している。また、書
き込み・消去時間とは、しきい値電圧差が所望の一定の
値になるまでの時間を示しており、上記標準条件の試料
の値を“１”とした相対値で表している。

【００８２】上記メモリ膜の記憶情報を読み出す際に
は、書き込み電圧３Ｖを印加した際のしきい値電圧と、
消去電圧−３Ｖを印加した際のしきい値電圧との差を利
用する。したがって、上記しきい値電圧差｜△Vth｜の
値が大きければ、書き込み・消去電圧を３Ｖ程度にする
ことが可能であり、低電圧化が可能となる。また、上記
しきい値電圧差｜△Vth｜の値が大きければ、読み出し
時の電圧増幅等の周辺回路、および、書き込み・消去時
の電圧昇圧等の周辺回路を小さくできる。これにより、
高集積化の可能なメモリ集積回路を形成できる。

【００８３】また、上記保持特性の値が大きければ、長
時間の記憶情報の保持ができるため、再書き込み等のリ
フレッシュ動作が少なくなる。よって、低消費電力化が
達成できる。さらに、保持特性が良く、リフレッシュ動
作が必要ない場合は、電界効果型トランジスタを不揮発
性メモリに用いることができる。

【００８４】さらに、上記書き込み・消去時間の値が小
さければ、メモリ膜に対して情報を高速に書込むことが
可能になると共に、メモリ膜の記憶情報を高速に消去す
ることが可能になる。また、高速のデータ保存速度が必
要な、例えばデジタルカメラなどに用いられているメモ
リが、デジタルカメラに見合った書き込み・消去速度を
持っていない場合は、キャッシュメモリ等のデータの一
時保存場所が必要である。しかし、上記書き込み・消去
時間の値が小さければ、書き込みおよび消去に要する時
間が短いため、一定の高速データ保存速度が必要な場合
は、一時保存するデータの量が少なくなって、キャッシ
ュメモリなどを小さくすることができる。したがって、
上記書き込み・消去時間の値が小さければ、高集積のメ
モリ集積回路が小さなチップ面積で形成できる。また、
上記書き込み・消去時間の値が小さければ、高速データ
処理に利用することができ、応用範囲が広いメモリ集積
回路を形成することができる。

【００８５】 図６のグラフは、しきい値電圧の書き
込みおよび消去パルス印加時間依存性を示している。な
お、図６のグラフにおいて、書き込みパルス電圧は３Ｖ
であり、消去パルス電圧は−３Ｖである。また、ここで
は上記第１実施形態の第２の構造のメモリ膜を用いてい
る。また、比較のために３種類のメモリ膜について測定
した。その３種類のメモリ膜とは、積層膜が“０層”、
“１層”および“２層”のメモリ膜のことである。上記
積層膜を図２を用いて説明すると、図２の積層膜は、シ
リコン微粒子２１５、絶縁膜２１６、シリコン微粒子２
１７および絶縁膜２１８からなっている。そして、上記
積層膜の１層目がシリコン微粒子２１５と絶縁膜２１６
とで構成され、積層膜の２層目がシリコン微粒子２１７
と絶縁膜２１８とで構成されている。すなわち、上記メ
モリ膜において、積層膜が全くないものが図６の“０
層”に相当し、２層目（シリコン微粒子２１７、絶縁膜
２１８）がないものが図６の“１層”に相当する。そし
て、上記メモリ膜において、２層目まであるものが図６
の“２層”に相当する。つまり、上記メモリ膜が、シリ
コン微粒子２１５、絶縁膜２１６、シリコン微粒子２１
７および絶縁膜２１８を有する場合が、図６の“２層”
に相当する。

【００８６】図６のグラフより、書き込みパルスと消去
パルスを印加した後のしきい値電圧差は上記積層膜が２
層のものが、１層以下のものと比較して、格段に大きい
ことが分る。

【００８７】表１は、図６のグラフと同様に、上記第１
実施形態の第２の構造のメモリ膜の積層膜の層数を０
層、１層および２層と振った時のしきい値電圧差および
保持特性を表にしたものである。なお、表１中の積層膜
とは、シリコン微粒子と絶縁膜とからなる膜のことであ
る。表１の“０層”とは、メモリ膜においてシリコン微
粒子２１５、絶縁膜２１６、シリコン微粒子２１７およ
び絶縁膜２１８が全くない場合に相当する。また、表１
の“１層”とは、メモリ膜においてシリコン微粒子２１
７および絶縁膜２１８がない場合に相当する。そして、
表１の“２層”とは、メモリ膜が図２に示す構成の場合
に相当する。

【００８８】表１より、積層膜の層数を２層にしたもの
が、積層膜を１層以下にしたものと比較して、しきい値
電圧差および保持特性ともに良好な特性が得られること
が分かる。また、表１では省略しているが、積層膜の層
数が３層および４層のものも測定した。その結果、上記
積層膜の層数が３層および４層の場合、しきい値電圧差
および保持特性ともに２層のものとほぼ変わらなかっ
た。なお、上記積層膜の層数が３層とは、積層膜がシリ
コン微粒子と絶縁膜とを３組有する場合に相当する。ま
た、上記積層膜の層数が４層とは、積層膜がシリコン微
粒子と絶縁膜とを４組有する場合に相当する。

【００８９】したがって、上記第１実施形態の第２の構
造のメモリ膜において、シリコン微粒子とシリコン酸化
膜との積層膜の層数を２層〜４層とすることにより、良
好なしきい値電圧差および保持特性のメモリ膜が得られ
る。

【００９０】表１と同様の測定結果が上記第１実施形態
の第１の構造のメモリ膜においても得られた。つまり、
図１ではポリシリコン膜１１５、絶縁膜１１６、ポリシ
リコン膜１１７および絶縁膜１１８から積層膜が構成さ
れていて、その積層膜の１層目がポリシリコン膜１１
５，絶縁膜１１６からなるとし、積層膜の２層目がポリ
シリコン膜１１７，絶縁膜１１８からなるとすると、積
層膜の層数を２層〜４層とすることにより、良好なしき
い値電圧差および保持特性のメモリ膜が得られることが
分かった。

【００９１】また、表１と同様の測定結果が上記第１実
施形態の第３の構造のメモリ膜においても得られた。つ
まり、図３ではシリコン微粒子３１５、絶縁膜３１６、
シリコン微粒子３１７および絶縁膜３１８から積層膜が
構成されていて、その積層膜の１層目がシリコン微粒子
３１５，絶縁膜３１６からなるとし、積層膜の２層目が
シリコン微粒子３１７，絶縁膜３１８からなるとする
と、積層膜の層数を２層〜４層とすることにより、良好
なしきい値電圧差および保持特性のメモリ膜が得られる
ことが分かった。

【００９２】また、積層膜の層数を５層以上とすると、
絶縁膜を含めた、電極と基板間の膜厚が厚くなり、トラ
ンジスタの単チャネル効果が悪くなり、さらなる微細化
が困難になる。また、書き込み・消去電圧が高くなる。
しかし、積層膜の層数は、５層以下であるため、絶縁膜
を含めた、電極と基板間の膜厚が薄くなり、トランジス
タの単チャネル効果が良くなり、さらなる微細化が可能
になる。さらに、低電圧で書き込み・消去が可能とな
る。

【００９３】 表２は、上記第１実施形態の第２の構
造のメモリ膜のシリコン酸化膜２１２の膜厚を１．５ｎ
ｍ、２．０ｎｍ、２．５ｎｍ、３．０ｎｍ、４ｎｍ、
４．５ｎｍ、６ｎｍと振った時のしきい値電圧差および
保持特性を表にしたものである。

【００９４】表２より、シリコン酸化膜２１２の膜厚を
３ｎｍ〜６ｎｍにしたものが、膜厚２．５ｎｍ以下のも
のと比較してしきい値電圧差および保持特性ともに段違
いに良好な特性が得られることが分かる。

【００９５】表２と同様の測定結果が上記第１実施形態
の第１の構造のメモリ膜においても得られる。つまり、
上記第１実施形態の第１の構造のメモリ膜において、シ
リコン酸化膜１１２の膜厚を３ｎｍ〜６ｎｍにすること
により、しきい値電圧差および保持特性ともに良好な特
性が得られる。

【００９６】また、表２と同様の測定結果が上記第１実
施形態の第３の構造のメモリ膜においても得られる。つ
まり、上記第１実施形態の第３の構造のメモリ膜におい
て、シリコン酸化膜３１２の膜厚を３ｎｍ〜６ｎｍにす
ることにより、しきい値電圧差および保持特性ともに良
好な特性が得られる。

【００９７】 表３は、上記第１実施形態の第２の構
造のメモリ膜のシリコン酸化膜２１２の膜厚を１．５ｎ
ｍ、２ｎｍ、２．５ｎｍ、３．０ｎｍ、４．０ｎｍ、
４．５ｎｍ、６．０ｎｍと振った時の書き込み・消去時
間を表にしたものである。

【００９８】表３より、シリコン酸化膜２１２の膜厚を
２ｎｍ〜４ｎｍにしたものが、２ｎｍ〜４ｎｍ以外の場
合と比較して書き込み・消去時間が段違いに短くなって
いる。したがって、上記第１実施形態の第２の構造のメ
モリ膜のシリコン酸化膜２１２の膜厚を２ｎｍ〜４ｎｍ
にすることにより、良好な書き込み・消去スピードが得
られ、メモリセルの書き込み・消去動作の高速化が可能
になることがわかる。

【００９９】表３と同様の測定結果が上記第１実施形態
の第１の構造のメモリ膜においても得られた。つまり、
上記第１実施形態の第１の構造のメモリ膜において、シ
リコン酸化膜１１２の膜厚を２ｎｍ〜４ｎｍにすること
により、２ｎｍ〜４ｎｍ以外の場合と比較して、書き込
み・消去時間が段違いに短くなるので、良好な書き込み
・消去スピードが得られ、メモリセルの書き込み・消去
動作の高速化が可能になる。

【０１００】また、表３と同様の測定結果が上記第１実
施形態の第３の構造のメモリ膜においても得られた。つ
まり、上記第１実施形態の第３の構造のメモリ膜におい
て、シリコン酸化膜３１２の膜厚を２ｎｍ〜４ｎｍにす
ることにより、２ｎｍ〜４ｎｍ以外の場合と比較して、
書き込み・消去時間が段違いに短くなるので、良好な書
き込みと消去スピードが得られ、メモリセルの書き込み
および消去動作の高速化が可能になる。

【０１０１】 上記およびの結果から、シリコン
酸化膜２１２，１１２，３１２の膜厚は３ｎｍ〜６ｎｍ
でしきい値電圧差および保持特性ともに良好な特性が得
られ、また、シリコン酸化膜２１２，１１２，３１２の
膜厚を２ｎｍ〜４ｎｍにしたものが良好な書き込みと消
去スピードが得られる。したがって、上記シリコン酸化
膜２１２，１１２，３１２の膜厚が２ｎｍ〜６ｎｍにす
ることにより、しきい値電圧差および保持特性と、書き
込み・消去スピードとの少なくとも一方が向上すること
が分かる。さらに、上記シリコン酸化膜２１２，１１
２，３１２の膜厚が３ｎｍ〜４ｎｍであれば、しきい値
電圧差、保持特性および書き込み・消去スピードの全て
が向上する。

【０１０２】 表４は、上記第１実施形態の第２の構
造のメモリ膜において、メモリ膜内のシリコン酸化膜２
１４，２１６，２１８をシリコン窒化膜に置き換えたも
のと、シリコン窒化膜に置き換えていないものとを比較
したものである。表４中の全てシリコン窒化膜とは、シ
リコン酸化膜２１４，２１６，２１８の全てをシリコン
窒化膜とした場合である。また、表４中の全て酸化膜と
は、シリコン酸化膜２１４，２１６，２１８の全てをシ
リコン窒化膜に置き換えない場合である。つまり、表４
中の全て酸化膜とは、図２に示す構造の場合である。

【０１０３】表４より、上記シリコン酸化膜２１４、シ
リコン酸化膜２１６およびシリコン酸化膜２１８の全て
をシリコン窒化膜に置き換えたメモリ膜が、シリコン窒
化膜の置き換えを行わない場合よりも、しきい値電圧差
および保持特性が向上する。

【０１０４】表４と同様の測定結果が上記第１実施形態
の第１の構造のメモリ膜においても得られた。つまり、
上記第１実施形態の第１の構造のメモリ膜において、シ
リコン酸化膜１１４、シリコン酸化膜１１６およびシリ
コン酸化膜１１８の全てをシリコン窒化膜に置き換える
ことにより、しきい値電圧差および保持特性がより向上
する。

【０１０５】また、表４と同様の測定結果が上記第１実
施形態の第３の構造のメモリ膜においても得られた。つ
まり、上記第１実施形態の第３の構造のメモリ膜におい
て、シリコン酸化膜３１４、シリコン酸化膜３１６およ
びシリコン酸化膜３１８の全てをシリコン窒化膜に置き
換えることにより、しきい値電圧差および保持特性がよ
り向上する。

【０１０６】また、上記第１実施形態の第２の構造のメ
モリ膜において、シリコン酸化膜２１４のみをシリコン
窒化膜としたものが書き込み・消去時間が他と比較して
非常に短くなった。したがって、非常に良好な書き込み
・消去スピードが得られ、メモリセルの書き込み・消去
動作の大幅な高速化が可能になることがわかる。

【０１０７】上記第１実施形態の第２の構造のメモリ膜
において、シリコン酸化膜２１４のみをシリコン窒化膜
とした場合と同様の測定結果が、上記第１実施形態の第
１の構造のメモリ膜においても得られた。つまり、上記
第１実施形態の第１の構造のメモリ膜において、シリコ
ン酸化膜１１４をシリコン窒化膜に置き換えることによ
り、書き込み・消去時間が他と比較して非常に短くなる
ので、非常に良好な書き込みと消去スピードが得られ、
メモリセルの書き込みおよび消去動作の大幅な高速化が
可能になる。

【０１０８】また、上記第１実施形態の第２の構造のメ
モリ膜において、シリコン酸化膜２１４のみをシリコン
窒化膜とした場合と同様の測定結果が、上記第１実施形
態の第１の構造のメモリ膜においても得られた。つま
り、上記第１実施形態の第３の構造のメモリ膜におい
て、シリコン酸化膜３１４をシリコン窒化膜に置き換え
ることにより、書き込み・消去時間が他と比較して非常
に短くなるので、非常に良好な書き込みと消去スピード
が得られ、メモリセルの書き込みおよび消去動作の大幅
な高速化が可能になる。

【０１０９】 表５は、上記第１実施形態の第２の構
造のメモリ膜のシリコン酸化膜２１４、シリコン酸化膜
２１６およびシリコン酸化膜２１８の全てをシリコン窒
化膜とした場合において、シリコン酸化膜２１４，２１
６，２１８の代わりをするシリコン窒化膜の膜厚を、３
ｎｍ、４ｎｍ、５ｎｍ、６ｎｍと振った時の特性を比較
したものである。

【０１１０】表５より、上記シリコン窒化膜の膜厚を４
ｎｍ〜６ｎｍとしたものが、４ｎｍ〜６ｎｍ以外の場合
と比較して、格段に良好なしきい値電圧差が得られ、書
き込み・消去時間が最も短いことが分かった。

【０１１１】表５と同様の測定結果が上記第１実施形態
の第１，第３の構造のメモリ膜においても得られた。つ
まり、上記第１実施形態の第１の構造のメモリ膜におい
て、シリコン酸化膜１１４、シリコン酸化膜１１６およ
びシリコン酸化膜１１８の全てをシリコン窒化膜とした
場合、そのシリコン窒化膜の全ての膜厚を４ｎｍ〜６ｎ
ｍとすることにより、膜厚が４ｎｍ〜６ｎｍ以外のもの
と比較して、格段に良好なしきい値電圧差を得ることが
でき、書き込み・消去時間が最も短くすることができ
る。

【０１１２】また、表５と同様の測定結果が上記第１実
施形態の第３の構造のメモリ膜においても得られた。つ
まり、上記第１実施形態の第３の構造のメモリ膜におい
て、シリコン酸化膜３１４、シリコン酸化膜３１６およ
びシリコン酸化膜３１８の全てをシリコン窒化膜とした
場合も、そのシリコン窒化膜の全ての膜厚を４ｎｍ〜６
ｎｍとすることにより、膜厚が４ｎｍ〜６ｎｍ以外のも
のと比較して、格段に良好なしきい値電圧差を得ること
ができ、書き込み・消去時間が最も短くるすことができ
る。

【０１１３】 下表６は、上記第１実施形態の第２の
構造のメモリ膜のポリシリコン膜２１３の膜厚を２．０
ｎｍ、３．５ｎｍ、５．０ｎｍ、６．５ｎｍ、８．０ｎ
ｍと振った時の特性を比較したものである。

【０１１４】

【表６】

【０１１５】表６より、ポリシリコン膜２１３の膜厚を
２．０ｎｍ〜３．５ｎｍとすることにより、２．０ｎｍ
〜３．５ｎｍ以外の場合と比較して、格段にしきい値電
圧差および保持特性ともに良好な特性が得られる。

【０１１６】 下表７は上記第１実施形態の第２の構
造のメモリ膜のシリコン微粒子２１５，２１７の直径を
２ｎｍ、３．５ｎｍ、５ｎｍ、６．５ｎｍ、８ｎｍと振
った時の特性を比較したものである。

【０１１７】

【表７】

【０１１８】表７より、シリコン微粒子２１５，２１７
の直径を６．５ｎｍ〜８．０ｎｍとすることにより、
６．５ｎｍ〜８．０ｎｍ以外の場合と比較して、格段に
しきい値電圧差および保持特性ともに良好な特性が得ら
れる。

【０１１９】 下表８には、上記第１実施形態の第２
の構造のメモリ膜において、上記〜における特徴を
２つ以上兼ね備えるメモリ膜の例として、シリコン酸化
膜２１２の膜厚を４．０ｎｍにし、ポリシリコン膜２１
３の膜厚を３．５ｎｍにしたものと、ポリシリコン膜２
１３の膜厚３．５ｎｍにし、シリコン酸化膜２１４，シ
リコン酸化膜２１６およびシリコン酸化膜２１８の全て
を膜厚が５．０ｎｍのシリコン窒化膜としたものとの特
性を測定した結果を示している。また、表８には、比較
のために、上記〜における特徴を１つ備えるメモリ
膜の例として、シリコン酸化膜２１２の膜厚が４ｎｍの
ものと、ポリシリコン膜２１３の膜厚３．５ｎｍのもの
との特性を測定した結果も示している。

【０１２０】

【表８】

【０１２１】表８より、上記〜における特徴を１つ
備えたメモリ膜と比較して、上記〜における特徴を
２つ以上兼ね備えたメモリ膜は、さらに良好なしきい値
電圧差および保持特性が得られることが分かる。

【０１２２】（第４実施形態）上記実施形態２のメモリ
素子を集積化して集積回路とすれば、この集積回路は低
電源電圧で動作させることが可能になり、集積回路を低
消費電力化できる。

【０１２３】また、上記集積回路を、電池駆動の電子機
器に組み込むことができる。電子機器としては、携帯情
報端末、携帯電話、ゲーム機器などが挙げられる。本発
明の半導体集積回路を電子機器に用いることにより、電
子機器を高機能化し、ＬＳＩ部の消費電力を大幅に下げ
ることが可能になる。それにより、電池寿命を大幅にの
ばすことが可能になる。

【０１２４】

【発明の効果】以上より明らかなように、本発明の半導
体記憶装置は、絶縁膜、第１の導電体膜および複合膜で
メモリ膜が構成され、絶縁膜はシリコン酸化膜またはシ
リコン窒化酸化膜であり、かつ、絶縁膜の膜厚が２ｎｍ
〜６ｎｍであるから、低電圧動作において良好なしきい
値電圧差および保持特性を得ることができ、良好な低電
圧動作特性および高い信頼性を持つことができる。

【０１２５】また、第２の発明の半導体記憶装置は、絶
縁膜、上記第１の導電体膜および上記複合膜でメモリ膜
が構成され、複合膜の絶縁体は少なくとも１層のシリコ
ン窒化膜を含むので、低電圧動作において良好なしきい
値電圧差および保持特性が得られ、良好な低電圧動作特
性および高い信頼性を持つことができる。

【０１２６】また、第３の発明の半導体記憶装置は、絶
縁膜、第１の導電体膜および複合膜でメモリ膜が構成さ
れ、第１の導電体膜はシリコンからなり、かつ、第１の
導電体膜の膜厚が２ｎｍ〜３．５ｎｍであるので、低電
圧動作においてさらに良好なしきい値電圧差および保持
特性を得ることができ、良好な低電圧動作特性および高
い信頼性を持つことできる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態の第１の構造を有する
メモリ膜の模式断面図である。

【図２】 本発明の第１実施形態の第２の構造を有する
メモリ膜の模式断面図である。

【図３】 本発明の第１実施形態の第３の構造を有する
メモリ膜の模式断面図である。

【図４】 本発明の第２実施形態の、メモリ素子の断面
図である。

【図５】 上記第２の構造のメモリ膜の電荷蓄積特性の
一例を説明すためのグラフである。

【図６】 上記第２の構造のメモリ膜におけるしきい値
電圧の書き込み・消去パルス印加時間依存性を示すグラ
フである。

【符号の説明】

１１１，２１１，３１１ シリコン基板 １１２，１１４，１１６，１１８ シリコン酸化膜 ２１２，２１４，２１６，２１８ シリコン酸化膜 ３１２，３１４，３１６，３１８ シリコン酸化膜 １１３，１１５，１１７，１１９，２１３ ポリシリコ
ン膜 ２１５，２１７，３１３，３１５，３１７ シリコン微
粒子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 晃秀 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 足立 浩一郎 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 岩田 浩 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F083 EP04 EP07 EP09 EP17 EP23 EP43 EP44 EP56 ER22 ER30 GA01 GA05 GA21 JA04 JA05 JA19 PR12 PR21 5F101 BA16 BA26 BA29 BA42 BA44 BA45 BA54 BB05 BE05 BE07 BH02 BH03

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された絶縁膜と、 上記絶縁膜上に形成された第１の導電体膜と、 上記第１の導電体膜上に形成され、絶縁体と導電体とか
   らなる複合膜と、 上記複合膜上に形成された第２の導電体膜とを備え、 上記絶縁膜、上記第１の導電体膜および上記複合膜でメ
   モリ膜が構成され、 上記第１，第２の導電体膜は上記複合膜の上記絶縁体に
   接触し、 上記絶縁膜はシリコン酸化膜またはシリコン窒化酸化膜
   であり、かつ、上記絶縁膜の膜厚が２ｎｍ〜６ｎｍであ
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 半導体基板上に形成された絶縁膜と、 上記絶縁膜上に形成された第１の導電体膜と、 上記第１の導電体膜上に形成され、絶縁体と導電体とか
   らなる複合膜と、 上記複合膜上に形成された第２の導電体膜とを備え、 上記絶縁膜、上記第１の導電体膜および上記複合膜でメ
   モリ膜が構成され、 上記第１，第２の導電体膜は上記複合膜の上記絶縁体に
   接触し、 上記複合膜の上記絶縁体は少なくとも１層のシリコン窒
   化膜を含むことを特徴とする半導体記憶装置。
3. 【請求項３】 半導体基板上に形成された絶縁膜と、 上記絶縁膜上に形成された第１の導電体膜と、 上記第１の導電体膜上に形成され、絶縁体と導電体とか
   らなる複合膜と、 上記複合膜上に形成された第２の導電体膜とを備え、 上記絶縁膜、上記第１の電体膜および上記複合膜でメモ
   リ膜が構成され、 上記第１，第２の導電体膜は上記複合膜の上記絶縁体に
   接触し、 上記第１の導電体膜はシリコンからなり、かつ、上記第
   １の導電体膜の膜厚が２ｎｍ〜３．５ｎｍであることを
   特徴とする半導体記憶装置。
4. 【請求項４】 請求項１に記載の半導体記憶装置におい
   て、 上記複合膜の上記絶縁体は少なくとも１層のシリコン窒
   化膜を含むことを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１、２、４のいずれか１つに記載
   の半導体記憶装置において、 上記第１の導電体膜はシリコンからなり、かつ、上記第
   １の導電体膜の膜厚が２ｎｍ〜３．５ｎｍであることを
   特徴とする半導体記憶装置。
6. 【請求項６】 請求項１乃至５のいずれか１つに記載の
   半導体記憶装置において、 上記複合膜の上記導電体は２層〜４層の第３の導電体膜
   であり、この第３の導電体膜は上記複合膜の上記絶縁体
   で互いに分離されていることを特徴とする半導体記憶装
   置。
7. 【請求項７】 請求項１乃至５のいずれか１つに記載の
   半導体記憶装置において、 上記複合膜の上記導電体は微粒子であることを特徴とす
   る半導体記憶装置。
8. 【請求項８】 請求項７に記載の半導体記憶装置におい
   て、 上記微粒子はシリコンからなり、かつ、上記微粒子の直
   径は６．５ｎｍ〜８ｎｍであることを特徴とする半導体
   記憶装置。