JP7256246B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの後、再度情報を記憶するには、再度の書き込み動作が必要と
なる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、選択されていな
い状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定
の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減
することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間
の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７－１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。または、多値化が容易な構成の半導体装置を提供することを目的
の一とする。
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のよう
な構成を採用することができる。
本発明の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と、複数
のワード線と、ソース線と、ビット線との間に、並列に接続された複数のメモリセルと、
アドレス信号が入力され、複数のメモリセルのうちアドレス信号によって指定されたメモ
リセルを選択するように、複数の第２信号線および複数のワード線を駆動する、第２信号
線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第１信号線に
出力する、第１信号線の駆動回路と、ビット線の電位と複数の参照電位とが入力され、ビ
ット線の電位と、複数の参照電位とを比較してデータを読み出す読み出し回路と、複数の
書き込み電位および複数の参照電位を生成して第１信号線の駆動回路および読み出し回路
に供給する、電位生成回路と、電位生成回路に電位を供給する昇圧回路と、を有し、複数
のメモリセルの一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極
を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のド
レイン電極を有する第２のトランジスタと、第３のゲート電極、第３のソース電極、およ
び第３のドレイン電極を有する第３のトランジスタと、を有し、第１のトランジスタは、
半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成さ
れ、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気
的に接続され、ソース線と、第１のソース電極とは、電気的に接続され、第１のドレイン
電極と、第３のソース電極とは、電気的に接続され、ビット線と、第３のドレイン電極と
は、電気的に接続され、第１信号線と、第２のソース電極または第２のドレイン電極の他
方とは、電気的に接続され、複数の第２信号線の一と、第２のゲート電極とは、電気的に
接続され、複数のワード線の一と、第３のゲート電極とは電気的に接続された半導体装置
である。
また、上記構成において、第１のゲート電極と、第２のソース電極または第２のドレイン
電極の一方と、に電気的に接続された容量素子を有する半導体装置である。
また、本発明の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と
、複数のワード線と、ソース線と、ビット線との間に、並列に接続された複数のメモリセ
ルと、アドレス信号が入力され、複数のメモリセルのうちアドレス信号によって指定され
たメモリセルを選択するように、複数の第２信号線および複数のワード線を駆動する、第
２信号線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第１信
号線に出力する、第１信号線の駆動回路と、ビット線の電位と複数の参照電位が入力され
、参照メモリセルを有し、指定されたメモリセルのコンダクタンスと、参照メモリセルの
コンダクタンスとを比較してデータを読み出す読み出し回路と、複数の書き込み電位およ
び複数の参照電位を生成して第１信号線の駆動回路および読み出し回路に供給する、電位
生成回路と、電位生成回路に電位を供給する昇圧回路と、を有し、複数のメモリセルの一
は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のト
ランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有す
る第２のトランジスタと、第３のゲート電極、第３のソース電極、および第３のドレイン
電極を有する第３のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む
基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート
電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、ソ
ース線と、第１のソース電極とは、電気的に接続され、第１のドレイン電極と、第３のソ
ース電極とは、電気的に接続され、ビット線と、第３のドレイン電極とは、電気的に接続
され、第１信号線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に
接続され、複数の第２信号線の一と、第２のゲート電極とは、電気的に接続され、複数の
ワード線の一と、第３のゲート電極とは電気的に接続された半導体装置である。
また、本発明の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と
、複数のワード線と、ソース線と、ビット線との間に、並列に接続された複数のメモリセ
ルと、アドレス信号と複数の参照電位とが入力され、複数のメモリセルのうちアドレス信
号によって指定されたメモリセルを選択するように、複数の第２信号線および複数のワー
ド線を駆動し、選択された一のワード線に複数の参照電位のいずれかを選択して出力する
、第２信号線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第
１信号線に出力する、第１信号線の駆動回路と、ビット線と接続された、指定されたメモ
リセルのコンダクタンスを読み出すことによりデータを読み出す読み出し回路と、複数の
書き込み電位および複数の参照電位を生成して第１信号線の駆動回路および読み出し回路
に供給する、電位生成回路と、電位生成回路に電位を供給する昇圧回路と、を有し、複数
のメモリセルの一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極
を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のド
レイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のトランジスタは
、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成
され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量
素子の一方の電極は、電気的に接続され、ソース線と、第１のソース電極とは、電気的に
接続され、ビット線と、第１のドレイン電極とは、電気的に接続され、第１信号線と、第
２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、複数の第２信
号線の一と、第２のゲート電極とは、電気的に接続され、複数のワード線の一と、容量素
子の他方の電極とは電気的に接続された半導体装置である。
上記において、第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成
領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の
第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気
的に接続する第１のソース電極および第１のドレイン電極と、を有する。
また、上記において、第２のトランジスタは、半導体材料を含む基板上の第２のゲート電
極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導
体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極
と、を有する。
また、上記において、第３のトランジスタは、半導体材料を含む基板に設けられたチャネ
ル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領
域上の第３のゲート絶縁層と、第３のゲート絶縁層上の第３のゲート電極と、不純物領域
と電気的に接続する第３のソース電極及び第３のドレイン電極と、を有する。
また、上記において、半導体材料を含む基板としては、単結晶半導体基板を採用するのが
好適である。特に、半導体材料はシリコンとするのが好適である。また、半導体材料を含
む基板としてＳＯＩ基板を用いても良い。
また、上記において、酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体材料を
含むことが好適である。特に、酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を含むこ
とが好適である。さらに、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下とすることが好適である。また、第２のトランジスタのオフ電流は１×１０－１３Ａ
以下とすることが好適である。
また、上記において、第２のトランジスタは、第１のトランジスタと重畳する領域に設け
られた構成とすることができる。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」
または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第１の
ゲート電極」の表現であれば、ゲート絶縁層と第１のゲート電極との間に他の構成要素を
含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現
に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体
層は、シリコン半導体層に限定されない。また、「ＳＯＩ基板」における基板は、シリコ
ンウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板
などの非半導体基板をも含む。つまり、導体基板や絶縁体基板上に半導体材料からなる層
を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書等において、「半導
体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を含む基板全般
を示すものとする。つまり、本明細書等においては「ＳＯＩ基板」も広く「半導体基板」
に含まれる。
また、本明細書等において、酸化物半導体以外の半導体材料とは、酸化物半導体以外の半
導体材料であればどのような半導体材料であっても良い。例えば、シリコン、ゲルマニウ
ム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、等がある。他に、有機半導体
材料などを用いることもできる。なお、半導体装置などを構成する材料について特に言及
しない場合は、酸化物半導体材料または酸化物半導体以外の半導体材料のどちらを用いて
もよい。
本発明の一態様では、下部にはチャネル形成領域に酸化物半導体以外の材料を用いたトラ
ンジスタを有し、上部にはチャネル形成領域に酸化物半導体を用いたトランジスタを有す
る半導体装置が提供される。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば従来の
不揮発性メモリのように浮遊ゲートへの電子の注入と引き抜きを行う必要がないため、ゲ
ート絶縁層の劣化といった劣化が全く生じることがない。すなわち、本実施形態に係る半
導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を書き換える際
、前の情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
さらに、昇圧回路を有することで多値化が容易となるため、記憶容量を向上させることが
可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
半導体装置を説明するための回路図。 半導体装置を説明するための断面図および平面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 酸化物半導体を用いたトランジスタの断面図。 図６のＡ－Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（ＧＥ１）に正の電位（＋ＶＧ）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電位（ＶＧ＜０）が与えられた状態を示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 Ｃ－Ｖ特性を示す図。 Ｖｇと（１／Ｃ）２との関係を示す図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 記憶素子を説明するための回路図。 半導体装置を説明するための回路図。 駆動回路を説明するための回路図。 駆動回路を説明するための回路図。 読み出し回路を説明するための回路図。 電位生成回路を説明するための回路図。 昇圧回路を説明するための回路図。 差動型センスアンプを説明するための回路図。 ラッチ型センスアンプを説明するための回路図。 動作を説明するためのタイミングチャートを示す図。 半導体装置を説明するための回路図。 読み出し回路を説明するための回路図。 動作を説明するためのタイミングチャートを示す図。 読み出し回路を説明するための図。 動作を説明するためのタイミングチャートを示す図。 記憶素子を説明するための回路図。 半導体装置を説明するための回路図。 読み出し回路を説明するための回路図。 駆動回路を説明するための回路図。 動作を説明するためのタイミングチャートを示す図。 ノードＡとワード線電位の関係を示す図。 電子機器を説明するための図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等に開
示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図１乃至図１５を参照して説明する。
＜半導体装置の回路構成＞
図１には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の
材料を用いたトランジスタ１６０と酸化物半導体を用いたトランジスタ１６２によって構
成される。なお、図１において、トランジスタ１６２は、酸化物半導体を用いたことを明
示するために、ＯＳの符号を合わせて付している。
ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ
：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２
の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極と
は、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも
呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続
され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２の
ゲート電極とは、電気的に接続されている。
酸化物半導体以外の材料を用いたトランジスタ１６０は十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。
ゲート電極の電位を長時間にわたって保持することが可能という特徴を生かすことで、次
のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる（書き
込み）。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として
、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の
電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電位は長時間にわたって保持される。例えば、トランジスタ１６０のゲート電極の電位が
トランジスタ１６０をオン状態とする電位であれば、トランジスタ１６０のオン状態が長
時間にわたって保持されることになる。また、トランジスタ１６０のゲート電極の電位が
トランジスタ１６０をオフ状態とする電位であれば、トランジスタ１６０のオフ状態が長
時間にわたって保持される。
次に、情報の読み出しについて説明する。上述のように、トランジスタ１６０のオン状態
またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えら
れると、トランジスタ１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異
なる値をとる。例えば、トランジスタ１６０がオン状態の場合には、第１の配線の電位の
影響を受けて、第２の配線の電位が低下することになる。逆に、トランジスタ１６０がオ
フ状態の場合には、第２の配線の電位は変化しない。
このように、情報が保持された状態において、第１の配線の電位と第２の配線の電位とを
比較することで、情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、
第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１
６２をオフ状態とすることにより、新たな情報が保持された状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ
）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔をキャリアと
するｐ型トランジスタを用いることができるのはいうまでもない。
また、トランジスタ１６０のゲート電極の電位の保持を容易にするために、トランジスタ
１６０のゲート電極に、容量素子などを付加しても良いことはいうまでもない。
＜半導体装置の平面構成および断面構成＞
図２は、上記半導体装置の構成の一例である。図２（Ａ）には、半導体装置の断面を、図
２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２（Ａ）は、図２（Ｂ）
の線Ａ１－Ａ２および線Ｂ１－Ｂ２における断面に相当する。図２（Ａ）および図２（Ｂ
）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０
を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。なお、ト
ランジスタ１６０およびトランジスタ１６２は、いずれもｎ型トランジスタとして説明す
るが、ｐ型トランジスタを採用しても良い。特に、トランジスタ１６０は、ｐ型とするこ
とが可能である。
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１
６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不
純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１
６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート
電極１１０ａと、チャネル形成領域１１６の一方の側に設けられた不純物領域１１４と電
気的に接続するソース電極またはドレイン電極１３０ａと、チャネル形成領域１１６の他
方の側に設けられた不純物領域１１４と電気的に接続するソース電極またはドレイン電極
１３０ｂを有する。。
ここで、ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。
また、基板１００に、平面的に見てサイドウォール絶縁層１１８を挟むように設けられた
、高濃度不純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１２４
が存在する。また、基板１００上にはｐ型トランジスタ１６０を囲むように素子分離絶縁
層１０６が設けられており、ｐ型トランジスタ１６０を覆うように、層間絶縁層１２６お
よび層間絶縁層１２８が設けられている。層間絶縁層１２６および層間絶縁層１２８に形
成された開口を通じて、ソース電極またはドレイン電極１３０ａは、チャネル形成領域１
１６の一方の側に設けられた金属化合物領域１２４と電気的に接続され、ソース電極また
はドレイン電極１３０ｂは、チャネル形成領域１１６の他方の側に設けられた金属化合物
領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ
は、チャネル形成領域１１６の一方の側に設けられた金属化合物領域１２４を介してチャ
ネル形成領域１１６の一方の側に設けられた高濃度不純物領域１２０およびチャネル形成
領域１１６の一方の側に設けられた不純物領域１１４と電気的に接続され、ソース電極ま
たはドレイン電極１３０ｂは、チャネル形成領域１１６の他方の側に設けられた金属化合
物領域１２４を介してチャネル形成領域１１６の他方の側に設けられた高濃度不純物領域
１２０およびチャネル形成領域１１６の他方の側に設けられた不純物領域１１４と電気的
に接続されている。また、ゲート電極１１０ａには、ソース電極またはドレイン電極１３
０ａやソース電極またはドレイン電極１３０ｂと同様に設けられた電極１３０ｃが電気的
に接続されている。
トランジスタ１６２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート
電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた
酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と
電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂと、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極または
ドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂ
に接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されてい
る。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０
１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望
ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、十分な酸素を含有すること
により、酸素欠乏に起因する欠陥が低減されたものであることが望ましい。水素濃度が十
分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４
０では、キャリア濃度が１×１０１２／ｃｍ３以下、望ましくは、１×１０１１／ｃｍ３
以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を
用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。例
えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが－５
Ｖから－２０Ｖの範囲では、オフ電流は１×１０－１３Ａ以下である。このように、水素
濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導
体層１４０を適用し、トランジスタ１６２のオフ電流を低減することにより、新たな構成
の半導体装置を実現することができる。なお、上述の酸化物半導体層１４０中の水素濃度
は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅ
ｃｔｒｏｓｃｏｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
つまり、図２に示される半導体装置では、トランジスタ１６０のゲート電極１１０ａと、
トランジスタ１６２のソース電極またはドレイン電極１４２ａとが、電極１３０ｃ、電極
１３６ｃ、電極１５０ｃ、電極１５４ｃおよび電極１５０ｄを介して電気的に接続されて
いる。
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図３を参照して説明し、その後、上部のトランジス
タ１６２の作製方法について図４および図５を参照して説明する。
＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図３（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミ
ニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半
導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチン
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
ッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチングなどがあるが、そ
のいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１
０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プ
ラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより
、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などを組み合わせた混合ガ
スを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎ
ｍ以上１００ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、Ｃ
ＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
ａ、ゲート電極１１０ａを形成する（図３（Ｃ）参照）。
次に、ゲート電極１１０ａを覆う絶縁層１１２を形成する（図３（Ｃ）参照）。そして、
半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領
域１１４を形成する（図３（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するた
めにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）や
アルミニウム（Ａｌ）などの不純物元素を添加すればよい。なお、不純物領域１１４の形
成により、半導体領域１０４のゲート絶縁層１０８ａ下部には、チャネル形成領域１１６
が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することが
できるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望まし
い。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採
用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良
い。
次に、サイドウォール絶縁層１１８を形成する（図３（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチングを適用することで、自己整合的に形成することができる。また、この際に、
絶縁層１１２を部分的にエッチングして、ゲート電極１１０ａの上面と、不純物領域１１
４の上面を露出させると良い。
次に、ゲート電極１１０ａ、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよ
うに、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素
（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図３（Ｅ）参照）。その
後、上記絶縁層を除去し、ゲート電極１１０ａ、サイドウォール絶縁層１１８、高濃度不
純物領域１２０等を覆うように金属層１２２を形成する（図３（Ｅ）参照）。当該金属層
１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて
形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応
して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金
属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金
等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ｆ）参照）。
なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極１１
０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域１２４は、金属材料と半導体材料との反応により形
成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域１２４
を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお
、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、
アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶
縁層１２６と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定
されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチングなどによっ
て平坦化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを
形成する（図３（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極また
はドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて
導電層を形成した後、エッチングやＣＭＰといった方法を用いて、上記導電層の一部を除
去することにより形成することができる。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０ａと接触する電極（例えば、図２（Ａ）における電極１３０ｃ）などをあ
わせて形成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極また
はドレイン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導
電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タング
ステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることがで
きる。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。
＜上部のトランジスタの作製方法＞
次に、図４および図５を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工
程について説明する。なお、図４および図５は、層間絶縁層１２８上の各種電極や、トラ
ンジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在
するトランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図４（Ａ）参照）。絶
縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。この際、後
にゲート電極１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層１３４を形成する（図４（Ｂ）参照）。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチ
ング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッ
チングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成
膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては
、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム
、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げ
られる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界
面の酸化膜を還元し、下部電極（ここではソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂ、電極１３０ｃなど）との接触抵抗を低減させる機能
を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリ
ア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ
法により銅膜を形成してもよい。
導電層１３４を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１３４
の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３６
ｃ、ゲート電極１３６ｄを形成する（図４（Ｃ）参照）。なお、上記導電層１３４の一部
を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する
際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、
電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化するこ
とにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成すること
が可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄ
を覆うように、ゲート絶縁層１３８を形成する（図４（Ｄ）参照）。ゲート絶縁層１３８
は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でな
るゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定さ
れないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は
、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁
層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高
純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品
質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の
高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の
方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質さ
れる絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好
であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるもの
を形成すれば良い。
さらに、温度８５℃、電界強度２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱スト
レス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と
酸化物半導体の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切
断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる
。
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジス
タを得ることが可能である。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成す
る（図４（Ｅ）参照）。
酸化物半導体層としては、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏや、三元
系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ、Ｉｎ－Ａｌ－Ｚｎ－
Ｏ、Ｓｎ－Ｇａ－Ｚｎ－Ｏ、Ａｌ－Ｇａ－Ｚｎ－Ｏ、Ｓｎ－Ａｌ－Ｚｎ－Ｏや、二元系金
属酸化物であるＩｎ－Ｚｎ－Ｏ、Ｓｎ－Ｚｎ－Ｏ、Ａｌ－Ｚｎ－Ｏ、Ｚｎ－Ｍｇ－Ｏ、Ｓ
ｎ－Ｍｇ－Ｏ、Ｉｎ－Ｍｇ－Ｏや、単元系金属酸化物であるＩｎ－Ｏ、Ｓｎ－Ｏ、Ｚｎ－
Ｏなどを用いた酸化物半導体層を適用することができる。また、上記酸化物半導体材料に
ＳｉＯ２を含ませても良い。
また、酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜
のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導
体と呼び、その薄膜をＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体膜（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系
非晶質膜）などと呼ぶこととする。
本実施の形態では、酸化物半導体層としてＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体成膜用
ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。
なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制するこ
とができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用い
て酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、
およびＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）などを用いることもできる。また、Ｉｎ、Ｇａ
、およびＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚ
ｎＯ＝１：１：２［ｍｏｌ数比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４
［ｍｏｌ数比］の組成比を有するターゲットなどを用いても良い。酸化物半導体成膜用タ
ーゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％
）である。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な酸化
物半導体層が形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度数ｐｐｍ程度（望ま
しくは濃度数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を
低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室
内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物
をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには
、吸着型の真空ポンプを用いるのが好適である。例えば、クライオポンプ、イオンポンプ
、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ター
ボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好まし
くは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体
層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６
Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、
といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜
時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一とな
るため、好適である。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは
５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異
なるから、その厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、または
酸素雰囲気などを用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エ
ッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（
ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭
素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（Ｃ
ＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）
やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用
いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、
３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲
気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に
触れないようにし、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＬＲＴＡ（Ｌａｍｐ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。
例えば、第１の熱処理として、６５０℃～７００℃の高温に加熱した不活性ガス中に基板
を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行っ
てもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち
、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０
％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に結晶（粒径１ｎｍ以上
２０ｎｍ以下代表的には２ｎｍ以上４ｎｍ以下）が混在する酸化物半導体層となる場合も
ある。
また、非晶質の表面に結晶層を設けることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体成膜用ターゲットを
用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７
の結晶粒が配向した結晶部を形成することで、酸化物半導体層の電気的特性を変化させる
ことができる。
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を
有する。
なお、上述の結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表
面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量よ
り小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する
前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化または脱水素化の効果がある
から、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水
素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはドレ
イン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、
などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素
化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂを形成する（図４（Ｆ）参照）。ソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１
４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、トリウムから選択されたいずれか一または複数の元素を成分とする材料を用いてもよ
い。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネ
オジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いても
よい。
また、導電層は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸
化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジ
ウム酸化スズ合金（Ｉｎ２Ｏ３－ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジ
ウム酸化亜鉛合金（Ｉｎ２Ｏ３－ＺｎＯ）または前記金属酸化物材料にシリコン若しくは
酸化シリコンを含ませたものを用いることができる。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦ
レーザ光を用いるのが好適である。
図４（Ｆ）に示すように、トランジスタのチャネル長（Ｌ）は、酸化物半導体層１４０上
のソース電極またはドレイン電極１４２ａの下端部と、酸化物半導体層１４０上のソース
電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル
長（Ｌ）が２５ｎｍ未満のパターンの露光を行う場合には、数ｎｍ～数１０ｎｍと極めて
波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の
露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成
されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可
能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消費
電力が大きくならずに済む。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部
）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半
導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａやソース電極または
ドレイン電極１４２ｂを形成するための導電層は、連続して形成すること（連続成膜）が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、
異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の
多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマス
クを形成することができる。よって、露光マスク数を削減することができ、対応するフォ
トリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスなど、酸素を含有するガ
スを用いたプラズマ処理を行ってもよい。これによって酸化物半導体層に酸素を供給し、
酸素欠乏に起因する欠陥を低減することが可能である。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４
４を形成する（図４（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することができる。また、その厚さは、１ｎｍ以上とする。
保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪
素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造と
しても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とする
のが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希
ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１
４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成するのが好適である。酸
化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないよう
にするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いるのが好適である。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いるのが好
適である。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または
水素化物などの不純物が、濃度数ｐｐｍ程度（望ましくは、濃度数ｐｐｂ程度）にまで除
去された高純度ガスを用いるのが好適である。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば
、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを低減することができる。また、第２の熱処理によって
、酸化物半導体層に酸素を供給することが可能である。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以
上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。
減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記
第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図５（Ａ）参照）。層間絶
縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成
後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ま
しい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１
３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース
電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように
導電層１４８を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行う
ことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の
酸化膜を還元し、下部電極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂなど）と
の接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタンは、導電性
材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア
膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８
の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図５（Ｃ）参照）。なお、上記導電層
１４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電
極１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このよ
うに、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、
電極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶
縁層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し
、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４
ｄを形成する（図５（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様で
あるから、詳細は省略する。
上述のような方法でトランジスタ１６２を作製した場合、酸化物半導体層１４０の水素濃
度は５×１０１９／ｃｍ３以下となり、また、トランジスタ１６２のオフ電流は１×１０
－１３Ａ以下となる。このような、水素濃度が十分に低減されて高純度化され、酸素欠乏
に起因する欠陥が低減された酸化物半導体層１４０を適用することで、優れた特性のトラ
ンジスタ１６２を得ることができる。また、下部に酸化物半導体以外の材料を用いたトラ
ンジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有する優れた
特性の半導体装置を作製することができる。
なお、酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）等の物性研
究は多くなされているが、これらの研究は、エネルギーギャップ中の局在準位そのものを
十分に減らすという思想を含まない。開示する発明の一態様では、局在準位の原因である
水や水素を酸化物半導体中より除去することで、高純度化した酸化物半導体を作製する。
これは、局在準位そのものを十分に減らすという思想に立脚するものである。そして、こ
れによって極めて優れた工業製品の製造を可能とするものである。
なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。この
ため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局
在準位を減少させることにより、酸化物半導体をさらに高純度化（ｉ型化）するのは好適
である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、２００℃～
４００℃、代表的には２５０℃程度の温度条件での熱処理を行うことで、当該酸化膜から
酸化物半導体中へ酸素を供給して、酸素欠陥による局在準位を減少させることが可能であ
る。また、第２の熱処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。第２
の熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲気における降温過
程を経ることで、酸化物半導体中に酸素を供給することも可能である。
酸化物半導体の特性の悪化は、過剰な水素による伝導帯下０．１～０．２ｅＶの浅い準位
や、酸素欠損による深い準位、などに起因するものと考えられる。これらの欠陥を無くす
ために、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正しいものであ
ろう。
開示する発明では酸化物半導体を高純度化しているため、酸化物半導体中のキャリア密度
は十分小さい。
さらに、常温でのフェルミ・ディラック分布則を用いると、エネルギーギャップが３．０
５～３．１５ｅＶである酸化物半導体の真性キャリア密度は１×１０－７／ｃｍ３となり
、真性キャリア密度が１．４５×１０１０／ｃｍ３であるシリコンと比べてはるかに小さ
い。
そのため、少数キャリアであるホールも極めて少なく、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）におけるオフ状態での
リーク電流は常温において１００ａＡ／μｍ以下、好ましくは１０ａＡ／μｍ以下、さら
に好ましくは１ａＡ／μｍ以下を実現することができる。なお、ここで１ａＡ／μｍとい
う表記は、トランジスタのチャネル幅１μｍ当たり１ａＡ（１×１０－１８Ａ）の電流が
流れることを示す。
もっとも、エネルギーギャップが３ｅＶ以上のワイドギャップ半導体としてＳｉＣ（３．
２６ｅＶ）、ＧａＮ（３．４２ｅＶ）などが知られており、同様なトランジスタ特性が得
られることが期待される。しかし、これらの半導体材料は１５００℃以上のプロセス温度
を経由するため、薄膜化は実質的に不可能である。また、シリコン集積回路の上に三次元
の積層化をしようとしても、プロセス温度が高すぎるため不可能である。他方、酸化物半
導体は、室温～４００℃の加熱スパッタによる薄膜形成が可能であり、脱水化・脱水素化
（酸化物半導体層から水素や水を除去すること）及び加酸化（酸化物半導体層に酸素を供
給すること）を４５０～７００℃で実現することができるため、シリコン集積回路の上に
三次元的な積層構造を形成することができる。
なお、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、水や水素
などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでｉ
型化を実現する。この点、シリコンなどのように不純物を添加してのｉ型化ではなく、従
来にない技術思想を含むものといえる。
なお、本実施の形態では、酸化物半導体を用いたトランジスタ１６２がボトムゲート型で
ある構成について説明したが、本発明はこれに限定されるものではない。トランジスタ１
６２の構成は、トップゲート型、あるいはデュアルゲート型としてもよい。デュアルゲー
ト型トランジスタとは、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲ
ート電極層を有するトランジスタのことを言う。
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図６乃至図９を用いて説
明する。なお、以下の説明は一考察に過ぎず、これに基づいて発明の有効性が否定される
ものではないことを付記する。
図６は、酸化物半導体を用いたデュアルゲート型のトランジスタ（薄膜トランジスタ）の
断面図である。ゲート電極（ＧＥ）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（
ＯＳ）が設けられ、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられ、ソ
ース電極（Ｓ）およびドレイン電極（Ｄ）を覆うように絶縁層が設けられている。
図７には、図６のＡ－Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図
７中の黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（－ｑ，＋ｑ
）を有している。
ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電極に電圧を印加し
ない場合（ＶＧ＝０）、実線はゲート電極に正の電圧（ＶＧ＞０）を印加する場合を示す
。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために電極から酸化物半
導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲート
に正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。
図８には、図６におけるＢ－Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。
図８（Ａ）は、ゲート電極（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態であり、
ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。ま
た、図８（Ｂ）は、ゲート電極（ＧＥ１）に負の電圧（ＶＧ＜０）が印加された状態であ
り、オフ状態（少数キャリアは流れない状態）である場合を示す。
図９は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を
示す。
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、
従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャップ中央に
位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化
物半導体において水素の一部はドナーとなりｎ型化する要因の一つであることが知られて
いる。
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれな
いように高純度化することにより真性（ｉ型）とし、または限りなく真性に近づけたもの
である。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極
力除去することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを
特徴としている。これにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同程
度とすることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極やドレイン電極を構成するチタン（Ｔｉ）の仕事
関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属－酸化物半導体
界面において、電子に対してショットキー型の障壁は形成されない。
このとき電子は、図８（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体
との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図８（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少数
キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純
度化することにより、真性（ｉ型）とし、または実質的に真性となるため、ゲート絶縁層
との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を
形成できるものが要求される。具体的には、例えば、ＶＨＦ帯～マイクロ波帯の電源周波
数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング
法で作製される絶縁層などを用いることが好ましい。
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅（Ｗ）が１×１０４μｍ、チャネル長
（Ｌ）が３μｍの場合には、１０－１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサブス
レッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得る。
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。
＜キャリア濃度＞
開示する発明に係る技術思想は、酸化物半導体層におけるキャリア濃度を十分に小さくし
、できるだけ真性（ｉ型）に近づけようとするものである。以下、キャリア濃度の求め方
、および、実際に測定したキャリア濃度に関し、図１０および図１１を参照して説明する
。
まず、キャリア濃度の求め方について簡単に説明する。キャリア濃度は、ＭＯＳキャパシ
タを作製し、ＭＯＳキャパシタのＣＶ測定の結果（ＣＶ特性）を評価することで求めるこ
とが可能である。
より具体的には、ＭＯＳキャパシタのゲート電圧Ｖｇと容量Ｃとの関係をプロットしたＣ
－Ｖ特性を取得し、当該Ｃ－Ｖ特性からゲート電圧Ｖｇと（１／Ｃ）２との関係を表すグ
ラフを取得し、当該グラフにおいて弱反転領域での（１／Ｃ）２の微分値を求め、当該微
分値を式（１）に代入することによりキャリア濃度Ｎｄの大きさが求められる。なお、式
（１）において、ｅは電気素量、ε０は真空の誘電率、εは酸化物半導体の比誘電率であ
る。
Figure 0007256246000001
次に、上記の方法を用いて実際に測定したキャリア濃度について説明する。測定には、ガ
ラス基板上にチタン膜を３００ｎｍの厚さで形成し、チタン膜上に窒化チタン膜を１００
ｎｍの厚さで形成し、窒化チタン膜上に、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体を用い
た酸化物半導体層を２μｍの厚さで形成し、酸化物半導体層上に銀膜を３００ｎｍの厚さ
で形成した試料（ＭＯＳキャパシタ）を用いた。なお、酸化物半導体層は、Ｉｎ、Ｇａ、
およびＺｎを含む酸化物半導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１
：１：１［ｍｏｌ数比］）を用いたスパッタリング法により形成した。また、酸化物半導
体層の形成雰囲気は、アルゴンと酸素の混合雰囲気（流量比は、Ａｒ：Ｏ２＝３０（ｓｃ
ｃｍ）：１５（ｓｃｃｍ））とした。
図１０にはＣ－Ｖ特性を、図１１にはＶｇと（１／Ｃ）２との関係を、それぞれ示す。図
１１の弱反転領域における（１／Ｃ）２の微分値から式（１）を用いて得られたキャリア
濃度は、６．０×１０１０／ｃｍ３であった。
このように、ｉ型化または実質的にｉ型化された酸化物半導体（例えば、キャリア濃度が
１×１０１２／ｃｍ３以下、望ましくは、１×１０１１／ｃｍ３以下）を用いることで、
極めて優れたオフ電流特性のトランジスタを得ることが可能である。
＜変形例＞
図１２乃至図１５には、半導体装置の構成の変形例を示す。なお、以下では、変形例とし
て、トランジスタ１６２の構成が上記とは異なるものについて説明する。つまり、トラン
ジスタ１６０の構成は上記と同様である。
図１２には、酸化物半導体層１４０の下にゲート電極１３６ｄを有し、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面において酸化物半導体層１４０と接する構成のトランジスタ１６２を有す
る半導体装置の例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから
、ここでは、断面についてのみ示すこととする。
図１２に示す構成と図２に示す構成の大きな相違点として、ソース電極またはドレイン電
極１４２ａや、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０との接
続の位置がある。つまり、図２に示す構成では、酸化物半導体層１４０の上側表面が、ソ
ース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接す
るのに対して、図１２に示す構成では、酸化物半導体層１４０の下側表面が、ソース電極
またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接する。そし
て、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なるものとなって
いる。各構成要素の詳細は、図２と同様である。
具体的には、半導体装置は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲ
ート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けら
れた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの
上側表面に接する酸化物半導体層１４０と、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極または
ドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂ
に接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されてい
る。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
図１３は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。こ
こで、図１３（Ａ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはド
レイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０
と接する構成の例であり、図１３（Ｂ）は、ソース電極またはドレイン電極１４２ａや、
ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の上側表面において酸
化物半導体層１４０と接する構成の例である。
図２や図１２に示す構成と図１３に示す構成の大きな相違点は、酸化物半導体層１４０の
上にゲート電極１３６ｄを有する点である。また、図１３（Ａ）に示す構成と図１３（Ｂ
）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極
またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいず
れにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電
極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様
である。
具体的には、半導体装置は、図１３（Ａ）では、層間絶縁層１２８上に設けられたソース
電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電
極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接
する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８
と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄ
と、を有する。
また、図１３（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸
化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極
１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０、ソース電
極またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極１４２ｂ上に設
けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳す
る領域のゲート電極１３６ｄと、を有する。
なお、図１３に示す構成では、図２に示す構成などと比較して、構成要素が省略できる場
合がある（例えば、電極１５０ａや、電極１５４ａなど）。この場合、作製工程の簡略化
という副次的な効果も得られる。もちろん、図２などに示す構成においても、必須ではな
い構成要素を省略できることはいうまでもない。
図１４は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲー
ト電極１３６ｄを有する構成の例である。この場合、表面の平坦性やカバレッジに対する
要求は比較的厳しくないため、配線や電極などを絶縁層中に埋め込むように形成する必要
はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６ｄなど
を形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０につい
ても、同様に作製することが可能である。
図１４（Ａ）に示す構成と図１４（Ｂ）に示す構成の大きな相違点は、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図２などと同様である。
具体的には、半導体装置は、図１４（Ａ）では、層間絶縁層１２８上に設けられたゲート
電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁
層１３８上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはド
レイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
また、図１４（Ｂ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲー
ト電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート電
極１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０
の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電
極またはドレイン電極１４２ｂと、を有する。
なお、図１４に示す構成においても、図２に示す構成などと比較して、構成要素が省略さ
れる場合がある。この場合も、作製工程の簡略化という効果が得られる。
図１５は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲー
ト電極１３６ｄを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対
する要求は比較的厳しくないため、配線や電極などを絶縁層中に埋め込むように形成する
必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６ｄ
などを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０に
ついても、同様に作製することが可能である。
図１５（Ａ）に示す構成と図１５（Ｂ）に示す構成の大きな相違点は、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図２などと同様である。
具体的には、半導体装置は、図１５（Ａ）では、層間絶縁層１２８上に設けられたソース
電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電
極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接
する酸化物半導体層１４０と、ソース電極またはドレイン電極１４２ａ、ソース電極また
はドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、
ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１
３６ｄと、を有する。
また、半導体装置は、図１５（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体
層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極または
ドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０
上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と
重畳する領域に設けられたゲート電極１３６ｄと、を有する。
なお、図１５に示す構成においても、図２に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。
以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現さ
れる。本実施の形態では、トランジスタ１６０とトランジスタ１６２を積層して形成する
例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施
の形態では、トランジスタ１６０とトランジスタ１６２のチャネル長方向が互いに垂直と
なる例を説明したが、トランジスタ１６０とトランジスタ１６２の位置関係などはこれに
限られるものではない。さらに、トランジスタ１６０とトランジスタ１６２とを重畳して
設けても良い。
また、本実施の形態では理解の簡単のため、最小記憶単位（１ビット）の半導体装置につ
いて説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を
適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装
置を複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線
の構成も図１に限定されず、適宜変更することができる。
本実施の形態に係る半導体装置は、トランジスタ１６２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の半導体装置として用いることが可能である。
また、トランジスタ１６２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオンまたはオ
フによって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。ま
た、フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要である
というメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明
する。
図１６に半導体装置が有する記憶素子（以下、メモリセルとも記す）の回路図の一例を示
す。図１６に示すメモリセル２００は、多値型であり、ソース線ＳＬと、ビット線ＢＬと
、第１信号線Ｓ１と、第２信号線Ｓ２と、ワード線ＷＬと、トランジスタ２０１と、トラ
ンジスタ２０２と、トランジスタ２０３と、容量素子２０５と、から構成されている。ト
ランジスタ２０１及びトランジスタ２０３は、酸化物半導体以外の材料を用いて形成され
ており、トランジスタ２０２は酸化物半導体を用いて形成されている。
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、ソース線ＳＬと、トランジスタ
２０１のソース電極とは、電気的に接続され、トランジスタ２０１のドレイン電極と、ト
ランジスタ２０３のソース電極とは、電気的に接続されている。そして、ビット線ＢＬと
、トランジスタ２０３のドレイン電極とは、電気的に接続され、第１信号線Ｓ１と、トラ
ンジスタ２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信
号線Ｓ２と、トランジスタ２０２のゲート電極とは、電気的に接続され、ワード線ＷＬと
、トランジスタ２０３のゲート電極とは電気的に接続されている。また、容量素子２０５
の一方の電極と、トランジスタ２０１のゲート電極及びトランジスタ２０２のソース電極
またはドレイン電極の一方とは、電気的に接続され、容量素子２０５の他方の電極には、
所定の電位が与えられている。所定の電位とは、例えばＧＮＤなどである。
次に、図１６に示すメモリセル２００の動作について説明する。４値型の場合を説明する
。メモリセル２００の４状態を、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ
”とし、その時のノードＡの電位を、それぞれＶ００、Ｖ０１、Ｖ１０、Ｖ１１（Ｖ００
＜Ｖ０１＜Ｖ１０＜Ｖ１１）とする。
メモリセル２００へ書き込みを行う場合、ソース線ＳＬを０［Ｖ］、ワード線ＷＬを０［
Ｖ］、ビット線ＢＬを０［Ｖ］、第２信号線Ｓ２を２［Ｖ］とする。データ”００ｂ”を
書き込む場合には、第１信号線Ｓ１をＶ００［Ｖ］とする。データ”０１ｂ”を書き込む
場合には、第１信号線Ｓ１をＶ０１［Ｖ］とする。データ”１０ｂ”を書き込む場合には
、第１信号線Ｓ１をＶ１０［Ｖ］とする。データ”１１ｂ”を書き込む場合には、第１信
号線Ｓ１をＶ１１［Ｖ］とする。このとき、トランジスタ２０３はオフ状態、トランジス
タ２０２はオン状態となる。なお、書き込み終了にあたっては、第１信号線Ｓ１の電位が
変化する前に、第２信号線Ｓ２を０［Ｖ］として、トランジスタ２０２をオフ状態にする
。
その結果、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”の書き込み後にはト
ランジスタ２０１のゲート電極に接続されるノード（以下、ノードＡ）の電位がそれぞれ
、約Ｖ００［Ｖ］、約Ｖ０１［Ｖ］、約Ｖ１０［Ｖ］、約Ｖ１１［Ｖ］となる。ノードＡ
には、第１信号線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ２０２のオフ電
流が極めて小さい、あるいは実質０であることから、トランジスタ２０１のゲート電極の
電位は長時間にわたって保持される。
メモリセル２００の読み出しを行う場合は、まず、ビット線ＢＬをプリチャージし、Ｖｐ
ｃ［Ｖ］としておく。そして、ソース線ＳＬをＶｓ＿ｒｅａｄ［Ｖ］とし、ワード線ＷＬ
を２［Ｖ］、第２信号線Ｓ２を０［Ｖ］、第１信号線Ｓ１を０［Ｖ］とする。このとき、
トランジスタ２０３はオン状態、トランジスタ２０２はオフ状態となる。なお、電位Ｖｐ
ｃはＶ００－Ｖｔｈより低くする。Ｖｓ＿ｒｅａｄはＶ１１－Ｖｔｈより高くする。
その結果、ソース線ＳＬからビット線ＢＬに電流が流れ、ビット線ＢＬは（ノードＡの電
位）－（トランジスタ２０１のしきい値電圧Ｖｔｈ）で表される電位まで充電される。そ
の結果、ビット線ＢＬ電位は、データ”００ｂ”，”０１ｂ”，”１０ｂ”，”１１ｂ”
に対し、それぞれＶ００－Ｖｔｈ、Ｖ０１－Ｖｔｈ、Ｖ１０－Ｖｔｈ、Ｖ１１－Ｖｔｈと
なる。ビット線ＢＬに接続された読み出し回路は、これらの電位の違いから、データ”０
０ｂ”，”０１ｂ”，”１０ｂ”，”１１ｂ”を読み出すことができる。
図１７に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。
本発明の一態様に係る半導体装置は、ｍ本のワード線ＷＬ及び第２信号線Ｓ２と、ｎ本の
ビット線ＢＬ、第１信号線Ｓ１及びソース線ＳＬと、複数のメモリセル２００（１、１）
～２００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に
配置されたメモリセルアレイ２１０と、読み出し回路２１１や、第１信号線駆動回路２１
２や、第２信号線及びワード線の駆動回路２１３や、電位生成回路２１４といった周辺回
路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよ
い。
各メモリセル、例えばメモリセル２００（ｉ、ｊ）を考える。ここで、ｉは１以上ｍ以下
の整数、ｊは１以上ｎ以下の整数）。メモリセル２００（ｉ，ｊ）は、ビット線ＢＬ（ｊ
）、第１信号線Ｓ１（ｊ）、ソース線ＳＬ（ｊ）、ワード線ＷＬ（ｉ）及び第２信号線Ｓ
２（ｉ）にそれぞれ接続されている。また、ビット線ＢＬ（１）～ＢＬ（ｎ）及びソース
線ＳＬ（１）～ＳＬ（ｎ）は、読み出し回路２１１に、第１信号線Ｓ１（１）～Ｓ１（ｎ
）は第１信号線駆動回路２１２に、ワード線ＷＬ（１）～ＷＬ（ｍ）及び第２信号線Ｓ２
（１）～Ｓ２（ｍ）は第２信号線及びワード線の駆動回路２１３にそれぞれ接続されてい
る。
図１８に、第２信号線及びワード線の駆動回路２１３の一例を示す。第２信号線及びワー
ド線の駆動回路２１３は、デコーダ２１５を有し、当該デコーダ２１５は、第２信号線Ｓ
２およびワード線ＷＬと、スイッチを介して接続されている。また、第２信号線Ｓ２およ
びワード線ＷＬは、スイッチを介してＧＮＤ（接地電位）と接続されている。上記スイッ
チは、リードイネーブル信号（ＲＥ信号）またはライトイネーブル信号（ＷＥ信号）によ
って制御される。デコーダ２１５には、外部からアドレス信号ＡＤＲが入力される。
第２信号線及びワード線の駆動回路２１３にアドレス信号ＡＤＲが入力されると、アドレ
スが指定した行（以下、選択行とも記す）がアサート（有効化）され、それ以外の行（以
下、非選択行とも記す）はデアサート（非有効化）される。また、ワード線ＷＬは、ＲＥ
信号がアサートされるとデコーダ２１５の出力に接続され、ＲＥ信号がデアサートされる
とＧＮＤに接続される。第２信号線Ｓ２は、ＷＥ信号がアサートされるとデコーダ２１５
の出力に接続され、ＷＥ信号がデアサートされるとＧＮＤに接続される。
図１９には第１信号線駆動回路２１２の一例を示す。第１信号線駆動回路２１２は、マル
チプレクサ（ＭＵＸ１）を有する。マルチプレクサ（ＭＵＸ１）には入力データＤＩ、及
び書き込み電位Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１が入力される。マルチプレクサ（ＭＵＸ
１）の出力端子は、スイッチを介して第１信号線Ｓ１と接続されている。また、第１信号
線Ｓ１は、スイッチを介してＧＮＤと接続されている。上記スイッチは、ライトイネーブ
ル信号（ＷＥ信号）によって制御される。
第１信号線駆動回路２１２にＤＩが入力されると、マルチプレクサ（ＭＵＸ１）は、ＤＩ
の値に応じて、書き込み電位Ｖｗを、Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１から一つ選択する
。マルチプレクサ（ＭＵＸ１）の振る舞いを表１に示す。ＷＥ信号がアサートされると、
第１信号線Ｓ１には選択された書き込み電位Ｖｗが印加され、ＷＥ信号がデアサートされ
ると、第１信号線Ｓ１には０［Ｖ］が印加される（第１信号線Ｓ１はＧＮＤに接続される
）。
Figure 0007256246000002
図２０には読み出し回路２１１の一例を示す。読み出し回路２１１は、複数のセンスアン
プ回路と、論理回路２２９などを有する。各センスアンプ回路の一方の入力端子は、スイ
ッチを介してビット線ＢＬを接続し、またはＶｐｃが印加される。各センスアンプ回路の
他方の入力端子には、参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２のいずれかが入力さ
れる。また、各センスアンプ回路の出力端子は、論理回路２２９の入力端子と接続されて
いる。なお、上記スイッチは、リードイネーブル信号（ＲＥ信号）によって制御される。
参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２の値を、Ｖ００－Ｖｔｈ＜Ｖｒｅｆ０＜Ｖ
０１－Ｖｔｈ＜Ｖｒｅｆ１＜Ｖ１０－Ｖｔｈ＜Ｖｒｅｆ２＜Ｖ１１－Ｖｔｈを満たすよう
に設定することで、メモリセルの状態を３ビットのデジタル信号として読み出すことがで
きる。例えば、データ”００ｂ”の場合には、ビット線ＢＬの電位はＶ００－Ｖｔｈであ
る。これは、参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２のいずれと比較しても小さい
値であるため、センスアンプ回路の出力ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ
２は、いずれも、”０”、”０”、”０”となる。同様に、データ”０１ｂ”の場合には
、ビット線ＢＬの電位はＶ０１－Ｖｔｈであり、センスアンプ回路の出力ＳＡ＿ＯＵＴ０
、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２は、それぞれ”１”、”０”、”０”となり、データ
”１０ｂ”の場合には、ビット線ＢＬの電位はＶ１０－Ｖｔｈであり、センスアンプ回路
の出力ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２は、それぞれ”１”、”１”、
”０”に、データ”１１ｂ”の場合には、ビット線ＢＬの電位はＶ１１－Ｖｔｈであり、
センスアンプ回路の出力ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２は、それぞれ
”１”、”１”、”１”になる。その後、表２に示す論理値表で表される論理回路２２９
を用いて、２ビットのデータＤＯが生成され、読み出し回路２１１から出力される。
Figure 0007256246000003
なお、図示した読み出し回路２１１では、ＲＥ信号がデアサートされると、ソース線ＳＬ
がＧＮＤに接続されて、ソース線ＳＬに０［Ｖ］が印加されると共に、ビット線ＢＬ及び
ビット線ＢＬに接続されるセンスアンプ回路の端子に電位Ｖｐｃ［Ｖ］が印加される。Ｒ
Ｅ信号がアサートされると、ソース線ＳＬにはＶｓ＿ｒｅａｄ［Ｖ］が印加され、その結
果、ビット線ＢＬにはデータを反映した電位が充電される。そして、上述した読み出しが
行われる。なお、電位ＶｐｃはＶ００－Ｖｔｈより低くする。Ｖｓ＿ｒｅａｄはＶ１１－
Ｖｔｈより高くする。
なお、読み出しにおいて比較する「ビット線ＢＬの電位」には、スイッチを介してビット
線ＢＬと接続されたセンスアンプの入力端子のノードの電位が含まれるものとする。つま
り、読み出し回路２１１において比較される電位は、厳密にビット線ＢＬの電位と同一で
ある必要はない。
図２１には電位生成回路２１４の一例を示す。電位生成回路２１４では、所望の電位を、
Ｖｄｄ－ＧＮＤ間の抵抗分割によって生成することができる。そして、生成した電位を、
アナログバッファ２２０を介して出力する。このようにして、書き込み電位Ｖ００、Ｖ０
１、Ｖ１０、Ｖ１１、及び参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２が生成される。
なお、図では、Ｖ００＜Ｖｒｅｆ０＜Ｖ０１＜Ｖｒｅｆ１＜Ｖ１０＜Ｖｒｅｆ２＜Ｖ１１
となる構成を示したが、電位の大小関係はこれに限らない。抵抗素子や参照するノードを
調整することで、必要となる電位を適宜生成することができる。また、Ｖ００、Ｖ０１、
Ｖ１０、Ｖ１１とＶｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２を別の電位生成回路を用いて生成
しても構わない。
電位生成回路２１４へは、電源電位Ｖｄｄに代えて、昇圧回路で昇圧した電位を供給して
も良い。昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きくとる
ことができるようになり、より高い電位を供給することができるようになるためである。
なお、電源電位Ｖｄｄを直接、電位生成回路に供給する場合であっても、多数の電位に分
割することは可能である。しかし、この場合には、隣接する電位との区別が困難になり、
書き込みミスや読み出しミスが増大することになってしまう。この点、昇圧回路の出力を
電位生成回路へ供給することで、電位差の絶対値を大きくとることができるようになるた
め、分割数を増大させても隣接する電位との差を十分に確保することができる。
これにより、書き込みミスや読み出しミスを増大させることなく、一のメモリセルの記憶
容量を増大させることが可能である。
図２２（Ａ）に４段の昇圧を行う昇圧回路の一例として、昇圧回路２１９を示す。図２２
（Ａ）において、第１のダイオード４０２の入力端子には電源電位Ｖｄｄが供給される。
第１のダイオード４０２の出力端子には第２のダイオード４０４の入力端子及び第１の容
量素子４１２の一方の端子が接続されている。同様に、第２のダイオード４０４の出力端
子には第３のダイオード４０６の入力端子及び第２の容量素子４１４の一方の端子が接続
されている。以下、同様であるため詳細な説明は省略するが、第ｎのダイオードの出力端
子には第ｎの容量素子の一方の端子が接続されているということもできる（ｎ：自然数）
。なお、第５のダイオード４１０の出力が、昇圧回路２１９の出力Ｖｏｕｔとなる。
さらに、第１の容量素子４１２の他方の端子及び第３の容量素子４１６の他方の端子には
、クロック信号ＣＬＫが入力される。また、第２の容量素子４１４の他方の端子及び第４
の容量素子４１８の他方の端子には、反転クロック信号ＣＬＫＢが入力される。すなわち
、第２ｋ－１の容量素子の他方の端子にはクロック信号ＣＬＫが入力され、第２ｋの容量
素子の他方の端子には反転クロック信号ＣＬＫＢが入力されるといえる（ｋ：自然数）。
ただし、最終段の容量素子の他方の端子には、接地電位ＧＮＤが入力される。
クロック信号ＣＬＫがＨｉｇｈである場合、つまり反転クロック信号ＣＬＫＢがＬｏｗで
ある場合には、第１の容量素子４１２および第３の容量素子４１６が充電され、クロック
信号ＣＬＫと容量結合するノードＮ１およびノードＮ３の電位は、所定の電圧分だけ引き
上げられる。一方で、反転クロック信号ＣＬＫＢと容量結合するノードＮ２およびノード
Ｎ４の電位は、所定の電圧分だけ引き下げられる。
これにより、第１のダイオード４０２、第３のダイオード４０６、第５のダイオード４１
０、を通じて電荷が移動し、ノードＮ２およびノードＮ４の電位が所定の値まで引き上げ
られる。
次にクロック信号ＣＬＫがＬｏｗになり、反転クロック信号ＣＬＫＢがＨｉｇｈになると
、ノードＮ２及びノードＮ４の電位がさらに引き上げられる。一方で、ノードＮ１、ノー
ドＮ３、ノードＮ５の電位は、所定の電圧分だけ引き下げられる。
これにより、第２のダイオード４０４、第４のダイオード４０８を通じて電荷が移動し、
その結果、ノードＮ３及びノードＮ５の電位が所定の電位まで引き上げられることになる
。このように、それぞれのノードにおける電位がＶＮ５＞ＶＮ４（ＣＬＫＢ＝Ｈｉｇｈ）
＞ＶＮ３（ＣＬＫ＝Ｈｉｇｈ）＞ＶＮ２（ＣＬＫＢ＝Ｈｉｇｈ）＞ＶＮ１（ＣＬＫ＝Ｈｉ
ｇｈ）＞Ｖｄｄとなることにより、昇圧が行われる。なお、昇圧回路２１９の構成は、４
段の昇圧を行うものに限定されない。昇圧の段数は適宜変更することができる。
なお、昇圧回路２１９の出力Ｖｏｕｔは、ダイオードの特性のばらつきに大きく影響され
る。例えば、ダイオードは、トランジスタのソース電極とゲート電極とを接続することで
実現されるが、この場合、トランジスタのしきい値のばらつきの影響を受けることになる
。
出力Ｖｏｕｔを精度良く制御するためには、出力Ｖｏｕｔをフィードバックする構成を採
用すればよい。図２２（Ｂ）には、出力Ｖｏｕｔをフィードバックする場合の回路構成の
一例を示す。図２２（Ｂ）中の昇圧回路２１９は、図２２（Ａ）に示す昇圧回路２１９に
相当するものである。
昇圧回路２１９の出力端子は、抵抗Ｒ１を介して、センスアンプ回路の一方の入力端子と
接続されている。また、センスアンプ回路の一方の入力端子は、抵抗Ｒ２を介して、接地
されている。つまり、センスアンプ回路の一方の入力端子には、出力Ｖｏｕｔに対応する
電位Ｖ１が入力されることになる。ここで、Ｖ１＝Ｖｏｕｔ・Ｒ２／（Ｒ１＋Ｒ２）であ
る。
また、センスアンプ回路の他方の入力端子には、参照電位Ｖｒｅｆが入力される。つまり
、センスアンプ回路ではＶ１とＶｒｅｆとが比較されることになる。センスアンプ回路の
出力端子は、制御回路に接続される。また、制御回路にはクロック信号ＣＬＫ０が入力さ
れる。制御回路は、センスアンプ回路からの出力に応じて、昇圧回路２１９にクロック信
号ＣＬＫ及び反転クロック信号ＣＬＫＢを出力する。
Ｖ１＞Ｖｒｅｆの場合、センスアンプ回路の出力ｓｉｇ＿１がアサートされ、制御回路は
、昇圧回路２１９へのクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの供給を停止す
る。これにより、昇圧動作が停止することになるため、電位Ｖｏｕｔの上昇は停止する。
そして、昇圧回路２１９の出力に接続される回路が電力を消費することで、電位Ｖｏｕｔ
は徐々に低下する。
Ｖ１＜Ｖｒｅｆの場合、センスアンプ回路の出力ｓｉｇ＿１がデアサートされ、制御回路
は、昇圧回路２１９へのクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの供給を開始
する。これにより、昇圧動作が行われるため、電位Ｖｏｕｔは徐々に上昇する。
このように、昇圧回路２１９の出力電位Ｖｏｕｔをフィードバックすることで、昇圧回路
２１９の出力電位Ｖｏｕｔを一定の値に保つことが可能である。当該構成は、ダイオード
にばらつきがある場合には特に有効である。また、参照電位Ｖｒｅｆをもとに、所定の電
位を生成したい場合などにおいても有効である。なお、昇圧回路２１９では、異なる複数
の参照電位を用いることで、複数の電位を生成することも可能である。
昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きくとることがで
きる。このため、電位差の最小単位を変更することなく、より高い電位を生成することが
可能である。つまり、一のメモリセルの記憶容量を増大させることが可能である。
図２３には、センスアンプ回路の一例として、差動型センスアンプを示す。差動型センス
アンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（－）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋
）とＶｉｎ（－）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（－）であればＶｏｕｔは概ね
Ｈｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（－）であればＶｏｕｔは概ねＬｏｗ出力となる。
図２４には、センスアンプ回路の一例として、ラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する
。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源を遮断する。そして、比較
を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとし
て、電源を供給すると、電源供給前の電位がＶ１＞Ｖ２であれば、Ｖ１はＨｉｇｈ出力、
Ｖ２はＬｏｗ出力となり、Ｖ１＜Ｖ２であれば、Ｖ１はＬｏｗ出力、Ｖ２はＨｉｇｈ出力
となる。このようにして、Ｖ１とＶ２の差を増幅する。
書き込み動作のタイミングチャートの一例を図２５（Ａ）に示す。図に示すのは、メモリ
セルにデータ”１０ｂ”を書き込む場合のタイミングチャートである。選択される第２信
号線Ｓ２は第１信号線Ｓ１より早く０［Ｖ］になる。書き込み期間の第１信号線Ｓ１の電
位はＶ１０となる。なお、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬは０［Ｖ］である
。また、読み出し動作のタイミングチャートの一例を図２５（Ｂ）に示す。図に示すのは
、メモリセルからデータ”１０ｂ”を読み出す場合のタイミングチャートである。選択さ
れたワード線ＷＬがアサートされ、ソース線ＳＬがＶｓ＿ｒｅａｄ［Ｖ］となると、ビッ
ト線ＢＬはメモリセルのデータ”１０ｂ”に対応して、Ｖ１０－Ｖｔｈ［Ｖ］に充電され
る。その結果、ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２、がそれぞれ”１”、
”１”、”０”となる。なお、第１信号線Ｓ１、第２信号線Ｓ２は０［Ｖ］である。
ここで、具体的な動作電位（電圧）の一例を示す。例えば、トランジスタ２０１のしきい
値電圧を約０．３Ｖ、電源電位をＶＤＤ＝２Ｖとし、Ｖ１１＝１．６Ｖ、Ｖ１０＝１．２
Ｖ、Ｖ０１＝０．８Ｖ、Ｖ００＝０Ｖ、及びＶｒｅｆ０＝０．６Ｖ、Ｖｒｅｆ１＝１．０
Ｖ、Ｖｒｅｆ２＝１．４Ｖ、とすることができる。電位Ｖｐｃは例えば、０Ｖとするとよ
い。
また、本実施の形態では、第１信号線Ｓ１をビット線ＢＬ方向（列方向）に配置し、第２
信号線Ｓ２をワード線ＷＬ方向（行方向）に配置する構成としたが、必ずしもこれに限ら
れるものではない。例えば、第１信号線Ｓ１をワード線ＷＬ方向（行方向）に配置し、第
２信号線Ｓ２をビット線ＢＬ方向（列方向）に配置する構成としてもよい。その場合、第
１の信号線Ｓ１が接続される駆動回路及び第２の信号線Ｓ２が接続される駆動回路は適宜
配置すればよい。
本実施の形態では、４値のメモリセルの動作、つまり、１つのメモリセルに４つの異なる
状態のいずれかを書き込み、また、読み出す場合について説明したが、回路構成を適宜変
更することで、ｎ値のメモリセルの動作、つまり、任意のｎの異なる状態のいずれか（ｎ
は２以上の整数）の書き込み及び読み出しが可能である。
例えば、８値のメモリセルでは、２値の場合と比較して、メモリ容量は３倍となる。書き
込みでは、ノードＡの電位を決める書き込み電位を８種類準備して、８つの状態を生成す
る。読み出しでは、８つの状態を区別することが可能な７種類の参照電位を準備する。読
み出しでは、センスアンプを１つ設け、７回の比較を行って読み出すことが可能である。
また、比較結果をフィードバックすることで、比較回数を３回に減らすことも可能である
。ソース線ＳＬを駆動する読み出し方式では、センスアンプを７つ設けることにより、１
回の比較で読み出すこともできる。また、複数個のセンスアンプを設けて複数回の比較を
行う構成も可能である。
一般に、２ｋ（ｋは１以上の整数）値のメモリセルでは、２値の場合と比較して、メモリ
容量はｋ倍となる。書き込みでは、ノードＡの電位を決める書き込み電位を２ｋ種類準備
して、２ｋ個の状態を生成する。読み出しでは、２ｋ個の状態を区別することが可能な２
ｋ－１種類の参照電位を準備するとよい。センスアンプを１つ設けて２ｋ－１回の比較を
行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回
数をｋ回に減らすことも可能である。ソース線ＳＬを駆動する読み出し方式では、センス
アンプを２ｋ－１個設けて、１回の比較で読み出すこともできる。また、複数個のセンス
アンプを設けて、複数回の比較を行う構成も可能である。
本実施の形態に係る半導体装置は、トランジスタ２０２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の記憶装置として用いることが可能である。
また、トランジスタ２０２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。
これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動
作に起因する動作速度の低下を抑制することができる。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくす
ることができる。よって、半導体装置の小型化、高集積化を図ることができる。また、書
き込み動作において、フローティングとなるノードの電位を直接制御することができるの
で、多値型のメモリに要求される高精度の半導体装置のしきい値電圧制御を容易に行うこ
とができる。また、これにより、多値型のメモリに要求される書き込み後の状態確認を省
くこともできるので、その場合は書き込みに掛かる時間を短縮することができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明
する。
本実施の形態では、図１６に示した記憶素子の回路構成を用いて、実施の形態２とは異な
る読み出し動作を行う場合を示す。なお、図１６において、容量素子２０５は有さない場
合もある。記憶素子は多値型であり、４値型の場合を説明する。メモリセル２００の４状
態をデータ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”とし、その時のノードＡの
電位をＶ００、Ｖ０１、Ｖ１０、Ｖ１１（Ｖ００＜Ｖ０１＜Ｖ１０＜Ｖ１１）とする。
メモリセル２００へ書き込みを行う場合、ソース線ＳＬを０［Ｖ］、ワード線ＷＬを０［
Ｖ］、ビット線ＢＬを０［Ｖ］、第２信号線Ｓ２を２［Ｖ］とする。データ”００ｂ”を
書き込む場合には、第１信号線Ｓ１をＶ００［Ｖ］とする。データ”０１ｂ”を書き込む
場合には、第１信号線Ｓ１をＶ０１［Ｖ］とする。データ”１０ｂ”を書き込む場合には
、第１信号線Ｓ１をＶ１０［Ｖ］とする。データ”１１ｂ”を書き込む場合には、第１信
号線Ｓ１をＶ１１［Ｖ］とする。このとき、トランジスタ２０３はオフ状態、トランジス
タ２０２はオン状態となる。なお、書き込み終了にあたっては、第１信号線Ｓ１の電位が
変化する前に、第２信号線Ｓ２を０［Ｖ］として、トランジスタ２０２をオフ状態にする
。
その結果、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”書き込み後にはトラ
ンジスタ２０１のゲート電極に接続されるノード（以下、ノードＡ）の電位がそれぞれ、
約Ｖ００［Ｖ］、約Ｖ０１［Ｖ］、約Ｖ１０［Ｖ］、約Ｖ１１［Ｖ］となる。ノードＡに
は、第１信号線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ２０２のオフ電流
が極めて小さい、あるいは実質０であることから、トランジスタ２０１のゲート電極の電
位は長時間にわたって保持される。
次に、メモリセル２００の読み出しを行う場合は、ソース線ＳＬを０［Ｖ］、ワード線Ｗ
ＬをＶＤＤ、第２信号線Ｓ２を０［Ｖ］、第１信号線Ｓ１を０［Ｖ］とし、ビット線ＢＬ
に接続されている読み出し回路２１１を動作状態とする。このとき、トランジスタ２０３
はオン状態、トランジスタ２０２はオフ状態となる。
その結果、メモリセル２００の状態に応じて、メモリセル２００のソース線ＳＬと対応す
るビット線ＢＬ間の実効的な抵抗値が決まる。ノードＡの電位が高いほど、実効的な抵抗
値は低くなる。読み出し回路は、この抵抗値の違いから生じる電位の違いから、データ”
００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”を読み出すことができる。なお、ノード
Ａの電位が最も低い状態”００ｂ”以外は、トランジスタ２０１はオン状態となるのが好
適である。
図２６に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図の他の一例を示す。
図２６に示す半導体装置は、ｍ本のワード線ＷＬ及び第２信号線Ｓ２と、ｎ本のビット線
ＢＬ及び第１信号線Ｓ１と、複数のメモリセル２００（１、１）～２００（ｍ、ｎ）が縦
ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルア
レイ２１０と、読み出し回路２１１や、第１信号線駆動回路２１２や、第２信号線及びワ
ード線の駆動回路２１３や、電位生成回路２１４といった周辺回路によって構成されてい
る。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
各メモリセル例えば、メモリセル２００（ｉ、ｊ）を考える。ここで、ｉは１以上ｍ以下
の整数、ｊは１以上ｎ以下の整数とする。メモリセル２００（ｉ、ｊ）は、ビット線ＢＬ
（ｊ）、第１信号線Ｓ１（ｊ）、ワード線ＷＬ（ｉ）及び第２信号線Ｓ２（ｉ）、ソース
配線にそれぞれ接続されている。ソース配線にはソース線電位Ｖｓ（たとえば０［Ｖ］）
が印加される。また、ビット線ＢＬ（１）～ＢＬ（ｎ）は読み出し回路２１１に、第１信
号線Ｓ１（１）～Ｓ１（ｎ）は第１信号線駆動回路２１２に、ワード線ＷＬ（１）～ＷＬ
（ｍ）及び第２信号線Ｓ２（１）～Ｓ２（ｍ）は第２信号線及びワード線の駆動回路２１
３にそれぞれ接続されている。
なお、電位生成回路２１４、第２信号線及びワード線の駆動回路２１３、第１信号線駆動
回路２１２の構成は、例えば、図２１の構成、図１８の構成及び図１９の構成と同様の構
成とすることができる。
図２７には読み出し回路２２１の一例を示す。読み出し回路２２１は、センスアンプ回路
、参照セル２２５、論理回路２２９、マルチプレクサ（ＭＵＸ２）、フリップフロップ回
路ＦＦ０、ＦＦ１、ＦＦ２、バイアス回路２２３などを有する。参照セル２２５はトラン
ジスタ２１６、トランジスタ２１７、トランジスタ２１８を有する。参照セル２２５が有
するトランジスタ２１６、２１７、２１８はメモリセルが有するトランジスタ２０１、２
０２、２０３にそれぞれ対応し、メモリセルと同じ回路構成を有する。トランジスタ２１
６及びトランジスタ２１８は、酸化物半導体以外の材料を用いて形成されており、トラン
ジスタ２１７は酸化物半導体を用いて形成されているのが好適である。また、メモリセル
が容量素子２０５を有する場合には、参照セル２２５も容量素子を有するのが好適である
。バイアス回路２２３の２つの出力端子は、それぞれスイッチを介してビット線ＢＬ及び
参照セル２２５が有するトランジスタ２１８のドレイン電極に接続される。また、バイア
ス回路２２３の出力端子は、センスアンプ回路の入力端子に接続される。センスアンプ回
路の出力端子は、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２に接続される。フリップ
フロップ回路ＦＦ０、ＦＦ１、ＦＦ２の出力端子は、論理回路２２９の入力端子と接続さ
れる。マルチプレクサ（ＭＵＸ２）には信号ＲＥ０、ＲＥ１、ＲＥ２、及び参照電位Ｖｒ
ｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２、ＧＮＤが入力される。マルチプレクサ（ＭＵＸ２）の
出力端子は、参照セル２２５が有するトランジスタ２１７のソース電極またはドレイン電
極の一方に接続されている。また、ビット線ＢＬおよび参照セル２２５が有するトランジ
スタ２１８のドレイン電極はスイッチを介して配線Ｖｐｃに接続される。なお、上記スイ
ッチは、信号ΦＡによって制御される。
読み出し回路２２１は、メモリセルから出力された電位と参照セル２２５から出力された
電位を比較して、メモリセルと参照セル２２５のコンダクタンスを比較する構成である。
本構成はセンスアンプ回路を１つ有し、４つの状態を読み出すために３回の比較を行うこ
ととする。つまり、３種類の参照電位に対して、それぞれメモリセルと参照セル２２５の
コンダクタンスを比較する。３回の比較は、信号ＲＥ０、ＲＥ１、ＲＥ２、及びΦＡによ
って制御される。マルチプレクサ（ＭＵＸ２）は、信号ＲＥ０、ＲＥ１、ＲＥ２の値に応
じて、３種類の参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２、または、ＧＮＤのいずれ
かを選択する。マルチプレクサ（ＭＵＸ２）の振る舞いを表３に示す。また、フリップフ
ロップ回路ＦＦ０、ＦＦ１、ＦＦ２は、それぞれ、信号ＲＥ０、ＲＥ１、ＲＥ２によって
制御され、センスアンプの出力信号ＳＡ＿ＯＵＴの値を格納する。
Figure 0007256246000004
参照電位は、Ｖ００＜Ｖｒｅｆ０＜Ｖ０１＜Ｖｒｅｆ１＜Ｖ１０＜Ｖｒｅｆ２＜Ｖ１１と
なるように値を決める。このようにすることで、３回の比較の結果、４つの状態を読み出
すことができる。データ”００ｂ”の場合には、ＦＦ０、ＦＦ１、ＦＦ２の値が”０”、
”０”、”０”、データ”０１ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”
０”、”０”、データ”１０ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”１
”、”０”、データ”１１ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”１”
、”１”となる。このように、メモリセルの状態を３ビットのデジタル信号として読み出
すことができる。その後、表２に示す論理値表で表される論理回路２２９を用いて、２ビ
ットのデータＤＯが生成され、読み出し回路から出力される。
なお、図２７に示した読み出し回路では、信号ＲＥがデアサートさると、ビット線ＢＬ及
び参照セル２２５を配線Ｖｐｃに接続しプリチャージを行う。信号ＲＥがアサートされる
と、ビット線ＢＬとバイアス回路２２３、参照セル２２５とバイアス回路２２３がそれぞ
れ導通する。
なお、プリチャージは行わなくても良い。本回路では、センスアンプ回路に入力する二つ
の信号を生成する回路同士の構成を、極力同じにするのが好適である。例えば、参照セル
２２５とメモリセルで対応するトランジスタを同じ構成とするのが好適である。対応する
バイアス回路２２３やスイッチも同じ構成とするのが好適である。
書き込み動作のタイミングチャートは図２５（Ａ）と同様である。読み出し動作のタイミ
ングチャートの一例を図２８に示す。図に示すのは、メモリセルからデータ”１０ｂ”を
読み出す場合のタイミングチャートである。信号ＲＥ０、ＲＥ１、ＲＥ２がアサートされ
る期間では、それぞれマルチプレクサ（ＭＵＸ２）の出力ＭＵＸ２＿ＯＵＴにＶｒｅｆ０
、Ｖｒｅｆ１、Ｖｒｅｆ２が入力される。各期間の前半は信号ΦＡがアサートされ、参照
セル２２５のトランジスタのノードＢに所定の電位が印加される。各期間の後半は信号Φ
Ａがデアサートされ、参照セル２２５のトランジスタのノードＢに所定の電位が保持され
るとともに、参照セル２２５が有するトランジスタ２１８のドレイン電極がバイアス回路
２２３に接続される。そして、センスアンプ回路での比較結果が、フリップフロップ回路
ＦＦ０、ＦＦ１、ＦＦ２にそれぞれ格納される。メモリセルのデータが”１０ｂ”の場合
には、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２の値は”１”、”１”、”０”とな
る。なお、第１信号線Ｓ１、第２信号線Ｓ２は０［Ｖ］である。
次に、図２０に示した形態とは異なる読み出し回路および読み出し方法について説明する
。
図２９には読み出し回路２３１の一例を示す。読み出し回路２３１は、センスアンプ回路
、複数の参照セル（参照セル２２５ａ、参照セル２２５ｂ、参照セル２２５ｃ）、論理回
路２２９、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２、バイアス回路２２３などを有
する。
複数の参照セルは、それぞれトランジスタ２１６、トランジスタ２１７、トランジスタ２
１８を有する。トランジスタ２１６、２１７、２１８はメモリセル２００が有するトラン
ジスタ２０１、２０２、２０３にそれぞれ対応し、メモリセル２００と同じ回路構成を有
する。トランジスタ２１６及びトランジスタ２１８は、酸化物半導体以外の材料を用いて
形成されており、トランジスタ２１７は酸化物半導体を用いて形成されていることが好ま
しい。また、メモリセルが容量素子２０５を有する場合には、参照セルも容量素子を有す
ることが好ましい。バイアス回路２２３の２つの出力端子は、それぞれスイッチを介して
ビット線ＢＬ及び複数の参照セルが有するトランジスタ２１８のドレイン電極に接続され
る。また、バイアス回路２２３の出力端子は、センスアンプ回路の入力端子に接続される
。センスアンプ回路の出力端子は、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２に接続
される。フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２の出力端子は、論理回路２２９の
入力端子と接続される。また、ビット線ＢＬおよび複数の参照セルが有するトランジスタ
２１８のドレイン電極はスイッチを介して配線Ｖｐｃに接続される。なお、上記スイッチ
は、リードイネーブル信号（ＲＥ信号）によって制御される。
読み出し回路２３１は、メモリセルから出力された電位と参照セル２２５から出力された
電位を比較して、メモリセルと複数の参照セルのコンダクタンスを比較する構成である。
本構成はセンスアンプ回路を１つ有し、４つの状態を読み出すために３回の比較を行うこ
ととする。つまり、メモリセルと３つの参照セルのコンダクタンスをそれぞれ比較する。
３回の比較は、信号ＲＥ０、ＲＥ１、ＲＥ２によって制御される。３つの参照セルは、ト
ランジスタ２１６のゲート電極がトランジスタ２１７を介して、Ｖｒｅｆ０、Ｖｒｅｆ１
、Ｖｒｅｆ２がそれぞれ入力されている。読み出しを行う前に、信号ΦＡをアサートし、
すべてのトランジスタ２１７をオン状態とし、参照セルへの書き込みを行っておく。参照
セルへの書き込みは、読み出し動作前に一度行っておけば良い。勿論、数回の読み出しに
一回、あるいは毎回行っても構わない。また、フリップフロップ回路ＦＦ０、ＦＦ１、Ｆ
Ｆ２は、それぞれ、信号ＲＥ０、ＲＥ１、ＲＥ２によって制御され、センスアンプの出力
信号ＳＡ＿ＯＵＴの値を格納する。
参照電位は、Ｖ００＜Ｖｒｅｆ０＜Ｖ０１＜Ｖｒｅｆ１＜Ｖ１０＜Ｖｒｅｆ２＜Ｖ１１と
なるように値を決める。このようにすることで、３回の比較の結果、４つの状態を読み出
すことができる。データ”００ｂ”の場合には、ＦＦ０、ＦＦ１、ＦＦ２の値が”０”、
”０”、”０”、データ”０１ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”
０”、”０”、データ”１０ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”１
”、”０”、データ”１１ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”１”
、”１”となる。このように、メモリセルの状態を３ビットのデジタル信号として読み出
すことができる。その後、表２に示す論理値表で表される論理回路２２９を用いて、２ビ
ットのデータＤＯが生成され、読み出し回路から出力される。
なお、図２９に示した読み出し回路では、ＲＥ信号がデアサートされると、ビット線ＢＬ
及び参照セルをＶｐｃに接続しプリチャージを行う。ＲＥ信号がアサートされると、ビッ
ト線ＢＬとバイアス回路２２３、参照セルとバイアス回路２２３がそれぞれ導通する。
なお、プリチャージは行わなくても良い。本回路では、センスアンプ回路に入力する二つ
の信号を生成する回路同士の構成を、極力同じにするのが好適である。例えば、参照セル
とメモリセルで対応するトランジスタを同じ構成とするのが好適である。対応するバイア
ス回路２２３やスイッチも同じ構成とするのが好適である。
書き込み動作のタイミングチャートは図２５（Ａ）と同様である。読み出し動作のタイミ
ングチャートの一例を図３０に示す。図に示すのは、メモリセルからデータ”１０ｂ”を
読み出す場合のタイミングチャートである。ＲＥ０、ＲＥ１、ＲＥ２がアサートされる期
間では、それぞれ、参照セル２２５ａ、参照セル２２５ｂ、参照セル２２５ｃが選択され
バイアス回路２２３に接続される。そして、センスアンプ回路での比較結果が、フリップ
フロップ回路ＦＦ０、ＦＦ１、ＦＦ２にそれぞれ格納される。メモリセルのデータが”１
０ｂ”の場合には、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２の値は”１”、”１”
、”０”となる。なお、第１信号線Ｓ１、第２信号線Ｓ２は０［Ｖ］である。
具体的な動作電位（電圧）の一例を示す。例えば、トランジスタ２０１のしきい値電圧を
約０．３Ｖ、電源電位をＶＤＤ＝２Ｖとし、Ｖ１１＝１．６Ｖ、Ｖ１０＝１．２Ｖ、Ｖ０
１＝０．８Ｖ、Ｖ００＝０Ｖ、及びＶｒｅｆ０＝０．６Ｖ、Ｖｒｅｆ１＝１．０Ｖ、Ｖｒ
ｅｆ２＝１．４Ｖ、とすることができる。電位Ｖｐｃは例えば、０Ｖとするとよい。
また、本実施の形態では、第１信号線Ｓ１をビット線ＢＬ方向（列方向）に配置し、第２
信号線Ｓ２をワード線ＷＬ方向（行方向）に配置する構成としたが、必ずしもこれに限ら
れるものではない。例えば、第１信号線Ｓ１をワード線ＷＬ方向（行方向）に配置し、第
２信号線Ｓ２をビット線ＢＬ方向（列方向）に配置する構成としてもよい。その場合、第
１の信号線Ｓ１が接続される駆動回路及び第２の信号線Ｓ２が接続される駆動回路は適宜
配置すればよい。
本実施の形態では、４値のメモリセルの動作、つまり、１つのメモリセルに４つの異なる
状態のいずれかを書き込み、また、読み出す場合について説明したが、回路構成を適宜変
更することで、ｎ値のメモリセルの動作、つまり、任意のｎの異なる状態のいずれか（ｎ
は２以上の整数）の書き込み及び読み出しが可能である。
例えば、８値のメモリセルでは、２値の場合と比較して、メモリ容量は３倍となる。書き
込みでは、ノードＡの電位を決める書き込み電位を８種類準備して、８つの状態を生成す
る。読み出しでは、８つの状態を区別することが可能な７種類の参照電位を準備する。読
み出しでは、センスアンプを１つ設け、７回の比較を行って読み出すことが可能である。
また、比較結果をフィードバックすることで、比較回数を３回に減らすことも可能である
。ソース線ＳＬを駆動する読み出し方式では、センスアンプを７つ設けることにより、１
回の比較で読み出すこともできる。また、複数個のセンスアンプを設けて複数回の比較を
行う構成も可能である。
一般に、２ｋ（ｋは１以上の整数）値のメモリセルでは、２値の場合と比較して、メモリ
容量はｋ倍となる。書き込みでは、ノードＡの電位を決める書き込み電位を２ｋ種類準備
して、２ｋ個の状態を生成する。読み出しでは、２ｋ個の状態を区別することが可能な２
ｋ－１種類の参照電位を準備するとよい。センスアンプを１つ設けて２ｋ－１回の比較を
行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回
数をｋ回に減らすことも可能である。ソース線ＳＬを駆動する読み出し方式では、センス
アンプを２ｋ－１個設けて、１回の比較で読み出すこともできる。また、複数個のセンス
アンプを設けて、複数回の比較を行う構成も可能である。
本実施の形態に係る半導体装置は、トランジスタ２０２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の記憶装置として用いることが可能である。
また、トランジスタ２０２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。
これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動
作に起因する動作速度の低下を抑制することができる。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくす
ることができる。よって、半導体装置の小型化、高集積化を図ることができる。また、書
き込み動作において、フローティングとなるノードの電位を直接制御することができるの
で、多値型のメモリに要求される高精度の半導体装置のしきい値電圧制御を容易に行うこ
とができる。また、これにより、多値型のメモリに要求される書き込み後の状態確認を省
くこともできるので、その場合は書き込みに掛かる時間を短縮することができる。
（実施の形態４）
本実施の形態では、実施の形態２及び３とは異なる半導体装置の回路構成及び動作の一例
について説明する。
半導体装置が有するメモリセルの回路図の一例を図３１に示す。図３１に示すメモリセル
２４０は、ソース線ＳＬと、ビット線ＢＬと、第１信号線Ｓ１と、第２信号線Ｓ２と、ワ
ード線ＷＬと、トランジスタ２０１と、トランジスタ２０２と、容量素子２０４とから構
成されている。トランジスタ２０１は、酸化物半導体以外の材料を用いて形成されており
、トランジスタ２０２は酸化物半導体を用いて形成されている。
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはド
レイン電極の一方と、容量素子２０４の一方の電極とは、電気的に接続されている。また
、ソース線ＳＬと、トランジスタ２０１のソース電極とは、電気的に接続され、ビット線
ＢＬと、トランジスタ２０１のドレイン電極とは、電気的に接続され、第１信号線Ｓ１と
、トランジスタ２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、
第２信号線Ｓ２と、トランジスタ２０２のゲート電極とは、電気的に接続され、ワード線
ＷＬと、容量素子２０４の他方の電極とは、電気的に接続されている。
次に、図３１に示すメモリセル２４０の動作について説明する。ここでは、４値型の場合
を説明する。メモリセル２４０の４状態をデータ”００ｂ”、”０１ｂ”、”１０ｂ”、
”１１ｂ”とし、その時のノードＡの電位をそれぞれＶ００、Ｖ０１、Ｖ１０、Ｖ１１（
Ｖ００＜Ｖ０１＜Ｖ１０＜Ｖ１１）とする。
メモリセル２４０へ書き込みを行う場合、ソース線ＳＬを０［Ｖ］、ワード線ＷＬを０［
Ｖ］、ビット線ＢＬを０［Ｖ］、第２信号線Ｓ２をＶＤＤとする。データ”００ｂ”を書
き込む場合には、第１信号線Ｓ１をＶ００［Ｖ］とする。データ”０１ｂ”を書き込む場
合には、第１信号線Ｓ１をＶ０１［Ｖ］とする。データ”１０ｂ”を書き込む場合には、
第１信号線Ｓ１をＶ１０［Ｖ］とする。データ”１１ｂ”を書き込む場合には、第１信号
線Ｓ１をＶ１１［Ｖ］とする。このとき、トランジスタ２０１はオフ状態、トランジスタ
２０２はオン状態となる。なお、書き込み終了にあたっては、第１信号線Ｓ１の電位が変
化する前に、第２信号線Ｓ２を０［Ｖ］として、トランジスタ２０２をオフ状態にする。
その結果、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”書き込み後（ワード
線ＷＬ電位を０［Ｖ］とする）にはトランジスタ２０１のゲート電極に接続されるノード
（以下、ノードＡ）の電位がそれぞれ、約Ｖ００［Ｖ］、約Ｖ０１［Ｖ］、約Ｖ１０［Ｖ
］、約Ｖ１１［Ｖ］となる。ノードＡには、第１信号線Ｓ１の電位に応じた電荷が蓄積さ
れるが、トランジスタ２０２のオフ電流が極めて小さい、あるいは実質０であることから
、トランジスタ２０１のゲート電極の電位は長時間にわたって保持される。
メモリセル２４０の読み出しを行う場合は、ソース線ＳＬを０［Ｖ］、第２信号線Ｓ２を
０［Ｖ］、第１信号線Ｓ１を０［Ｖ］とし、ビット線ＢＬに接続されている読み出し回路
を動作状態とする。このとき、トランジスタ２０２は、オフ状態となる。
そして、ワード線ＷＬをＶ＿ＷＬ［Ｖ］とする。メモリセル２４０のノードＡの電位は、
ワード線ＷＬの電位に依存し、ワード線ＷＬの電位が高いほど、メモリセル２４０のノー
ドＡの電位も高くなる。例えば、異なる４状態のメモリセルに対して、ワード線ＷＬの電
位を低電位から高電位へと変化させると、データ”１１ｂ”のメモリセルのトランジスタ
２０１が最初にオン状態となり、続いて、データ”１０ｂ”、”０１ｂ”、”００ｂ”の
メモリセルが順にオン状態となる。これは、ワード線ＷＬ電位を適切に選択することで、
メモリセルの状態（つまり、メモリセルのデータ）が識別可能であることを意味する。ワ
ード線ＷＬの電位を適切に選択すると、トランジスタ２０１がオン状態のメモリセルは低
抵抗状態となり、トランジスタ２０１がオフ状態のメモリセルは高抵抗状態となるから、
この抵抗状態を読み出し回路によって区別することで、データ”００ｂ”、”０１ｂ”、
”１０ｂ”、”１１ｂ”を読み出すことができる。
図３２に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図の他の一例を示す。
図３２に示す半導体装置は、ｍ本のワード線ＷＬ及び第２信号線Ｓ２と、ｎ本のビット線
ＢＬ及び第１信号線Ｓ１と、複数のメモリセル２４０（１、１）～２４０（ｍ、ｎ）が縦
ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルア
レイ２１０と、読み出し回路２３１や、第１信号線駆動回路２１２や、第２信号線及びワ
ード線の駆動回路２２３や、電位生成回路２１４といった周辺回路によって構成されてい
る。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
各メモリセル例えば、メモリセル２４０（ｉ、ｊ）を考える。ここで、ｉは１以上ｍ以下
の整数、ｊは１以上ｎ以下の整数）。メモリセル２４０（ｉ、ｊ）は、ビット線ＢＬ（ｊ
）、第１信号線Ｓ１（ｊ）、ワード線ＷＬ（ｉ）及び第２信号線Ｓ２（ｉ）、ソース配線
ＳＬにそれぞれ接続されている。ソース配線ＳＬにはソース線電位Ｖｓ（たとえば０［Ｖ
］）が印加される。また、ビット線ＢＬ（１）～ＢＬ（ｎ）は読み出し回路２３１に、第
１信号線Ｓ１（１）～Ｓ１（ｎ）は第１信号線駆動回路２１２に、ワード線ＷＬ（１）～
ＷＬ（ｍ）及び第２信号線Ｓ２（１）～Ｓ２（ｍ）は第２信号線Ｓ２及びワード線ＷＬの
駆動回路２２３にそれぞれ接続されている。
なお、第１信号線駆動回路２１２及び電位生成回路２１４の構成はそれぞれ、図１９及び
図２１に示した構成を適用すればよい。
図３３に読み出し回路の一例を示す。読み出し回路は、センスアンプ回路、フリップフロ
ップ回路、バイアス回路２２４などを有する。バイアス回路２２４は、スイッチを介して
ビット線ＢＬに接続される。また、バイアス回路２２４は、センスアンプ回路の入力端子
に接続される。センスアンプ回路の他方の入力端子には、参照電位Ｖｒが入力される。ま
た、センスアンプ回路の出力端子は、フリップフロップ回路ＦＦ０、ＦＦ１の入力端子と
接続されている。なお、上記スイッチは、リードイネーブル信号（ＲＥ信号）によって制
御される。読み出し回路は、ビット線ＢＬと接続された、指定されたメモリセルがビット
線ＢＬに出力する電位を読み出すことによりデータを読み出すことができる。ビット線Ｂ
Ｌの電位はコンダクタンスに対応して変化する。なお、メモリセルのコンダクタンスを読
み出すとは、メモリセルを構成するトランジスタ２０１のオン状態またはオフ状態を読み
出すことをいう。
図３３に示す読み出し回路は、一のセンスアンプ回路を有し、４つの異なる状態を識別す
るために２回の比較を行うこととする。２回の比較は、信号ＲＥ０、ＲＥ１によって制御
される。フリップフロップ回路ＦＦ０、ＦＦ１はそれぞれ信号ＲＥ０、ＲＥ１によって制
御され、センスアンプ回路の出力信号の値を格納する。フリップフロップ回路ＦＦ０の出
力はＤＯ［１］として、フリップフロップ回路ＦＦ１の出力はＤＯ［０］として、読み出
し回路から出力される。
なお、図示した読み出し回路では、ＲＥ信号がデアサートされると、ビット線ＢＬを配線
Ｖｐｃに接続しプリチャージを行う。ＲＥ信号がアサートされると、ビット線ＢＬとバイ
アス回路２２４が導通する。なお、プリチャージは行わなくても良い。
図３４には第２信号線Ｓ２及びワード線ＷＬの駆動回路２２３の他の一例を示す。
図３４に示す第２信号線及びワード線の駆動回路２２３はアドレス信号ＡＤＲが入力され
ると、アドレスが指定した行（選択行）がアサートされ、それ以外の行（非選択行）はデ
アサートされる。第２信号線Ｓ２は、ＷＥ信号がアサートされるとデコーダ出力に接続さ
れ、ＷＥ信号がデアサートされるとＧＮＤに接続される。選択行のワード線ＷＬは、マル
チプレクサ（ＭＵＸ３）の出力Ｖ＿ＷＬに接続され、非選択行のワード線ＷＬはＧＮＤに
接続される。マルチプレクサ（ＭＵＸ３）は、信号ＲＥ０、ＲＥ１、ＤＯ０の値に応じて
、３種類の参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２、または、ＧＮＤのいずれかを
選択する。マルチプレクサ（ＭＵＸ３）の振る舞いを表４に示す。
Figure 0007256246000005
３種類の参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２（Ｖｒｅｆ０＜Ｖｅｒｆ１＜Ｖｒ
ｅｆ２）について説明する。Ｖｒｅｆ０としては、ワード線ＷＬの電位として選択された
場合に、データ”００ｂ”のメモリセルのトランジスタ２０１をオフ状態とし、データ”
０１ｂ”のメモリセルのトランジスタ２０１をオン状態とする電位を選択する。また、Ｖ
ｒｅｆ１としては、ワード線ＷＬの電位として選択された場合に、データ”０１ｂ”のメ
モリセルのトランジスタ２０１をオフ状態とし、データ”１０ｂ”のメモリセルのトラン
ジスタ２０１をオン状態とする電位を選択する。また、Ｖｒｅｆ２としては、ワード線Ｗ
Ｌの電位として選択された場合に、データ”１０ｂ”のメモリセルのトランジスタ２０１
をオフ状態とし、データ”１１ｂ”のメモリセルのトランジスタ２０１をオン状態とする
電位を選択する。
本読み出し回路は、２回の比較を行うことで読み出しを行う。１回目はＶｒｅｆ１を用い
て比較を行う。２回目は、Ｖｒｅｆ１を用いた比較結果ＦＦ０が”０”であればＶｒｅｆ
２を用いて比較を行い、”１”であればＶｒｅｆ０を用いて比較を行う。このようにする
ことで、４つの状態を２回の比較によって読み出すことが可能となる。
書き込み動作のタイミングチャートは、図２５（Ａ）と同様である。また、読み出し動作
のタイミングチャートの一例を図３５に示す。図に示すのは、メモリセルからデータ”１
０ｂ”を読み出す場合のタイミングチャートである。ＲＥ０、ＲＥ１がアサートされる期
間では、それぞれ選択されたワード線ＷＬにＶｒｅｆ１、Ｖｒｅｆ２が入力され、センス
アンプ回路での比較結果が、フリップフロップ回路ＦＦ０、ＦＦ１にそれぞれ格納される
。メモリセルのデータが”１０ｂ”の場合には、フリップフロップ回路ＦＦ０、ＦＦ１の
値は”１”、”０”となる。なお、第１信号線Ｓ１、第２信号線Ｓ２は０［Ｖ］である。
具体的な動作電位（電圧）の一例を示す。例えば、トランジスタ２０１のしきい値電圧Ｖ
ｔｈ＝２．２Ｖとする。ノードＡの電位は、ワード線ＷＬ－ノードＡ間容量Ｃ１と、トラ
ンジスタ２０２のゲート容量Ｃ２に依存するが、ここでは、一例として、トランジスタ２
０２がオフ状態でＣ１／Ｃ２＞＞１、オン状態でＣ１／Ｃ２＝１であるとする。図３６に
は、ソース線ＳＬが０［Ｖ］のときの、ノードＡの電位とワード線ＷＬ電位の関係を示す
。図３６より、例えば、書き込み時のデータ”００ｂ”のノードＡ電位を０Ｖ、データ”
０１ｂ”のノードＡ電位を０．８Ｖ、データ”１０ｂ”のノードＡ電位を１．２Ｖ、デー
タ”１１ｂ”のノードＡ電位を１．６Ｖとした場合、参照電位はＶｒｅｆ０＝０．６Ｖ、
Ｖｒｅｆ１＝１．０Ｖ、Ｖｒｅｆ２＝１．４Ｖとするとよいことがわかる。
なお、書き込み後（ワード線ＷＬ電位が０［Ｖ］）のトランジスタ２０１のノードＡの電
位は、トランジスタ２０１のしきい値電圧以下とするのが好適である。
また、本実施の形態では、第１信号線Ｓ１をビット線ＢＬ方向（列方向）に配置し、第２
信号線Ｓ２をワード線ＷＬ方向（行方向）に配置する構成としたが、必ずしもこれに限ら
れるものではない。例えば、第１信号線Ｓ１をワード線ＷＬ方向（行方向）に配置し、第
２信号線Ｓ２をビット線ＢＬ方向（列方向）に配置する構成としてもよい。その場合、第
１の信号線Ｓ１が接続される駆動回路及び第２の信号線Ｓ２が接続される駆動回路は適宜
配置すればよい。
本実施の形態では、４値のメモリセルの動作、つまり、１つのメモリセルに４つの異なる
状態のいずれかを書き込み、また、読み出す場合について説明したが、回路構成を適宜変
更することで、ｎ値のメモリセルの動作、つまり、任意のｎの異なる状態のいずれか（ｎ
は２以上の整数）の書き込み及び読み出しが可能である。
例えば、８値のメモリセルでは、２値の場合と比較して、メモリ容量は３倍となる。書き
込みでは、ノードＡの電位を決める書き込み電位を８種類準備して、８つの状態を生成す
る。読み出しでは、８つの状態を区別することが可能な７種類の参照電位を準備する。読
み出しでは、センスアンプを１つ設け、７回の比較を行って読み出すことが可能である。
また、比較結果をフィードバックすることで、比較回数を３回に減らすことも可能である
。
一般に、２ｋ（ｋは１以上の整数）値のメモリセルでは、２値の場合と比較して、メモリ
容量はｋ倍となる。書き込みでは、ノードＡの電位を決める書き込み電位を２ｋ種類準備
して、２ｋ個の状態を生成する。読み出しでは、２ｋ個の状態を区別することが可能な２
ｋ－１種類の参照電位を準備するとよい。センスアンプを１つ設けて２ｋ－１回の比較を
行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回
数をｋ回に減らすことも可能である。ソース線ＳＬを駆動する読み出し方式では、センス
アンプを２ｋ－１個設けて、１回の比較で読み出すこともできる。また、複数個のセンス
アンプを設けて、複数回の比較を行う構成も可能である。
本実施の形態に係る半導体装置は、トランジスタ２０２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の記憶装置として用いることが可能である。
また、トランジスタ２０２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。
これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動
作に起因する動作速度の低下を抑制することができる。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくす
ることができる。よって、半導体装置の小型化、高集積化を図ることができる。また、書
き込み動作において、フローティングとなるノードの電位を直接制御することができるの
で、多値型のメモリに要求される高精度の半導体装置のしきい値電圧制御を容易に行うこ
とができる。また、これにより、多値型のメモリに要求される書き込み後の状態確認を省
くこともできるので、その場合は書き込みに掛かる時間を短縮することができる。
（実施の形態５）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例につい
て図３７を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない
場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じな
い。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電
子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置は、集積化
されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
図３７（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュ
ータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構
成されている。本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに
適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、
書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発
明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することは好適
である。
図３７（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり
、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等
が設けられている。また操作用の付属品としてスタイラス３１２がある。本発明の一態様
に係る半導体装置をＰＤＡに適用することで、電力の供給がない場合でも、情報を保持す
ることが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も
高速である。このため、本発明の一態様に係る半導体装置をＰＤＡに適用することは好適
である。
図３７（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、
電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で
構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、
該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍
３２０は、紙の書籍のように用いることが可能である。本発明の一態様に係る半導体装置
を電子ペーパーに適用することで、電力の供給がない場合でも、情報を保持することが可
能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である
。このため、本発明の一態様に係る半導体装置を電子ペーパーに適用することは好適であ
る。
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれて
いる。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異
なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば
右側の表示部（図３７（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図３７
（Ｃ）では表示部３２７）に画像を表示することができる。
また、図３７（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐
体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キ
ー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポ
インティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部
接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなど
の各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい
。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電
子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも
可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能
である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジッ
トカード等の各種カードにおける表示などに適用することができる。
図３７（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電
話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表
示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３
４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４１
は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを
備えている。また、アンテナは筐体３４１内部に内蔵されている。本発明の一態様に係る
半導体装置を携帯電話機に適用することで、電力の供給がない場合でも、情報を保持する
ことが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高
速である。このため、本発明の一態様に係る半導体装置を携帯電話機に適用することは好
適である。
表示パネル３４２はタッチパネル機能を備えており、図３７（Ｄ）には映像表示されてい
る複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４
９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。ま
た、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすること
もできる。
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３
４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。ス
ピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再
生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図３７（Ｄ）のよ
うに展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可
能である。
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であ
り、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体
を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、
赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図３７（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デ
ジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４
、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。本発明の一態様
に係る半導体装置をデジタルカメラに適用することで、電力の供給がない場合でも、情報
を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、そ
の動作も高速である。このため、本発明の一態様に係る半導体装置をデジタルカメラに適
用することは好適である。
図３７（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレ
ビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３
により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体
３７１を支持した構成を示している。
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン
操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９に
より、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作
することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力
する情報を表示する表示部３７７を設ける構成としてもよい。本発明の一態様に係る半導
体装置をテレビジョン装置に適用することで、電力の供給がない場合でも、情報を保持す
ることが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も
高速である。このため、本発明の一態様に係る半導体装置をテレビジョン装置に適用する
ことは好適である。
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適であ
る。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して
有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信
者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うこ
とが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１１０ａ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
１６０ トランジスタ
１６２ トランジスタ
２００ メモリセル
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ 容量素子
２０５ 容量素子
２１０ メモリセルアレイ
２１１ 読み出し回路
２１２ 信号線駆動回路
２１３ 駆動回路
２１４ 電位生成回路
２１５ デコーダ
２１６ トランジスタ
２１７ トランジスタ
２１８ トランジスタ
２１９ 昇圧回路
２２０ アナログバッファ
２２１ 読み出し回路
２２３ 駆動回路
２２４ バイアス回路
２２５ 参照セル
２２５ａ 参照セル
２２５ｂ 参照セル
２２５ｃ 参照セル
２２９ 論理回路
２３１ 読み出し回路
２４０ メモリセル
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機
４０２ ダイオード
４０４ ダイオード
４０６ ダイオード
４０８ ダイオード
４１０ ダイオード
４１２ 容量素子
４１４ 容量素子
４１６ 容量素子
４１８ 容量素子
４２０ 容量素子

Claims (2)

  1. シリコンを含む第１のチャネル形成領域を有する第１のトランジスタと、
    酸化物半導体を含む第２のチャネル形成領域を有する第２のトランジスタと、
    前記第１のトランジスタのゲートと、前記第２のトランジスタのソース及びドレインの一方と電気的に接続された容量素子と、を有する半導体装置であって、
    前記第１のチャネル形成領域上の第１の絶縁層と、
    前記第１の絶縁層上の第１の導電層と、
    前記第１の導電層上の第２の絶縁層と、
    前記第２の絶縁層上に位置し、前記第２のチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上の第３の絶縁層と、
    前記第３の絶縁層上に位置し、前記第２のチャネル形成領域と重なる領域を有する第２の導電層と、
    前記第３の絶縁層上に位置し、前記第１の導電層と、前記酸化物半導体層とを電気的に接続させるための、第１の開口部及び第２の開口部を有する第４の絶縁層と、
    前記第４の絶縁層の上面とそれぞれ接する領域を有する、第３の導電層、第４の導電層、及び第５の導電層と、を有し、
    前記第１の導電層は、前記第１のトランジスタのゲート電極としての機能を有し、
    前記第２の導電層は、前記第２のトランジスタのゲート電極としての機能を有し、
    前記第３の導電層は、前記第１の開口部及び前記第２の開口部のそれぞれと重なりを有し、且つ、前記第１の導電層と、前記酸化物半導体層とを電気的に接続させる機能を有し、
    前記第４の導電層は、前記第１のトランジスタの不純物領域の一方と電気的に接続され、
    前記第５の導電層は、前記第１のトランジスタの不純物領域の他方と電気的に接続され、
    前記第１のトランジスタのチャネル長方向と、前記第２のトランジスタのチャネル長方向とは、交差し、
    平面視において、前記第３の導電層は、前記第２のトランジスタのチャネル長方向に延在する領域を有し、
    平面視において、前記第１の導電層の前記第２のトランジスタのチャネル長方向の端部の一方は、前記第３の導電層との重なりを有する、半導体装置。
  2. マトリクス状に配置された複数の回路を有する半導体装置であって、
    前記回路の一は、
    シリコンを含む第１のチャネル形成領域を有する第１のトランジスタと、
    酸化物半導体を含む第２のチャネル形成領域を有する第２のトランジスタと、
    シリコンを含む第３のチャネル形成領域を有する第３のトランジスタと、
    容量素子と、を有し、
    前記第１のトランジスタのゲートと、前記第２のトランジスタのソース及びドレインの一方と、前記容量素子の一方の電極と、は電気的に接続され、
    前記第１のトランジスタのソース及びドレインの一方と、前記第３のトランジスタのソース及びドレインの一方と、は電気的に接続され、
    前記第１のチャネル形成領域上の第１の絶縁層と、
    前記第１の絶縁層上の第１の導電層と、
    前記第１の導電層上の第２の絶縁層と、
    前記第２の絶縁層上に位置し、前記第２のチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上の第３の絶縁層と、
    前記第３の絶縁層上に位置し、前記第２のチャネル形成領域と重なる領域を有する第２の導電層と、
    前記第３の絶縁層上に位置し、前記第１の導電層と、前記酸化物半導体層とを電気的に接続させるための、第１の開口部及び第２の開口部を有する第４の絶縁層と、
    前記第４の絶縁層の上面とそれぞれ接する領域を有する、第３の導電層、第４の導電層、及び第５の導電層と、を有し、
    前記第１の導電層は、前記第１のトランジスタのゲート電極としての機能を有し、
    前記第２の導電層は、前記第２のトランジスタのゲート電極としての機能を有し、
    前記第３の導電層は、前記第１の開口部及び前記第２の開口部のそれぞれと重なりを有し、且つ、前記第１の導電層と、前記酸化物半導体層とを電気的に接続させる機能を有し、
    前記第４の導電層は、前記第１のトランジスタの不純物領域の一方と電気的に接続され、
    前記第５の導電層は、前記第１のトランジスタの不純物領域の他方と電気的に接続され、
    前記第１のトランジスタのチャネル長方向と、前記第２のトランジスタのチャネル長方向とは、交差し、
    平面視において、前記第３の導電層は、前記第２のトランジスタのチャネル長方向に延在する領域を有し、
    平面視において、前記第１の導電層の前記第２のトランジスタのチャネル長方向の端部の一方は、前記第３の導電層との重なりを有する、半導体装置。
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