JP7381679B1 - 電圧生成回路及び半導体記憶装置 - Google Patents

Abstract

【課題】レイアウトサイズ及び消費電流を低減することの可能な電圧生成回路及び半導体記憶装置を提供する。【解決手段】電圧生成回路１０は、入力電圧ＶＤＤに基づいて異なる出力電圧を生成する複数の電圧生成部１１，１２，１３を備え、複数の電圧生成部１１，１２，１３の各々は、出力電圧Ｖ１，Ｖ２，Ｖ３を検出するために直列に接続された複数の抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４を有し、複数の抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４のうち少なくとも１つの抵抗器Ｒ４は、複数の電圧生成部１１，１２，１３の間で共通に設けられている。【選択図】図１

Description

本発明は、電圧生成回路及び半導体記憶装置に関する。

半導体記憶装置（例えば、ＤＲＡＭ（Dynamic Random Access Memory）等）内のメモリ素子や回路等に電源電圧を供給するために、外部から供給された電圧に基づいて内部電圧を生成するレギュレータ回路（電圧生成部）が知られている（例えば、特許文献１）。

特開平５－７４１４０号公報

ところで、半導体記憶装置内の全てのメモリ素子や回路等は、一種類の電源電圧ではなく、複数の種類の電源電圧で駆動するようになっている。これにより、半導体記憶装置内の全てのメモリ素子や回路等を駆動させるために、それぞれ異なる電源電圧を生成する複数の電圧生成部を半導体記憶装置に設ける必要がある。この場合、異なる電源電圧の数が多くなるほど、半導体記憶装置に設けられる電圧生成部の数が多くなるので、半導体記憶装置において各電圧生成部が占めるレイアウトサイズが増大するとともに、電圧生成部の数の増加に応じて半導体記憶装置の消費電流が増大する虞がある。

本発明は上記課題に鑑みてなされたものであり、レイアウトサイズ及び消費電流を低減することの可能な電圧生成回路及び半導体記憶装置を提供することを目的とする。

上記課題を解決するために、本発明は、入力電圧に基づいて異なる出力電圧を生成する複数の電圧生成部を備え、前記複数の電圧生成部の各々は、前記出力電圧を検出するために直列に接続された複数の抵抗器を有し、前記複数の抵抗器のうち少なくとも１つの抵抗器は、前記複数の電圧生成部の間で共通に設けられている、電圧生成回路を提供する（発明１）。

かかる発明（発明１）によれば、複数の電圧生成部の各々に含まれる複数の抵抗器のうち少なくとも１つの抵抗器を複数の電圧生成部の間で共有することが可能になるので、例えば、複数の電圧生成部が、何れの抵抗器を共有することなく互いに独立して設けられている場合と比較して、各電圧生成部が占めるレイアウトサイズを低減することが可能になるとともに、半導体記憶装置の消費電流を低減することが可能になる。

上記発明（発明１）においては、前記複数の電圧生成部の各々は、所定の基準電圧と、前記出力電圧を前記複数の抵抗器のうち前記少なくとも１つの抵抗器と前記複数の抵抗器のうち他の抵抗器との間で分圧した電圧と、を比較するための比較部を有し、前記比較部は、前記複数の電圧生成部の間で共通に設けられてもよい（発明２）。

かかる発明（発明２）によれば、例えば、単一の比較部を複数の電圧生成部の間で共有することが可能になるので、各電圧生成部が占めるレイアウトサイズをさらに低減することが可能になるとともに、半導体記憶装置の消費電流をさらに低減することが可能になる。

上記発明（発明２）においては、前記複数の電圧生成部の各々は、前記入力電圧が印加される入力端子と前記出力電圧を出力するための出力端子との間に接続された出力ドライバであって、前記比較部によって制御される出力ドライバを備えてもよい（発明３）。

かかる発明（発明３）によれば、複数の電圧生成部の各々の出力ドライバを制御することによって、複数の電圧生成部の各々において互いに異なる出力電圧を生成することが可能になる。

上記発明（発明３）においては、前記少なくとも１つの抵抗器は、前記複数の抵抗器のうち他の抵抗器と低電圧電源との間に接続されており、前記複数の抵抗器のうち他の抵抗器は、前記出力ドライバの出力端子と前記少なくとも１つの抵抗器との間に接続されてもよい（発明４）。

かかる発明（発明４）によれば、少なくとも１つの抵抗器と他の抵抗器とを用いて出力電圧を検出することが可能になる。

上記発明（発明４）においては、前記比較部の一方の入力端子には前記所定の基準電圧が印加されており、前記比較部の他方の入力端子は、前記少なくとも１つの抵抗器と前記複数の抵抗器のうち他の抵抗器との間のノードに接続されてもよい（発明５）。

かかる発明（発明５）によれば、比較部は、基準電圧と出力電圧の一部とに基づいて出力ドライバを制御することが可能になる。

上記発明（発明４～５）においては、前記出力ドライバの出力端子と前記複数の抵抗器との間に、所定の第１制御信号によってオンになる第１スイッチ部が設けられてもよい（発明６）。

かかる発明（発明６）によれば、各電圧生成部の駆動を第１制御信号によって制御することが可能になる。

上記発明（発明４～６）においては、前記複数の電圧生成部の各々の入力端子と前記出力ドライバの入力端子との間に、所定の第２制御信号によってオンになる第２スイッチ部が設けられてもよい（発明７）。

かかる発明（発明７）によれば、各電圧生成部の駆動を第２制御信号によって制御することが可能になる。

上記発明（発明１～７）においては、前記複数の電圧生成部のうち少なくとも１つの電圧生成部は、前記入力電圧を昇圧して前記出力電圧を生成する昇圧回路を備えてもよい（発明８）。

かかる発明（発明８）によれば、複数の電圧生成部のうち少なくとも１つの電圧生成部において、入力電圧よりも高い出力電圧を生成することが可能になる。

上記発明（発明１～８）においては、前記複数の電圧生成部のうち何れか１つの電圧生成部を駆動するように制御する制御部を備えてもよい（発明９）。

かかる発明（発明９）によれば、制御部によって、複数の電圧生成部のうち何れか１つの電圧生成部のみに出力電圧を生成させることが可能になる。

上記発明（発明９）においては、前記制御部は、前記複数の電圧生成部のうち駆動する電圧生成部を所定のタイミング毎に切り替えてもよい（発明１０）。

かかる発明（発明９）によれば、駆動する電圧生成部を所定のタイミング毎に変更することが可能になる。

上記発明（発明１０）においては、前記制御部は、所定のクロック信号のパルス数が所定値に達すると、前記複数の電圧生成部のうち駆動する電圧生成部を切り替えてもよい（発明１１）。

かかる発明（発明１１）によれば、所定のクロック信号のパルス数が所定値に達する毎に、駆動する電圧生成部を変更することが可能になる。

上記発明（発明９～１１）においては、前記制御部は、前記複数の電圧生成部のうち駆動する電圧生成部を所定の順序で切り替えてもよい（発明１２）。

かかる発明（発明１２）によれば、所定の順序に従って、駆動する電圧生成部を変更することが可能になる。

また、上記課題を解決するために、本発明は、上記発明（発明１～１２）の電圧生成回路を備える、半導体記憶装置を提供する（発明１３）。

かかる発明（発明１３）によれば、各電圧生成部が占めるレイアウトサイズを低減することが可能になるとともに、半導体記憶装置の消費電流を低減することが可能になる。

本発明の電圧生成回路及び半導体記憶装置によれば、レイアウトサイズ及び消費電流を低減することができる。

本発明の第１実施形態に係る電圧生成回路の構成例を示す図である。 制御部の構成例を示すブロック図である。 電圧生成回路内の信号の時間推移を示すタイムチャートである。 本発明の第２実施形態に係る電圧生成回路の構成例を示す図である。 電圧生成回路内の信号の時間推移を示すタイムチャートである。 変形例に係る電圧生成回路内の信号の時間推移を示すタイムチャートである。

以下、本発明の実施形態に係る電圧生成回路及び半導体記憶装置について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。

また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の電圧生成回路１０の構成例を示すブロック図である。本実施形態に係る電圧生成回路１０は、半導体記憶装置（例えば、ＤＲＡＭ等）に設けられており、半導体記憶装置内のメモリ素子や回路等を駆動するための電源電圧を生成するように構成されている。本実施形態において、電圧生成回路１０は、第１電圧生成部１１と、第２電圧生成部１２と、第３電圧生成部１３と、制御部１４（図２に示す）と、を備える。なお、ここでは、説明を簡略化するために、半導体記憶装置の他の周知の構成（例えば、メモリセルアレイやコマンドデコーダ等）が示されていない。

本実施形態において、第１電圧生成部１１、第２電圧生成部１２及び第３電圧生成部１３の各々は、外部電源電圧ＶＤＤを入力電圧とし、当該入力電圧に基づいて、異なる出力電圧Ｖ１，Ｖ２，Ｖ３（例えば、ＶＤＤ＞Ｖ１＞Ｖ２＞Ｖ３）を生成するように構成されている。具体的に説明すると、本実施形態では、第１電圧生成部１１が出力電圧Ｖ１を生成し、第２電圧生成部１２が出力電圧Ｖ２を生成し、第３電圧生成部１３が出力電圧Ｖ３を生成する。なお、ここでは、外部電源電圧ＶＤＤが入力電圧である場合を一例として説明するが、入力電圧は、外部電源電圧ＶＤＤ以外の他の電圧（例えば、外部電源電圧ＶＤＤに基づいて生成された他の電圧等）であってもよい。

図１を参照して、第１電圧生成部１１、第２電圧生成部１２及び第３電圧生成部１３の各々の構成について説明する。

第１電圧生成部１１は、リニアレギュレータであり、Ｐチャンネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）１１ａ，１１ｂ，１１ｃと、エラーアンプ１１ｄと、出力電圧Ｖ１を検出するために直列に接続された複数（本実施形態では、４つ）の抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４と、を備える。

ＭＯＳＦＥＴ１１ａは、第１電圧生成部１１の入力端子（外部電源電圧ＶＤＤが入力電圧として印加される入力端子）とＭＯＳＦＥＴ１１ｂの入力端子（ここでは、ソース）との間に設けられており、後述する第２制御信号ＥＮ１Ｏによってオンになるように構成されている。なお、ＭＯＳＦＥＴ１１ａは、本発明の「第２スイッチ部」の一例である。

ＭＯＳＦＥＴ１１ｂは、（ＭＯＳＦＥＴ１１ａを介して）第１電圧生成部１１の入力端子と、出力電圧Ｖ１を出力するための出力端子との間に接続されており、エラーアンプ１１ｄによって制御されるように構成されている。なお、ＭＯＳＦＥＴ１１ｂは、本発明の「出力ドライバ」の一例である。

ＭＯＳＦＥＴ１１ｃは、ＭＯＳＦＥＴ１１ｂの出力端子（ここでは、ドレイン）と複数の抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４との間に設けられており、後述する第１制御信号ＥＮ１Ｉによってオンになるように構成されている。なお、ＭＯＳＦＥＴ１１ｃは、本発明の「第１スイッチ部」の一例である。

エラーアンプ１１ｄは、所定の基準電圧ＶＲＥＦと、出力電圧Ｖ１を複数の抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４のうち少なくとも１つの抵抗器（ここでは、抵抗器Ｒ４）と他の抵抗器（ここでは、抵抗器Ｒ１，Ｒ２，Ｒ３）との間で分圧した電圧ＶＤＥＴと、を比較し、比較結果に基づいてＭＯＳＦＥＴ１１ｂを制御するように構成されている。なお、エラーアンプ１１ｄは、本発明の「比較部」の一例である。

複数の抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４は、（ＭＯＳＦＥＴ１１ｃを介して）ＭＯＳＦＥＴ１１ｂの出力端子（ここでは、ドレイン）と、外部電源電圧ＶＤＤよりも低い低電圧電源との間に接続されている。ここで、複数の抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４のうち少なくとも１つの抵抗器（ここでは、抵抗器Ｒ４）は、他の抵抗器（ここでは、抵抗器Ｒ１，Ｒ２，Ｒ３）と低電圧電源との間に接続されており、他の抵抗器（抵抗器Ｒ１，Ｒ２，Ｒ３）は、（ＭＯＳＦＥＴ１１ｃを介して）ＭＯＳＦＥＴ１１ｂの出力端子（ここでは、ドレイン）と少なくとも１つの抵抗器（抵抗器Ｒ４）との間に接続されている。

次に、第１電圧生成部１１の各部１１ａ～１１ｄ，Ｒ１～Ｒ４の詳細な構成について説明する。ＭＯＳＦＥＴ１１ａのソースは外部電源電圧ＶＤＤに接続されており、ＭＯＳＦＥＴ１１ａのドレインはＭＯＳＦＥＴ１１ｂのソースに接続されている。また、ＭＯＳＦＥＴ１１ａのゲートには、第２制御信号ＥＮ１Ｏが印加されている。さらに、ＭＯＳＦＥＴ１１ｂのドレインはＭＯＳＦＥＴ１１ｃのソースに接続されており、ＭＯＳＦＥＴ１１ｂのゲートはエラーアンプ１１ｄの出力端子に接続されている。さらにまた、ＭＯＳＦＥＴ１１ｃのドレインは抵抗器Ｒ１の一端側に接続されており、ＭＯＳＦＥＴ１１ｃのゲートには、第１制御信号ＥＮ１Ｉが印加されている。複数の抵抗器Ｒ１～Ｒ４は、ＭＯＳＦＥＴ１１ｃのドレインと低電圧電源との間にＲ１、Ｒ２、Ｒ３、Ｒ４の順に直列に接続されている。また、抵抗器Ｒ３と抵抗器Ｒ４との間のノードはエラーアンプ１１ｄの一方の入力端子に接続されており、エラーアンプ１１ｄの他方の入力端子には、基準電圧ＶＲＥＦが印加されている。

エラーアンプ１１ｄは、一方の入力端子に入力される電圧ＶＤＥＴと基準電圧ＶＲＥＦとを比較し、比較結果を信号ＰＧＯＮとしてＭＯＳＦＥＴ１１ｂに出力する。ここで、電圧ＶＤＥＴ＜基準電圧ＶＲＥＦである場合には、エラーアンプ１１ｄは、ＭＯＳＦＥＴ１１ｂのオン抵抗を下げる（つまり、出力電圧Ｖ１を上げる）ように信号ＰＧＯＮを生成して、ＭＯＳＦＥＴ１１ｂに出力する。また、電圧ＶＤＥＴ＞基準電圧ＶＲＥＦである場合には、エラーアンプ１１ｄは、ＭＯＳＦＥＴ１１ｂのオン抵抗を上げる（つまり、出力電圧Ｖ１を下げる）ように信号ＰＧＯＮを生成して、ＭＯＳＦＥＴ１１ｂに出力する。

第２電圧生成部１２は、リニアレギュレータであり、Ｐチャンネル型のＭＯＳＦＥＴ１２ａ，１２ｂ，１２ｃと、エラーアンプ１１ｄと、出力電圧Ｖ２を検出するために直列に接続された複数（本実施形態では、３つ）の抵抗器Ｒ２，Ｒ３，Ｒ４と、を備える。すなわち、第２電圧生成部１２は、エラーアンプ１１ｄと、複数の抵抗器Ｒ２，Ｒ３，Ｒ４と、を第１電圧生成部１１と共有している。

ＭＯＳＦＥＴ１２ａは、第２電圧生成部１２の入力端子（外部電源電圧ＶＤＤが入力電圧として印加される入力端子）とＭＯＳＦＥＴ１２ｂの入力端子（ここでは、ソース）との間に設けられており、第２制御信号ＥＮ２Ｏによってオンになるように構成されている。なお、ＭＯＳＦＥＴ１２ａは、本発明の「第２スイッチ部」の一例である。

ＭＯＳＦＥＴ１２ｂは、（ＭＯＳＦＥＴ１２ａを介して）第２電圧生成部１２の入力端子と、出力電圧Ｖ２を出力するための出力端子との間に接続されており、エラーアンプ１１ｄによって制御されるように構成されている。なお、ＭＯＳＦＥＴ１２ｂは、本発明の「出力ドライバ」の一例である。

ＭＯＳＦＥＴ１２ｃは、ＭＯＳＦＥＴ１２ｂの出力端子（ここでは、ドレイン）と複数の抵抗器Ｒ２，Ｒ３，Ｒ４との間に設けられており、第１制御信号ＥＮ２Ｉによってオンになるように構成されている。なお、ＭＯＳＦＥＴ１２ｃは、本発明の「第１スイッチ部」の一例である。

エラーアンプ１１ｄは、所定の基準電圧ＶＲＥＦと、出力電圧Ｖ２を複数の抵抗器Ｒ２，Ｒ３，Ｒ４のうち少なくとも１つの抵抗器（ここでは、抵抗器Ｒ４）と他の抵抗器（ここでは、抵抗器Ｒ２，Ｒ３）との間で分圧した電圧ＶＤＥＴと、を比較し、比較結果に基づいてＭＯＳＦＥＴ１２ｂを制御するように構成されている。

なお、複数の抵抗器Ｒ２，Ｒ３，Ｒ４については、上述した通りである。

次に、第２電圧生成部１２の各部１１ｄ，１２ａ～１２ｃ，Ｒ２～Ｒ４の詳細な構成について説明する。ＭＯＳＦＥＴ１２ａのソースは外部電源電圧ＶＤＤに接続されており、ＭＯＳＦＥＴ１２ａのドレインはＭＯＳＦＥＴ１２ｂのソースに接続されている。また、ＭＯＳＦＥＴ１２ａのゲートには、第２制御信号ＥＮ２Ｏが印加されている。さらに、ＭＯＳＦＥＴ１２ｂのドレインはＭＯＳＦＥＴ１２ｃのソースに接続されており、ＭＯＳＦＥＴ１２ｂのゲートはエラーアンプ１１ｄの出力端子に接続されている。さらにまた、ＭＯＳＦＥＴ１２ｃのドレインは抵抗器Ｒ２の一端側に接続されており、ＭＯＳＦＥＴ１２ｃのゲートには、第１制御信号ＥＮ２Ｉが印加されている。複数の抵抗器Ｒ２～Ｒ４は、ＭＯＳＦＥＴ１２ｃのドレインと低電圧電源との間にＲ２、Ｒ３、Ｒ４の順に直列に接続されている。

エラーアンプ１１ｄは、一方の入力端子に入力される電圧ＶＤＥＴと基準電圧ＶＲＥＦとを比較し、比較結果を信号ＰＧＯＮとしてＭＯＳＦＥＴ１２ｂに出力する。ここで、電圧ＶＤＥＴ＜基準電圧ＶＲＥＦである場合には、エラーアンプ１１ｄは、ＭＯＳＦＥＴ１２ｂのオン抵抗を下げる（つまり、出力電圧Ｖ２を上げる）ように信号ＰＧＯＮを生成して、ＭＯＳＦＥＴ１２ｂに出力する。また、電圧ＶＤＥＴ＞基準電圧ＶＲＥＦである場合には、エラーアンプ１１ｄは、ＭＯＳＦＥＴ１２ｂのオン抵抗を上げる（つまり、出力電圧Ｖ２を下げる）ように信号ＰＧＯＮを生成して、ＭＯＳＦＥＴ１２ｂに出力する。

第３電圧生成部１３は、リニアレギュレータであり、Ｐチャンネル型のＭＯＳＦＥＴ１３ａ，１３ｂ，１３ｃと、エラーアンプ１１ｄと、出力電圧Ｖ３を検出するために直列に接続された複数（本実施形態では、２つ）の抵抗器Ｒ３，Ｒ４と、を備える。すなわち、第３電圧生成部１３は、エラーアンプ１１ｄと、複数の抵抗器Ｒ３，Ｒ４と、を第１電圧生成部１１及び第２電圧生成部１２と共有している。

ＭＯＳＦＥＴ１３ａは、第３電圧生成部１３の入力端子（外部電源電圧ＶＤＤが入力電圧として印加される入力端子）とＭＯＳＦＥＴ１３ｂの入力端子（ここでは、ソース）との間に設けられており、第２制御信号ＥＮ３Ｏによってオンになるように構成されている。なお、ＭＯＳＦＥＴ１３ａは、本発明の「第２スイッチ部」の一例である。

ＭＯＳＦＥＴ１３ｂは、（ＭＯＳＦＥＴ１３ａを介して）第３電圧生成部１３の入力端子と、出力電圧Ｖ３を出力するための出力端子との間に接続されており、エラーアンプ１１ｄによって制御されるように構成されている。なお、ＭＯＳＦＥＴ１３ｂは、本発明の「出力ドライバ」の一例である。

ＭＯＳＦＥＴ１３ｃは、ＭＯＳＦＥＴ１３ｂの出力端子（ここでは、ドレイン）と複数の抵抗器Ｒ３，Ｒ４との間に設けられており、第１制御信号ＥＮ３Ｉによってオンになるように構成されている。なお、ＭＯＳＦＥＴ１３ｃは、本発明の「第１スイッチ部」の一例である。

エラーアンプ１１ｄは、所定の基準電圧ＶＲＥＦと、出力電圧Ｖ３を複数の抵抗器Ｒ３，Ｒ４のうち少なくとも１つの抵抗器（ここでは、抵抗器Ｒ４）と他の抵抗器（ここでは、抵抗器Ｒ３）との間で分圧した電圧ＶＤＥＴと、を比較し、比較結果に基づいてＭＯＳＦＥＴ１３ｂを制御するように構成されている。

なお、複数の抵抗器Ｒ３，Ｒ４については、上述した通りである。

次に、第３電圧生成部１３の各部１１ｄ，１３ａ～１３ｃ，Ｒ３～Ｒ４の詳細な構成について説明する。ＭＯＳＦＥＴ１３ａのソースは外部電源電圧ＶＤＤに接続されており、ＭＯＳＦＥＴ１３ａのドレインはＭＯＳＦＥＴ１３ｂのソースに接続されている。また、ＭＯＳＦＥＴ１３ａのゲートには、第２制御信号ＥＮ３Ｏが印加されている。さらに、ＭＯＳＦＥＴ１３ｂのドレインはＭＯＳＦＥＴ１３ｃのソースに接続されており、ＭＯＳＦＥＴ１３ｂのゲートはエラーアンプ１１ｄの出力端子に接続されている。さらにまた、ＭＯＳＦＥＴ１３ｃのドレインは抵抗器Ｒ３の一端側に接続されており、ＭＯＳＦＥＴ１３ｃのゲートには、第１制御信号ＥＮ３Ｉが印加されている。複数の抵抗器Ｒ３～Ｒ４は、ＭＯＳＦＥＴ１３ｃのドレインと低電圧電源との間にＲ３、Ｒ４の順に直列に接続されている。

エラーアンプ１１ｄは、一方の入力端子に入力される電圧ＶＤＥＴと基準電圧ＶＲＥＦとを比較し、比較結果を信号ＰＧＯＮとしてＭＯＳＦＥＴ１３ｂに出力する。ここで、電圧ＶＤＥＴ＜基準電圧ＶＲＥＦである場合には、エラーアンプ１１ｄは、ＭＯＳＦＥＴ１３ｂのオン抵抗を下げる（つまり、出力電圧Ｖ３を上げる）ように信号ＰＧＯＮを生成して、ＭＯＳＦＥＴ１３ｂに出力する。また、電圧ＶＤＥＴ＞基準電圧ＶＲＥＦである場合には、エラーアンプ１１ｄは、ＭＯＳＦＥＴ１３ｂのオン抵抗を上げる（つまり、出力電圧Ｖ３を下げる）ように信号ＰＧＯＮを生成して、ＭＯＳＦＥＴ１３ｂに出力する。

次に、図２を参照して、制御部１４の構成について説明する。制御部１４は、オシレータ１４ａと、カウンタ１４ｂと、デコーダ１４ｃと、を備える。

オシレータ１４ａは、発振信号ＯＳＣを所定間隔で生成して、カウンタ１４ｂに出力する。

カウンタ１４ｂは、オシレータ１４ａから出力された発振信号ＯＳＣのパルスをカウントし、パルスのカウント値を示す信号ＣＮＴＶをデコーダ１４ｃに出力する。ここで、パルスのカウント値は、所定値（例えば、５）に達する毎に、初期値（例えば、０）にリセットされてもよい。また、カウンタ１４ｂは、オシレータ１４ａから出力された発振信号ＯＳＣのパルスをカウントし、パルスのカウント値を示す信号ＣＮＴＳをリフレッシュ制御部１５に出力する。

デコーダ１４ｃは、信号ＣＮＴＶによって示されるカウント値に基づいて第１制御信号ＥＮ１Ｉ，ＥＮ２Ｉ，ＥＮ３Ｉ及び第２制御信号ＥＮＩＯ，ＥＮ２Ｏ，ＥＮ３Ｏの各々を生成し、生成した第１制御信号ＥＮ１Ｉ，ＥＮ２Ｉ，ＥＮ３Ｉ及び第２制御信号ＥＮＩＯ，ＥＮ２Ｏ，ＥＮ３Ｏを第１電圧生成部１１、第２電圧生成部１２及び第３電圧生成部１３に出力する。

リフレッシュ制御部１５は、信号ＣＮＴＳによって示されるカウント値が所定値に達する毎に、半導体記憶装置内のメモリセル（図示省略）のリフレッシュ動作を行うように構成されている。

ここで、制御部１４は、複数の電圧生成部１１，１２，１３のうち何れか１つの電圧生成部（例えば、電圧生成部１１）を駆動するように制御してもよい。これにより、制御部１４によって、複数の電圧生成部１１，１２，１３のうち何れか１つの電圧生成部（例えば、第１電圧生成部１１）のみに出力電圧（例えば、出力電圧Ｖ１）を生成させることが可能になる。

例えば、制御部１４のデコーダ１４ｃは、ローレベルの第１制御信号ＥＮ１Ｉを第１電圧生成部１１のＭＯＳＦＥＴ１１ｃに出力してＭＯＳＦＥＴ１１ｃをオンにし、ローレベルの第２制御信号ＥＮ１Ｏを第１電圧生成部１１のＭＯＳＦＥＴ１１ａに出力してＭＯＳＦＥＴ１１ａをオンにすることによって、第１電圧生成部１１を駆動させてもよい。なお、この場合、制御部１４は、ハイレベルの第１制御信号ＥＮ２Ｉ，ＥＮ３Ｉを第２電圧生成部１２のＭＯＳＦＥＴ１２ｃ及び第３電圧生成部１３のＭＯＳＦＥＴ１３ｃに出力してＭＯＳＦＥＴ１２ｃ，１３ｃをオフにし、ハイレベルの第２制御信号ＥＮ２Ｏ，ＥＮ３Ｏを第２電圧生成部１２のＭＯＳＦＥＴ１２ａ及び第３電圧生成部１３のＭＯＳＦＥＴ１３ａに出力してＭＯＳＦＥＴ１２ａ，１３ａをオフにすることによって、第２電圧生成部１２及び第３電圧生成部１３の駆動を停止してもよい。

また、制御部１４は、複数の電圧生成部１１，１２，１３のうち駆動する電圧生成部を所定のタイミング毎に切り替えてもよい。これにより、駆動する電圧生成部を所定のタイミング毎に変更することが可能になる。

さらに、制御部１４は、所定のクロック信号のパルス数が所定値に達すると、複数の電圧生成部１１，１２，１３のうち駆動する電圧生成部を切り替えてもよい。これにより、所定のクロック信号のパルス数が所定値に達する毎に、駆動する電圧生成部を変更することが可能になる。

例えば、制御部１４のデコーダ１４ｃは、信号ＣＮＴＶによって示されるカウント値が所定値（例えば、２）増加する毎に、駆動する電圧生成部を切り替えてもよい。ここで、デコーダ１４ｃは、例えば、駆動する電圧生成部を第１電圧生成部１１から第２電圧生成部１２に切り替える場合に、ローレベルからハイレベルに変更された第１制御信号ＥＮ１Ｉを第１電圧生成部１１のＭＯＳＦＥＴ１１ｃに出力してＭＯＳＦＥＴ１１ｃをオフにし、ローレベルからハイレベルに変更された第２制御信号ＥＮ１Ｏを第１電圧生成部１１のＭＯＳＦＥＴ１１ａに出力してＭＯＳＦＥＴ１１ａをオフにすることによって、第１電圧生成部１１の駆動を停止させてもよい。また、制御部１４は、ハイレベルからローレベルに変更された第１制御信号ＥＮ２Ｉを第２電圧生成部１２のＭＯＳＦＥＴ１２ｃに出力してＭＯＳＦＥＴ１２ｃをオンにし、ハイレベルからローレベルに変更された第２制御信号ＥＮ２Ｏを第２電圧生成部１２のＭＯＳＦＥＴ１２ａに出力してＭＯＳＦＥＴ１２ａをオンにすることによって、第２電圧生成部１２を駆動させてもよい。なお、制御部１４は、例えば、駆動する電圧生成部を第２電圧生成部１２から第３電圧生成部１３又は第１電圧生成部１１に切り替える場合に、第２電圧生成部１２のＭＯＳＦＥＴ１２ａ，１２ｃをオフにし、駆動する電圧生成部のＭＯＳＦＥＴ（ＭＯＳＦＥＴ１３ａ，１３ｃ又はＭＯＳＦＥＴ１１ａ，１１ｃ）をオンにしてもよい。

さらにまた、制御部１４は、複数の電圧生成部１１，１２，１３のうち駆動する電圧生成部を所定の順序で切り替えてもよい。これにより、所定の順序に従って、駆動する電圧生成部を変更することが可能になる。

例えば、制御部１４のデコーダ１４ｃは、所定の駆動順（例えば、第１電圧生成部１１、第２電圧生成部１２、第３電圧生成部１３の順に繰り返す）に従って、駆動する電圧生成部を切り替えてもよい。ここで、駆動順に関する情報は、例えば、半導体記憶装置内のモードレジスタ（図示省略）や、デコーダ１４ｃ内に設けられた記憶回路等に記憶されてもよい。また、駆動順に関する情報は、任意のタイミングで変更されてもよい。

図３は、本実施形態に係る電圧生成回路１０の動作の一例を示すタイムチャートである。先ず、時刻ｔ１において、制御部１４のデコーダ１４ｃは、信号ＣＮＴＶによって示されるカウント値（ここでは、０）をカウンタ１４ｂから受信すると、ローレベルの第１制御信号ＥＮ１Ｉを生成し、ハイレベルの第１制御信号ＥＮ２Ｉ，ＥＮ３Ｉ及び第２制御信号ＥＮ１Ｏ，ＥＮ２Ｏ，ＥＮ３Ｏを生成する。これにより、第１電圧生成部１１のＭＯＳＦＥＴ１１ｃがオンになり、それ以外のＭＯＳＦＥＴ１１ａ，１２ａ，１２ｃ，１３ａ，１３ｃがオフになる。次に、時刻ｔ２において、制御部１４のデコーダ１４ｃは、信号ＣＮＴＶによって示されるカウント値（ここでは、１）をカウンタ１４ｂから受信すると、ローレベルの第１制御信号ＥＮ１Ｉ及び第２制御信号ＥＮ１Ｏを生成し、ハイレベルの第１制御信号ＥＮ２Ｉ，ＥＮ３Ｉ及び第２制御信号ＥＮ２Ｏ，ＥＮ３Ｏを生成する。これにより、第１電圧生成部１１のＭＯＳＦＥＴ１１ａ，１１ｃがオンになり、第１電圧生成部１１が駆動する。この場合、エラーアンプ１１ｄが、基準電圧ＶＲＥＦと電圧ＶＤＥＴとの比較結果（ここでは、ＶＲＥＦ＞ＶＤＥＴ）に基づいてＭＯＳＦＥＴ１１ｂのオン抵抗を下げるように信号ＰＧＯＮを生成することによって、出力電圧Ｖ１が目標電圧まで上昇する。

次に、時刻ｔ３において、制御部１４のデコーダ１４ｃは、信号ＣＮＴＶによって示されるカウント値（ここでは、２）をカウンタ１４ｂから受信すると、ローレベルの第１制御信号ＥＮ２Ｉを生成し、ハイレベルの第１制御信号ＥＮ１Ｉ，ＥＮ３Ｉ及び第２制御信号ＥＮ１Ｏ，ＥＮ２Ｏ，ＥＮ３Ｏを生成する。これにより、第２電圧生成部１２のＭＯＳＦＥＴ１２ｃがオンになり、それ以外のＭＯＳＦＥＴ１１ａ，１１ｃ，１２ａ，１３ａ，１３ｃがオフになる。次に、時刻ｔ４において、制御部１４のデコーダ１４ｃは、信号ＣＮＴＶによって示されるカウント値（ここでは、３）をカウンタ１４ｂから受信すると、ローレベルの第１制御信号ＥＮ２Ｉ及び第２制御信号ＥＮ２Ｏを生成し、ハイレベルの第１制御信号ＥＮ１Ｉ，ＥＮ３Ｉ及び第２制御信号ＥＮ１Ｏ，ＥＮ３Ｏを生成する。これにより、第２電圧生成部１２のＭＯＳＦＥＴ１２ａ，１２ｃがオンになり、第２電圧生成部１２が駆動する。この場合、エラーアンプ１１ｄが、基準電圧ＶＲＥＦと電圧ＶＤＥＴとの比較結果（ここでは、ＶＲＥＦ＞ＶＤＥＴ）に基づいてＭＯＳＦＥＴ１２ｂのオン抵抗を下げるように信号ＰＧＯＮを生成することによって、出力電圧Ｖ２が目標電圧まで上昇する。

次いで、時刻ｔ５において、制御部１４のデコーダ１４ｃは、信号ＣＮＴＶによって示されるカウント値（ここでは、４）をカウンタ１４ｂから受信すると、ローレベルの第１制御信号ＥＮ３Ｉを生成し、ハイレベルの第１制御信号ＥＮ１Ｉ，ＥＮ２Ｉ及び第２制御信号ＥＮ１Ｏ，ＥＮ２Ｏ，ＥＮ３Ｏを生成する。これにより、第３電圧生成部１３のＭＯＳＦＥＴ１３ｃがオンになり、それ以外のＭＯＳＦＥＴ１１ａ，１１ｃ，１２ａ，１２ｃ，１３ａがオフになる。次に、時刻ｔ６において、制御部１４のデコーダ１４ｃは、信号ＣＮＴＶによって示されるカウント値（ここでは、５）をカウンタ１４ｂから受信すると、ローレベルの第１制御信号ＥＮ３Ｉ及び第２制御信号ＥＮ３Ｏを生成し、ハイレベルの第１制御信号ＥＮ１Ｉ，ＥＮ２Ｉ及び第２制御信号ＥＮ１Ｏ，ＥＮ２Ｏを生成する。これにより、第３電圧生成部１３のＭＯＳＦＥＴ１３ａ，１３ｃがオンになり、第３電圧生成部１３が駆動する。この場合、エラーアンプ１１ｄが、基準電圧ＶＲＥＦと電圧ＶＲＥＦとの比較結果（ここでは、ＶＲＥＦ＞ＶＤＥＴ）に基づいてＭＯＳＦＥＴ１３ｂのオン抵抗を下げるように信号ＰＧＯＮを生成することによって、出力電圧Ｖ３が目標電圧まで上昇する。

また、時刻ｔ７以降は、時刻ｔ１～ｔ６の動作が繰り返される。

このようにして、複数の電圧生成部１１，１２，１３のうち駆動する電圧生成部を、所定のタイミング毎（ここでは、クロック信号のパルス数が所定値に達する毎）に切り替えることが可能になる。

ここで、本実施形態に係る電圧生成回路１０の消費電流の低減効果の一例について説明する。例えば、基準電圧ＶＲＥＦが０．８Ｖ、抵抗器Ｒ１の抵抗が２００ｋΩ、抵抗器Ｒ２の抵抗が１００ｋΩ、抵抗器Ｒ３の抵抗が２００ｋΩ、抵抗器Ｒ４の抵抗が８００ｋΩの場合には、各出力電圧Ｖ１，Ｖ２，Ｖ３は、以下のように算出される。
Ｖ１＝ＶＲＥＦ×（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／Ｒ４＝１．３Ｖ
Ｖ２＝ＶＲＥＦ×（Ｒ２＋Ｒ３＋Ｒ４）／Ｒ４＝１．１Ｖ
Ｖ３＝ＶＲＥＦ×（Ｒ３＋Ｒ４）／Ｒ４＝１．０Ｖ

また、エラーアンプ１１ｄの消費電流が１μＡであって、各出力電圧Ｖ１，Ｖ２，Ｖ３のうち出力電圧Ｖ１のみが生成される場合には、電圧生成回路１０の消費電流（供給電流を含まない）Ｉは、以下のように算出することができる。
Ｉ＝エラーアンプ１１ｄの消費電流＋電圧生成部１１の抵抗器の消費電流＝１μＡ＋１．３Ｖ／１３００ｋΩ＝２μＡ

一方、例えば、複数の電圧生成部１１，１２，１３の各々が、エラーアンプ１１ｄ及び複数の抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４を共有することなく互いに独立して設けられている場合であって、各電圧生成部１１，１２，１３の各々が出力電圧Ｖ１，Ｖ２，Ｖ３を生成する場合には、各電圧生成部１１，１２，１３の総消費電流Ｉ´は、以下のように算出される。
Ｉ´＝各電圧生成部１１，１２，１３のエラーアンプ１１ｄの消費電流＋各電圧生成部１１，１２，１３の抵抗器の消費電流＝１μＡ×３＋１．３Ｖ／１３００ｋΩ＋１．１Ｖ／１１００ｋΩ＋１．０Ｖ／１０００ｋΩ＝６μＡ

したがって、本実施形態に係る電圧生成回路１０は、複数の電圧生成部１１，１２，１３の各々が、エラーアンプ１１ｄ及び何れの抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４を共有することなく互いに独立して設けられている場合と比較して、消費電流を１／３に低減することが可能になる。

なお、各電圧生成部１１，１２，１３の駆動停止期間は、例えば、電圧生成部の負荷電流や容量に応じて設定することが可能である。例えば、負荷電流Ｉ_ＯＵＴが２０μＡであって、容量Ｃ_ＯＵＴが２ｎＦであって、駆動停止中の電圧降下の目標値ｄＶが５０ｍＶである場合には、駆動停止期間ｄＴ＿ｍａｘは、以下のように算出される。
ｄＴ＿ｍａｘ＝Ｃ_ＯＵＴ×ｄＶ／Ｉ_ＯＵＴ＝２ｎＦ×５０ｍＶ／２０μＡ＝５μｓ
これは、駆動停止期間が５μｓよりも短い場合に、駆動停止中の電圧降下を５０ｍＶ未満にすることができることを意味する。

また、駆動する電圧生成部の切り替えによるノイズ（スイッチングノイズ）を最小限に抑えるには、各電圧生成部１１，１２，１３のＭＯＳＦＥＴ１１ｂ，１２ｂ，１３ｂのオン抵抗が等しくなるように調整することが好ましい。ここで、各電圧生成部１１，１２，１３の負荷電流は、出力電圧の高さに応じて互いに異なっているので、例えば、ＭＯＳＦＥＴ１１ｂ，１２ｂ，１３ｂのゲート幅が負荷電流に応じて線形に決定される場合には、負荷電流に応じてＭＯＳＦＥＴ１１ｂ，１２ｂ，１３ｂのサイズを調整することによって、オン抵抗が等しくなるように設定することができる。例えば、第１電圧生成部１１の負荷電流が第２電圧生成部１２の負荷電流よりも４倍大きい場合には、第１電圧生成部１１のＭＯＳＦＥＴ１１ｂのゲート幅が第２電圧生成部１２のＭＯＳＦＥＴ１２ｂのゲート幅の４倍になるようにサイズ調整されてもよい。これにより、駆動する電圧生成部の切り替えによるノイズ（スイッチングノイズ）を最小限に抑えることが可能になる。

以上説明したように、本実施形態では、複数の抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４のうち少なくとも１つの抵抗器Ｒ３，Ｒ４が、複数の電圧生成部１１，１２，１３の間で共通に設けられている。また、本実施形態では、複数の抵抗器Ｒ２，Ｒ３，Ｒ４が、複数の電圧生成部１１，１２の間で共通に設けられている。これにより、複数の電圧生成部１１，１２，１３の各々に含まれる複数の抵抗器のうち少なくとも１つの抵抗器Ｒ３，Ｒ４を複数の電圧生成部１１，１２，１３の間で共有することが可能になるので、例えば、複数の電圧生成部１１，１２，１３が、何れの抵抗器を共有することなく互いに独立して設けられている場合と比較して、各電圧生成部１１，１２，１３が占めるレイアウトサイズを低減することが可能になるとともに、半導体記憶装置の消費電流を低減することが可能になる。

また、本実施形態では、エラーアンプ１１ｄが、複数の電圧生成部１１，１２，１３の間で共通に設けられている。これにより、例えば、単一のエラーアンプ１１ｄを複数の電圧生成部１１，１２，１３の間で共有することが可能になるので、各電圧生成部１１，１２，１３が占めるレイアウトサイズをさらに低減することが可能になるとともに、半導体記憶装置の消費電流をさらに低減することが可能になる。

（第２実施形態）
以下、本発明の第２実施形態について説明する。本実施形態では、電圧生成回路１０の複数の電圧生成部１１，１２，１３のうち少なくとも１つの電圧生成部１１が、入力電圧（外部電源電圧ＶＤＤ）を昇圧して出力電圧Ｖ１を生成する昇圧回路１１ｅを備える点において第１実施形態と異なっている。以下、第１実施形態と異なる構成について説明する。

図４に、本実施形態に係る半導体記憶装置の電圧生成回路１０の構成例を示す。本実施形態において、第１電圧生成部１１には、ＭＯＳＦＥＴ１１ａの代わりに昇圧回路１１ｅが設けられている。

昇圧回路１１ｅは、制御部１４のオシレータ１４ａから出力された発振信号ＯＳＣに応じて入力電圧（外部電源電圧ＶＤＤ）を昇圧して、出力電圧Ｖ１を生成するように構成されている。また、本実施形態において、昇圧回路１１ｅは、基準電圧ＶＲＥＦ＞電圧ＶＤＥＴの場合であって、第２制御信号ＥＮ１Ｏがローレベルの場合に、入力電圧を昇圧するように構成されている。なお、昇圧回路１１ｅは、周知のチャージポンプ回路を用いて構成されてもよい。

図５は、本実施形態に係る電圧生成回路１０の動作の一例を示すタイムチャートである。先ず、時刻ｔ１１において、制御部１４のデコーダ１４ｃは、信号ＣＮＴＶによって示されるカウント値（ここでは、００）をカウンタ１４ｂから受信すると、ローレベルの第１制御信号ＥＮ１Ｉを生成し、ハイレベルの第１制御信号ＥＮ２Ｉ，ＥＮ３Ｉ及び第２制御信号ＥＮ１Ｏ，ＥＮ２Ｏ，ＥＮ３Ｏを生成する。これにより、第１電圧生成部１１のＭＯＳＦＥＴ１１ｃがオンになり、それ以外のＭＯＳＦＥＴ１２ａ，１２ｃ，１３ａ，１３ｃがオフになる。次に、時刻ｔ１２において、制御部１４のデコーダ１４ｃは、信号ＣＮＴＶによって示されるカウント値（ここでは、０２）をカウンタ１４ｂから受信すると、ローレベルの第１制御信号ＥＮ１Ｉ及び第２制御信号ＥＮ１Ｏを生成し、ハイレベルの第１制御信号ＥＮ２Ｉ，ＥＮ３Ｉ及び第２制御信号ＥＮ２Ｏ，ＥＮ３Ｏを生成する。これにより、第１電圧生成部１１の昇圧回路１１ｅが駆動するとともに、ＭＯＳＦＥＴ１１ｃがオンになり、第１電圧生成部１１が駆動する。この場合、昇圧回路１１ｅが、時刻ｔ１３及び時刻ｔ１４における発振信号ＯＳＣのトグルに応じて入力電圧（外部電源電圧ＶＤＤ）を昇圧することによって、出力電圧Ｖ１が目標電圧まで上昇する。なお、昇圧回路１１ｅは、時刻ｔ１４において基準電圧ＶＲＥＦ＜電圧ＶＤＥＴになると、昇圧動作を停止する。その後、時刻ｔ１５において基準電圧ＶＲＥＦ＞電圧ＶＤＥＴになると、昇圧回路１１ｅは、発振信号ＯＳＣのトグルに応じて昇圧動作を再開する。

次に、時刻ｔ１６において、制御部１４のデコーダ１４ｃは、信号ＣＮＴＶによって示されるカウント値（ここでは、０８）をカウンタ１４ｂから受信すると、ローレベルの第１制御信号ＥＮ２Ｉを生成し、ハイレベルの第１制御信号ＥＮ１Ｉ，ＥＮ２Ｉ及び第２制御信号ＥＮ１Ｏ，ＥＮ２Ｏ，ＥＮ３Ｏを生成する。なお、時刻ｔ１６～時刻ｔ１７の動作は、図３に示す時刻ｔ３～時刻ｔ５の動作と同様である。

次いで、時刻ｔ１７において、制御部１４のデコーダ１４ｃは、信号ＣＮＴＶによって示されるカウント値（ここでは、０Ｃ）をカウンタ１４ｂから受信すると、ローレベルの第１制御信号ＥＮ３Ｉを生成し、ハイレベルの第１制御信号ＥＮ１Ｉ，ＥＮ２Ｉ及び第２制御信号ＥＮ１Ｏ，ＥＮ２Ｏ，ＥＮ３Ｏを生成する。なお、時刻ｔ１７～時刻ｔ１８の動作は、図３に示す時刻ｔ５～時刻ｔ７の動作と同様である。

また、時刻ｔ１８以降は、時刻ｔ１１～ｔ１７の動作が繰り返される。

上述したように、本実施形態の電圧生成回路１０及び半導体記憶装置によれば、複数の電圧生成部１１，１２，１３のうち少なくとも１つの電圧生成部（第１電圧生成部１１）において、入力電圧（外部電源電圧ＶＤＤ）よりも高い出力電圧Ｖ１を生成することが可能になる。

なお、本実施形態では、第１電圧生成部１１が昇圧回路１１ｅを備える場合を一例として説明したが、例えば、第１電圧生成部１１の代わりに第２電圧生成部１２又は第３電圧生成部１３が昇圧回路を備えてもよいし、第１電圧生成部１１、第２電圧生成部１２及び第３電圧生成部１３の全てが昇圧回路を備えてもよい。

以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

例えば、上述した第１実施形態では、発振信号ＯＳＣのクロック数が所定値（例えば、２）に達する毎に、駆動する電圧生成部を切り替える場合を一例として説明したが、本発明はこの場合に限定されない。例えば、複数の電圧生成部１１，１２，１３のうち何れかの電圧生成部の駆動間隔（電圧生成間隔）を他の電圧生成部よりも長く設定したい場合には、図６に示すように、第１制御信号ＥＮ１Ｉ，ＥＮ２Ｉ，ＥＮ３Ｉ及び第２制御信号ＥＮ１Ｏ，ＥＮ２Ｏ，ＥＮ３Ｏがローレベルに変化するのをマスクすることによって、ハイレベルを維持（つまり、対応する電圧生成部の駆動停止状態を維持）してもよい。これにより、電圧生成部の駆動が停止している状態を容易に長くすることができるので、電圧生成回路１０の消費電力を低減することが可能になる。

また、上述した各実施形態では、本発明の「出力ドライバ」、「第１スイッチ部」及び「第２スイッチ部」がＰチャンネル型のＭＯＳＦＥＴで構成されている場合を一例として説明したが、本発明はこの場合に限定されない。例えば、「出力ドライバ」、「第１スイッチ部」及び「第２スイッチ部」は、Ｎチャンネル型のＭＯＳＦＥＴで構成されてもよいし、他のトランジスタやスイッチ素子等で構成されてもよい。

さらに、上述した各実施形態では、第１電圧生成部１１、第２電圧生成部１２及び第３電圧生成部１３がリニアレギュレータである場合を一例として説明したが、本発明はこの場合に限定されない。例えば、第１電圧生成部１１、第２電圧生成部１２及び第３電圧生成部１３は、スイッチングレギュレータ等の他のレギュレータであってもよい。

また、図１、図２及び図４に示す電圧生成回路１０及び各部１１～１４の構成は一例であり、適宜変更されてもよいし、周知の構成や他の様々な構成が採用されてもよい。

１０…電圧生成回路
１１…第１電圧生成部
１１ａ，１１ｂ，１１ｃ…ＭＯＳＦＥＴ
１１ｄ…エラーアンプ
１１ｅ…昇圧回路
１２…第２電圧生成部
１２ａ，１２ｂ，１２ｃ…ＭＯＳＦＥＴ
１３…第３電圧生成部
１３ａ，１３ｂ，１３ｃ…ＭＯＳＦＥＴ
１４…制御部
ＥＮ１Ｉ，ＥＮ２Ｉ，ＥＮ３Ｉ…第１制御信号
ＥＮ１Ｏ，ＥＮ２Ｏ，ＥＮ３Ｏ…第２制御信号
Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗器
ＶＤＤ…外部電源電圧
Ｖ１，Ｖ２，Ｖ３…出力電圧

Claims (12)

1. 入力電圧に基づいて異なる出力電圧を生成する複数の電圧生成部と、
   前記複数の電圧生成部のうち何れか１つの電圧生成部を駆動するように制御する制御部と、を備え、
   前記複数の電圧生成部の各々は、前記出力電圧を検出するために直列に接続された複数の抵抗器を有し、
   前記複数の抵抗器のうち少なくとも１つの抵抗器は、前記複数の電圧生成部の間で共通に設けられている、
   電圧生成回路。
2. 前記複数の電圧生成部の各々は、所定の基準電圧と、前記出力電圧を前記複数の抵抗器のうち前記少なくとも１つの抵抗器と前記複数の抵抗器のうち他の抵抗器との間で分圧した電圧と、を比較するための比較部を有し、
   前記比較部は、前記複数の電圧生成部の間で共通に設けられている、
   請求項１に記載の電圧生成回路。
3. 前記複数の電圧生成部の各々は、前記入力電圧が印加される入力端子と前記出力電圧を出力するための出力端子との間に接続された出力ドライバであって、前記比較部によって制御される出力ドライバを備える、
   請求項２に記載の電圧生成回路。
4. 前記少なくとも１つの抵抗器は、前記複数の抵抗器のうち他の抵抗器と低電圧電源との間に接続されており、
   前記複数の抵抗器のうち他の抵抗器は、前記出力ドライバの出力端子と前記少なくとも１つの抵抗器との間に接続されている、
   請求項３に記載の電圧生成回路。
5. 前記比較部の一方の入力端子には前記所定の基準電圧が印加されており、
   前記比較部の他方の入力端子は、前記少なくとも１つの抵抗器と前記複数の抵抗器のうち他の抵抗器との間のノードに接続されている、
   請求項４に記載の電圧生成回路。
6. 前記出力ドライバの出力端子と前記複数の抵抗器との間に、所定の第１制御信号によってオンになる第１スイッチ部が設けられている、
   請求項４に記載の電圧生成回路。
7. 前記複数の電圧生成部の各々の前記入力端子と前記出力ドライバの入力端子との間に、所定の第２制御信号によってオンになる第２スイッチ部が設けられている、
   請求項４に記載の電圧生成回路。
8. 前記複数の電圧生成部のうち少なくとも１つの電圧生成部は、前記入力電圧を昇圧して前記出力電圧を生成する昇圧回路を備える、
   請求項１に記載の電圧生成回路。
9. 前記制御部は、前記複数の電圧生成部のうち駆動する電圧生成部を所定のタイミング毎に切り替える、
   請求項１に記載の電圧生成回路。
10. 前記制御部は、所定のクロック信号のパルス数が所定値に達すると、前記複数の電圧生成部のうち駆動する電圧生成部を切り替える、
    請求項９に記載の電圧生成回路。
11. 前記制御部は、前記複数の電圧生成部のうち駆動する電圧生成部を所定の順序で切り替える、
    請求項１に記載の電圧生成回路。
12. 請求項１に記載の電圧生成回路を備える、
    半導体記憶装置。

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