TWI829525B - 半導體裝置 - Google Patents

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TWI829525B TW112104187A TW112104187A TWI829525B TW I829525 B TWI829525 B TW I829525B TW 112104187 A TW112104187 A TW 112104187A TW 112104187 A TW112104187 A TW 112104187A TW I829525 B TWI829525 B TW I829525B
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小山潤
加藤清
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日商半導體能源研究所股份有限公司
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Abstract

本發之目的在於提供一種半導體裝置，其組合整合於相同基板上之電晶體，其中電晶體包含於其通道形成區中之氧化物半導體以及電晶體包含於其通道形成區中之非氧化物半導體。本發明之應用在於實現實質上非易失性半導體記憶體，其不需特別擦除工作並不會遭受由於重覆寫入工作所產生之損害。此外，半導體裝置受適當調配以儲存多值。於說明內容中詳細地說明了製造方法、應用電路及驅動/讀出方法。

Description

半導體裝置
本發明關於一種利用半導體元件的半導體裝置及其製造方法。
利用半導體元件的記憶裝置可以粗分為如果沒有電力供給儲存內容就消失的易失性記憶裝置和即使沒有電力供給也保持儲存內容的非易失性記憶裝置。
作為易失性記憶裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM藉由選擇構成記憶元件的電晶體並將電荷儲存在電容器中而儲存資訊。
因為根據上述原理，在從DRAM讀出資訊資料時電容器的電荷消失，所以為了在讀出資訊資料之後再次儲存資訊，需要進行資訊資料的重寫。另外，因為在構成記憶元件的電晶體中存在漏電流，而即使未選擇電晶體也蓄積在電容器的電極中的電荷流出或者電荷流入記憶體中，所 以資料的保持期間較短。為此，需要按預定的週期進行重寫(刷新工作)，而難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要利用磁性材料或光學材料的另一記憶裝置以實現較長期間的資訊的儲存。
作為易失性記憶裝置的另一例子，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行刷新工作，在這一點上SRAM優越於DRAM。但是，因為使用正反器等電路，所以存在每儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非易失性記憶裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區之間具有浮動閘極，並使該浮動閘極保持電荷而進行儲存，因此，快閃儲存器具有其資料保持期間極長(半永久)、不需要進行易失性記憶裝置所需要的刷新工作的優點(例如，參照專利文獻1)。
但是，由在進行寫入時產生的隧道電流而引起構成記憶元件的閘極絕緣層的退化，因此發生因預定次數的寫入而記憶元件不能發揮其功能的問題。為了緩和上述問題的影響，例如，使用使各記憶元件的寫入次數均勻的方法，但是，為了使用該方法，需要複雜的週邊電路。另外，即使使用上述方法，也不能解決使用壽命的根本問題。就是 說，快閃記憶體不合適於資訊的重寫頻度高的用途。
另外，為了使浮動閘極保持電荷或者去除該電荷，需要高電壓。再者，還有電荷的保持或去除需要較長時間而難以實現寫入和擦除的高速化的問題。
[專利文獻1]日本專利申請公開 第S57-105889號公報
鑒於上述問題，所公開的發明的一個實施例的目的之一就是提供一種即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制的新的結構的半導體裝置。另外，所公開的發明的一個實施例的目的之一就是提供一種具有容易進行多值化的結構的半導體裝置。
本發明的一個實施例是具有使用氧化物半導體而形成的電晶體和使用除此以外的材料而形成的電晶體的疊層結構的半導體裝置。例如，可以採用如下結構。
本發明的一個實施例是一種半導體裝置，包括：源極電極線；位元線；第一信號線；多個第二信號線；多個字線；在源極電極線和位元線之間並聯連接的多個記憶單元；被輸入位址信號且以選擇多個記憶單元中的被位址信號指定的記憶單元的方式驅動多個第二信號線以及多個字線的第二信號線以及字線的驅動電路；選擇多個寫入電位中的任一個並將其輸出到第一信號線的第一信號線的驅動電路；被輸入位元線的電位和多個參考電位並比較位元線 的電位和多個參考電位來讀出資料的讀出電路；產生多個寫入電位以及多個參考電位並將其供應給第一信號線的驅動電路以及讀出電路的電位產生電路；以及向電位產生電路供應電位的升壓電路，其中，記憶單元之一包括：具有第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；具有第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及具有第三閘極電極、第三源極電極以及第三汲極電極的第三電晶體，第一電晶體設置在包含半導體材料的基板上，第二電晶體包括氧化物半導體層，第一閘極電極與第二源極電極和第二汲極電極中的一個電連接，源極電極線與第一源極電極電連接，第一汲極電極與第三源極電極電連接，位元線與第三汲極電極電連接，第一信號線與第二源極電極和第二汲極電極中的另一個電連接，第二信號線之一與第二閘極電極電連接，並且，字線之一與第三閘極電極電連接。
另外，本發明的一個實施例是一種半導體裝置，其中在上述結構中包括電連接到第一閘極電極以及第二源極電極和第二汲極電極中的一個的電容器。
另外，本發明的一個實施例是一種半導體裝置，包括：源極電極線；位元線；第一信號線；多個第二信號線；多個字線；在源極電極線和位元線之間並聯連接的多個記憶單元；被輸入位址信號且以選擇多個記憶單元中的被位址信號指定的記憶單元的方式驅動多個第二信號線以及多個字線的第二信號線以及字線的驅動電路；選擇多個 寫入電位中的任一個並將其輸出到第一信號線的第一信號線的驅動電路；被輸入位元線的電位和多個參考電位，具有參考記憶單元，並比較被指定的記憶單元的導電率和參考記憶單元的導電率來讀出資料的讀出電路；產生多個寫入電位以及多個參考電位並將其供應給第一信號線的驅動電路以及讀出電路的電位產生電路；以及向電位產生電路供應電位的升壓電路，其中，多個記憶單元之一包括：具有第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；具有第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及具有第三閘極電極、第三源極電極以及第三汲極電極的第三電晶體，第一電晶體設置在包含半導體材料的基板上，第二電晶體包括氧化物半導體層，第一閘極電極與第二源極電極和第二汲極電極中的一個電連接，源極電極線與第一源極電極電連接，第一汲極電極與第三源極電極電連接，位元線與第三汲極電極電連接，第一信號線與第二源極電極和第二汲極電極中的另一個電連接，第二信號線之一與第二閘極電極電連接，並且，字線之一與第三閘極電極電連接。
另外，本發明的一個實施例是一種半導體裝置，包括：源極電極線；位元線；第一信號線；多個第二信號線；多個字線；在源極電極線和位元線之間並聯連接的多個記憶單元；被輸入位址信號和多個參考電位，以選擇多個記憶單元中的被位址信號指定的記憶單元的方式驅動多個第二信號線以及多個字線，並選擇多個參考電位中的任 一個而將其輸出到被選擇的一個字線的第二信號線以及字線的驅動電路；選擇多個寫入電位中的任一個並將其輸出到第一信號線的第一信號線的驅動電路；連接到位元線且藉由讀出被指定的記憶單元的導電率來讀出資料的讀出電路；產生多個寫入電位以及多個參考電位並將其供應給第一信號線的驅動電路以及讀出電路的電位產生電路；以及向電位產生電路供應電位的升壓電路，其中，記憶單元之一包括：具有第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；具有第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及電容器，第一電晶體設置在包含半導體材料的基板上，第二電晶體包括氧化物半導體層，第一閘極電極與第二源極電極和第二汲極電極中的一個與電容器的一個的電極彼此電連接，源極電極線與第一源極電極電連接，位元線與第一汲極電極電連接，第一信號線與第二源極電極和第二汲極電極中的另一個電連接，第二信號線之一與第二閘極電極電連接，並且，字線之一與電容器的另一個的電極電連接。
在上述結構中，第一電晶體包括：設置在包含半導體材料的基板中的通道形成區；夾持通道形成區地設置的雜質區；通道形成區上的第一閘極絕緣層；第一閘極絕緣層上的第一閘極電極；以及電連接到雜質區的第一源極電極及第一汲極電極。
另外，在上述結構中，第二電晶體包括：包含半導體材料的基板上的第二閘極電極；第二閘極電極上的第二閘 極絕緣層；第二閘極絕緣層上的氧化物半導體層；以及電連接到氧化物半導體層的第二源極電極及第二汲極電極。
另外，在上述結構中，第三電晶體包括：設置在包含半導體材料的基板中的通道形成區；夾持通道形成區地設置的雜質區；通道形成區上的第三閘極絕緣層；第三閘極絕緣層上的第三閘極電極；以及電連接到雜質區的第三源極電極及第三汲極電極。
另外，在上述結構中，最好使用單晶半導體基板作為包含半導體材料的基板。尤其是，半導體材料最好為矽。另外，也可以將SOI基板用作包含半導體材料的基板。
另外，在上述結構中，氧化物半導體層最好包含In-Ga-Zn-O類的氧化物半導體材料。尤其是，氧化物半導體層最好包含In2Ga2ZnO7的結晶。再者，氧化物半導體層的氫濃度最好為小於或等於5×1019atoms/cm3。另外，第二電晶體的截止電流最好為小於或等於1×10-13A。
另外，在上述結構中，第二電晶體可以設置在重疊於第一電晶體的區域中。
另外，在本說明書中，“上”或“下”不侷限於構成要素的位置關係為“正上”或“正下”。例如，“閘極絕緣層上的第一閘極電極”包括在閘極絕緣層和第一閘極電極之間包含另一構成要素的情況。另外，“上”或“下”只是為了便於說明而使用的，在沒有特別的說明時，“上”或“下”還包括其上下倒轉的情況。
另外，在本說明書中，“電極”或“佈線”不在功能 上限定其構成要素。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，“源極電極”和“汲極電極”的功能有時互相調換。因此，在本說明書中，“源極電極”和“汲極電極”可以互相調換。
另外，在本說明書等中，“電連接”包括隔著“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻器、電感器、電容器、其他具有各種功能的元件等。
一般來說，“SOI基板”是指在絕緣表面上設置有矽半導體層的基板，但是在本說明書中，還包括在絕緣表面上設置有包含矽以外的材料而成的半導體層的基板。換言之，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，“SOI基板”中的基板不侷限於矽晶圓等的半導體基板，而還可以為玻璃基板、石英基板、藍寶石基板、金屬基板等的非半導體基板。就是說，“SOI基板”還包括其上具有包含半導體材料而成的層的導體基板或絕緣體基板。再者，在本說明書中，“半導體基板”不但是指僅包含半導體材料而成的基板，而且是指包含半導體材 料的所有的基板。就是說，在本說明書中，“半導體基板”包括“SOI基板”。
另外，在本說明書中，氧化物半導體以外的半導體材料只要是氧化物半導體以外的半導體材料就可以是任何材料。例如，有矽、鍺、矽鍺、碳化矽、砷化鎵等。另外，也可以使用有機半導體材料等。另外，在對構成半導體裝置等的材料不特別進行說明時，可以使用氧化物半導體材料或氧化物半導體以外的半導體材料。
作為本發明的一個實施例，提供一種在其下部具有將氧化物半導體以外的材料用於通道形成區的電晶體並在其上部具有將氧化物半導體用於通道形成區的電晶體的半導體裝置。
因為使用氧化物半導體形成的電晶體的截止電流極小，所以藉由使用該電晶體而可以在較長期間內保持儲存內容。就是說，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，資訊的寫入不需要高電壓，而且也沒有元件退化的問題。例如，因為不需要如現有的非易失性記憶體那樣對浮動閘極進行電子植入和拔出，所以完全不發生閘極絕緣層的退化等的退化。就是說，在根據本實施例的半導體裝置中，對作為現有的非易失性記憶體的問題的重寫次數沒有限制，而可靠性大幅提高。再者，根據電晶體的導 通狀態或截止狀態而進行資訊寫入，而可以容易實現高速工作。另外，還有在重寫資訊時不需要進行用來擦除之前的資訊的工作的優點。
另外，使用氧化物半導體以外的材料形成的電晶體可以進行充分的高速度工作，因此，藉由該使用氧化物半導體以外的材料形成的電晶體而可以高速讀出儲存內容。
再者，因為藉由設置升壓電路而容易進行多值化，所以可以提高儲存容量。
如上所述，藉由將使用氧化物半導體以外的材料形成的電晶體和使用氧化物半導體形成的電晶體形成為一體，可以實現具有新穎的特徵的半導體裝置。
100:基板
102:保護層
104:半導體區
106:元件分離絕緣層
108a:閘極絕緣層
110a:閘極電極
112:絕緣層
114:雜質區
116:通道形成區
118:側壁絕緣層
120:高濃度雜質區
122:金屬層
124:金屬化合物區
126:層間絕緣層
128:層間絕緣層
130a:源極電極或汲極電極
130b:源極電極或汲極電極
130c:電極
132:絕緣層
134:導電層
136a:電極
136b:電極
136c:電極
136d:閘極電極
138:閘極絕緣層
140:氧化物半導體層
142a:源極電極或汲極電極
142b:源極電極或汲極電極
144:保護絕緣層
146:層間絕緣層
148:導電層
150a:電極
150b:電極
150c:電極
150d:電極
150e:電極
152:絕緣層
154a:電極
154b:電極
154c:電極
154d:電極
160:電晶體
162:電晶體
200:記憶單元
201:電晶體
202:電晶體
203:電晶體
204:電容器
205:電容器
210:記憶單元陣列
211:讀出電路
212:信號線驅動電路
213:驅動電路
214:電位產生電路
215:解碼器
216:電晶體
217:電晶體
218:電晶體
219:升壓電路
220:類比緩衝器
221:讀出電路
223:偏壓電路
224:偏壓電路
225:參考單元
225a:參考單元
225b:參考單元
225c:參考單元
229:邏輯電路
231:讀出電路
240:記憶單元
301:主體
302:框體
303:顯示部
304:鍵盤
311:主體
312:觸控筆
313:顯示部
314:操作按鈕
315:外部介面
320:電子書閱讀器
321:框體
323:框體
325:顯示部
327:顯示部
331:電源
333:操作鍵
335:揚聲器
337:軸部
340:框體
341:框體
342:顯示面板
343:揚聲器
344:麥克風
345:操作鍵
346:指向裝置
347:照相用透鏡
348:外部連接端子
349:太陽能電池單元
350:外部記憶體插槽
361:主體
363:取景器
364:操作開關
365:顯示部(B)
366:電池
367:顯示部(A)
370:電視裝置
371:框體
373:顯示部
375:支架
377:顯示部
379:操作鍵
380:遙控器
402:二極體
404:二極體
406:二極體
408:二極體
410:二極體
412:電容器
414:電容器
416:電容器
418:電容器
420:電容器
在附圖中：
圖1是用來說明半導體裝置的電路圖；
圖2A和圖2B是分別用來說明半導體裝置的截面圖及平面圖；
圖3A至圖3H是用來說明半導體裝置的製造製程的截面圖；
圖4A至圖4G是用來說明半導體裝置的製造製程的截面圖；
圖5A至圖5D是用來說明半導體裝置的製造製程的截面圖；
圖6是使用氧化物半導體形成的電晶體的截面圖；
圖7是沿著圖6的截面A-A’的能帶圖(示意圖)；
圖8A是示出對閘極電極(GE)施加正電壓(VG>0)的狀態的圖；圖8B是示出對閘極電極(GE)施加負電位(VG<0)的狀態的圖；
圖9是示出真空能級和金屬的功函數(ΦM)、氧化物半導體的電子親和力(χ)的關係的圖；
圖10是示出C-V特性的圖；
圖11是示出Vg和(1/C)2的關係的圖；
圖12是用來說明半導體裝置的截面圖；
圖13A和圖13B是用來說明半導體裝置的截面圖；
圖14A和圖14B是用來說明半導體裝置的截面圖；
圖15A和圖15B是用來說明半導體裝置的截面圖；
圖16是用來說明記憶元件的電路圖；
圖17是用來說明半導體裝置的電路圖；
圖18是用來說明驅動電路的電路圖；
圖19是用來說明驅動電路的電路圖；
圖20是用來說明讀出電路的電路圖；
圖21是用來說明電位產生電路的電路圖；
圖22A和圖22B是用來說明升壓電路的電路圖；
圖23是用來說明差動感測放大器的電路圖；
圖24是用來說明鎖存感測放大器的電路圖；
圖25A和圖25B是示出用來說明工作的時序圖的圖；
圖26是用來說明半導體裝置的電路圖；
圖27是用來說明讀出電路的電路圖；
圖28是示出用來說明工作的時序圖的圖；
圖29是用來說明讀出電路的圖；
圖30是示出用來說明工作的時序圖的圖；
圖31是用來說明記憶元件的電路圖；
圖32是用來說明半導體裝置的電路圖；
圖33是用來說明讀出電路的電路圖；
圖34是用來說明驅動電路的電路圖；
圖35是示出用來說明工作的時序圖的圖；
圖36是示出節點A和字線電位的關係的圖；
圖37A至圖37F是用來說明電子設備的圖。
下面，關於本發明的實施例的一個例子參照附圖給予說明。但是，本發明並不侷限於下面的描述。所屬領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種各樣的形式，而不脫離本發明的宗旨及其範圍。因此，本發明不應該解釋為侷限於以下所示的實施例的記載內容。
注意，為了便於說明，附圖等所示出的各結構的位置、大小和範圍等有時不表示實際上的位置、大小和範圍等。因此，本發明不侷限於附圖等所示出的位置、大小和範圍等。
另外，本說明書等中使用的“第一”、“第二”、 “第三”等序數詞用來避免結構要素的混同，而不用來在數目方面上限定。
實施例1
在本實施例中，參照圖1至圖15B說明根據所公開的發明的一個實施例的半導體裝置的結構及其製造方法。
<半導體裝置的電路結構>
圖1示出半導體裝置的電路結構的一個例子。該半導體裝置由使用氧化物半導體以外的材料形成的電晶體160和使用氧化物半導體形成的電晶體162構成。注意，在圖1中，為了明瞭地示出使用氧化物半導體形成電晶體162，而附上OS的符號。
這裏，電晶體160的閘極電極與電晶體162的源極電極和汲極電極中的一個電連接。另外，第一佈線(1st Line：也稱為源極電極線)與電晶體160的源極電極電連接，第二佈線(2nd Line：也稱為位元線)與電晶體160的汲極電極電連接。並且，第三佈線(3rd Line：也稱為第一信號線)與電晶體162的源極電極和汲極電極中的另一個電連接，第四佈線(4th Line：也稱為第二信號線)和電晶體162的閘極電極電連接。
使用氧化物半導體以外的材料形成的電晶體160能夠進行充分的高速工作，因此藉由使用該使用氧化物半導體以外的材料形成的電晶體160而可以高速讀出儲存內容。 另外，使用氧化物半導體形成的電晶體162具有截止電流極小的特徵。因此，藉由使電晶體162處於截止狀態，可以在極長時間內保持電晶體160的閘極電極的電位。
藉由發揮能夠長時間保持閘極電極的電位的特徵，如下所述那樣可以進行資訊寫入、保持和讀出。
說明資訊的寫入及保持。首先，藉由將第四佈線的電位設定為使電晶體162處於導通狀態的電位，使電晶體162處於導通狀態。由此，將第三佈線的電位施加到電晶體160的閘極電極(寫入)。然後，藉由將第四佈線的電位設定為使電晶體162處於截止狀態的電位，使電晶體162處於截止狀態，而保持電晶體160的閘極電極的電位(保持)。
因為電晶體162的截止電流極小，所以在長時間內保持電晶體160的閘極電極的電位。例如，在電晶體160的閘極電極的電位為使電晶體160處於導通狀態的電位的情況下，在長時間內保持電晶體160的導通狀態。另外，在電晶體160的閘極電極的電位為使電晶體160處於截止狀態的電位的情況下，在長時間內保持電晶體160的截止狀態。
下面，說明資訊的讀出。如上所述，當在保持電晶體160的導通狀態或截止狀態的狀態下將預定的電位(低電位)施加到第一佈線時，第二佈線的電位根據電晶體160的導通狀態或截止狀態而成為不同的值。例如，在電晶體160處於導通狀態的情況下，第二佈線的電位根據第一佈 線的電位而降低。與此相反，在電晶體160處於截止狀態的情況下，第二佈線的電位不變化。
如上所述，藉由在保持資訊的狀態下對第一佈線的電位和第二佈線的電位進行比較，可以讀出資訊。
下面，說明資訊的重寫。與上述資訊的寫入及保持同樣，進行資訊的重寫。就是說，藉由將第四佈線的電位設定為使電晶體162處於導通狀態的電位，使電晶體162處於導通狀態。由此，將第三佈線的電位(根據新的資訊的電位)施加到電晶體160的閘極電極。然後，藉由將第四佈線的電位設定為使電晶體162處於截止狀態的電位，使電晶體162處於截止狀態，而處於保持新的資訊的狀態。
如上所述，根據所公開的發明的半導體裝置可以藉由再次寫入資訊而直接重寫資訊。由此，不需要快閃記憶體等所需要的擦除工作，而可以抑制起因於擦除工作的工作速度的降低。就是說，實現半導體裝置的高速工作。
另外，上述說明關於使用以電子為載子的n型電晶體(n通道型電晶體)的情況，但是，當然可以使用以電洞為載子的p型電晶體代替n型電晶體。
另外，為了容易保持電晶體160的閘極電極的電位，當然可以對電晶體160的閘極電極附加電容器等。
<半導體裝置的平面結構及截面結構>
圖2A和圖2B是上述半導體裝置的結構的一個例子。圖2A示出半導體裝置的截面，而圖2B示出半導體 裝置的平面。這裏，圖2A相當於沿圖2B的線A1-A2及線B1-B2的截面。圖2A和圖2B所示的半導體裝置在其下部具有使用氧化物半導體以外的材料形成的電晶體160並在其上部具有使用氧化物半導體形成的電晶體162。這裏，說明電晶體160及電晶體162都是n型電晶體的情況，但是也可以採用p型電晶體。尤其是，電晶體160可以為p型電晶體。
電晶體160具有：設置在包含半導體材料的基板100中的通道形成區116；夾持通道形成區116地設置的雜質區114及高濃度雜質區120(也將這些區域總稱為雜質區)；設置在通道形成區116上的閘極絕緣層108a；設置在閘極絕緣層108a上的閘極電極110a；電連接到設置在通道形成區116的一側的雜質區114的源極電極或汲極電極130a；以及電連接到設置在通道形成區116的另一側的雜質區114的源極電極或汲極電極130b。
這裏，在閘極電極110a的側面設置有側壁絕緣層118。另外，在基板100上具有當從上面觀察時夾著側壁絕緣層118地設置的高濃度雜質區120，並且在高濃度雜質區120上存在著金屬化合物區124。另外，在基板100上圍繞p型電晶體160地設置有元件分離絕緣層106，並且覆蓋p型電晶體160地設置有層間絕緣層126及層間絕緣層128。藉由形成在層間絕緣層126及層間絕緣層128中的開口，源極電極或汲極電極130a電連接到設置在通道形成區116的一側的金屬化合物區124，並且源極電極 或汲極電極130b電連接到設置在通道形成區116的另一側的金屬化合物區124。就是說，源極電極或汲極電極130a藉由設置在通道形成區116的一側的金屬化合物區124而電連接到設置在通道形成區116的一側的高濃度雜質區120及設置在通道形成區116的一側的雜質區114，並且源極電極或汲極電極130b藉由設置在通道形成區116的另一側的金屬化合物區124而電連接到設置在通道形成區116的另一側的高濃度雜質區120及設置在通道形成區116的另一側的雜質區114。另外，閘極電極110a電連接到與源極電極或汲極電極130a以及源極電極或汲極電極130b同樣設置的電極130c。
電晶體162具有：設置在層間絕緣層128上的閘極電極136d；設置在閘極電極136d上的閘極絕緣層138；設置在閘極絕緣層138上的氧化物半導體層140；設置在氧化物半導體層140上且電連接到氧化物半導體層140的源極電極或汲極電極142a；以及源極電極或汲極電極142b。
這裏，閘極電極136d設置為埋入形成在層間絕緣層128上的絕緣層132。另外，與閘極電極136d同樣，分別形成有接觸於源極電極或汲極電極130a的電極136a、接觸於源極電極或汲極電極130b的電極136b以及接觸於電極130c的電極136c。
另外，在電晶體162上接觸於氧化物半導體層140的一部分地設置有保護絕緣層144，在保護絕緣層144上設 置有層間絕緣層146。這裏，在保護絕緣層144和層間絕緣層146中設置有到達源極電極或汲極電極142a、源極電極或汲極電極142b的開口，並且以藉由該開口接觸於源極電極或汲極電極142a以及源極電極或汲極電極142b的方式形成有電極150d及電極150e。另外，與電極150d及電極150e同樣，形成有藉由設置在閘極絕緣層138、保護絕緣層144和層間絕緣層146中的開口接觸於電極136a、電極136b以及電極136c的電極150a、電極150b以及電極150c。
這裏，氧化物半導體層140最好為雜質如氫等充分得到去除而被高純度化的氧化物半導體層。明確地說，氧化物半導體層140的氫濃度為小於或等於5×1019atoms/cm3，最好為小於或等於5×1018atoms/cm3，更佳地為小於或等於5×1017atoms/cm3。另外，氧化物半導體層140最好為藉由含有充分的氧而起因於氧缺乏的缺陷減少的氧化物半導體層。氫濃度充分得到降低而被高純度化的氧化物半導體層140的載子濃度是小於或等於1×1012/cm3，最好是小於或等於1×1011/cm3。如上所述，藉由使用被i型化(本質化)或實際上被i型化的氧化物半導體，可以獲得截止電流特性極為優良的電晶體162。例如，在汲極電極電壓Vd為+1V或+10V且閘極電壓Vg為-5V至-20V的情況下，截止電流為小於或等於1×10-13A。如上所述，藉由使用氫濃度充分得到降低而被高純度化且起因於氧缺乏的缺陷減少的氧化物半導體層140而 降低電晶體162的截止電流，可以實現新的結構的半導體裝置。另外，使用二次離子質譜(SIMS：Secondary Ion Mass Spectroscopy)測量上述氧化物半導體層140中的氫濃度。
另外，在層間絕緣層146上設置有絕緣層152，並埋入該絕緣層152地設置有電極154a、電極154b、電極154c以及電極154d。這裏，電極154a接觸於電極150a，電極154b接觸於電極150b，電極154c接觸於電極150c及電極150d，並且電極154d接觸於電極150e。
就是說，在圖2A和圖2B所示的半導體裝置中，電晶體160的閘極電極110a隔著電極130c、電極136c、電極150c、電極154c以及電極150d電連接到電晶體162的源極電極或汲極電極142a。
<半導體裝置的製造方法>
接著，說明上述半導體裝置的製造方法的一個例子。以下，首先，參照圖3A至圖3H說明下部的電晶體160的製造方法，然後，參照圖4A至圖4G和圖5A至圖5D說明上部的電晶體162的製造方法。
<下部的電晶體的製造方法>
首先，準備包含半導體材料的基板100(參照圖3A)。作為包含半導體材料的基板100，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化 合物半導體基板、SOI基板等。這裏，示出作為包含半導體材料的基板100，使用單晶矽基板時的一個例子。一般來說，“SOI基板”是指在絕緣表面上設置有矽半導體層的基板，但是在本說明書等中，“SOI基板”還包括在絕緣表面上設置有由矽以外的材料構成的半導體層的基板。換言之，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，SOI基板還包括在玻璃基板等的絕緣基板上隔著絕緣層而設置有半導體層的基板。
在基板100上形成用作用來形成元件分離絕緣層的掩模的保護層102(參照圖3A)。作為保護層102，例如可以使用以氧化矽、氮化矽、氮氧化矽等為其材料的絕緣層。另外，在該製程的前後，也可以將賦予n型導電性的雜質元素或賦予p型導電性的雜質元素添加到基板100，以控制電晶體的臨界值電壓。在半導體為矽時，作為賦予n型導電性的雜質，例如可以使用磷、砷等。另外，作為賦予p型導電性的雜質，例如可以使用硼、鋁、鎵等。
接著，使用上述保護層102作為掩模進行蝕刻，去除不由保護層102覆蓋的區域(露出的區域)的基板100的一部分。由此，形成得到分離的半導體區104(參照圖3B)。該蝕刻最好使用乾蝕刻，但是也可以使用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體、蝕刻液。
接著，覆蓋半導體區104地形成絕緣層，並且藉由選擇性地去除重疊於半導體區104的區域的絕緣層，形成元件分離絕緣層106(參照圖3B)。該絕緣層使用氧化矽、 氮化矽、氮氧化矽等而形成。作為絕緣層的去除方法，有CMP等拋光處理或蝕刻等，可以使用任何方法。另外，在形成半導體區104之後，或者，在形成元件分離絕緣層106之後，去除上述保護層102。
接著，在半導體區104上形成絕緣層，並在該絕緣層上形成包含導電材料的層。
絕緣層是之後成為閘極絕緣層的層，該絕緣層最好採用藉由CVD法或濺射法等來得到的包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等的膜的單層結構或疊層結構。另外，也可以藉由高密度電漿處理或熱氧化處理使半導體區104的表面氧化或氮化，形成上述絕緣層。例如，可以使用He、Ar、Kr、Xe等稀有氣體和氧、氧化氮、氨、氮、氫等的混合氣體來進行高密度電漿處理。另外，對絕緣層的厚度沒有特別的限制，例如可以將其厚度設定為大於或等於1nm且小於或等於100nm。
包含導電材料的層可以使用鋁、銅、鈦、鉭、鎢等的金屬材料而形成。另外，也可以藉由使用包含導電材料的多晶矽等的半導體材料形成包含導電材料的層。對形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法、旋塗法等的各種沉積方法。此外，在本實施例中，說明使用金屬材料形成包含導電材料的層時的一個例子。
然後，藉由選擇性地蝕刻絕緣層和包含導電材料的層，形成閘極絕緣層108a和閘極電極110a。(參照圖3C)。
接著，形成覆蓋閘極電極110a的絕緣層112(參照圖3C)。然後，藉由將磷(P)或砷(As)等添加到半導體區104，形成接面深度淺的雜質區114(參照圖3C)。這裏，雖然添加磷或砷以形成n型電晶體，但是在形成p型電晶體時添加硼(B)或鋁(Al)等的雜質元素即可。另外，藉由形成雜質區114，在半導體區104的閘極絕緣層108a的下部形成通道形成區116(參照圖3C)。在此，雖然可以適當地設定所添加的雜質的濃度，但是在進行半導體元件的高微細化時最好提高其濃度。這裏，雖然採用在形成絕緣層112之後形成雜質區114的製程，但是也可以採用在形成雜質區114之後形成絕緣層112的製程。
接著，形成側壁絕緣層118(參照圖3D)。藉由在覆蓋絕緣層112地形成絕緣層之後，對該絕緣層進行各向異性高的蝕刻，可以以自對準的方式形成側壁絕緣層118。另外，此時，最好對絕緣層112的一部分進行蝕刻，而使閘極電極110a的上面和雜質區114的上面露出。
接著，覆蓋閘極電極110a、雜質區114和側壁絕緣層118等地形成絕緣層。然後，藉由將磷(P)或砷(As)等添加到該絕緣層接觸於雜質區114的區域，形成高濃度雜質區120(參照圖3E)。然後，去除上述絕緣層，覆蓋閘極電極110a、側壁絕緣層118和高濃度雜質區120等地形成金屬層122(參照圖3E)。該金屬層122可以使用真空蒸鍍法、濺射法或旋塗法等的各種沉積方法 形成。最好使用與構成半導體區104的半導體材料起反應而成為低電阻的金屬化合物的金屬材料形成金屬層122。作為上述金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。
接著，進行熱處理，使上述金屬層122與半導體材料起反應。由此，形成接觸於高濃度雜質區120的金屬化合物區124(參照圖3F)。另外，在使用多晶矽等作為閘極電極110a的情況下，還在閘極電極110a與金屬層122接觸的部分中形成金屬化合物區。
作為上述熱處理，例如可以使用照射閃光燈的熱處理。當然，也可以使用其他熱處理方法，但是最好使用可以在極短的時間內進行熱處理的方法，以提高關於金屬化合物形成的化學反應的控制性。另外，上述金屬化合物區124由金屬材料與半導體材料之間的反應而形成，該金屬化合物區的導電性充分得到提高。藉由形成該金屬化合物區124，可以充分降低電阻，並可以提高元件特性。另外，在形成金屬化合物區124之後，去除金屬層122。
接著，覆蓋藉由上述製程形成的各結構地形成層間絕緣層126和層間絕緣層128(參照圖3G)。層間絕緣層126和層間絕緣層128可以使用包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成。此外，也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成層間絕緣層126和層間絕緣層128。這裏，雖然示出層間絕緣層126和層間絕緣層128的兩層結構，但是層間絕緣層的結構不侷限於此。在形成層間絕緣層128 之後，最好藉由CMP或蝕刻等而使其表面平坦化。
然後，藉由在上述層間絕緣層中形成到達金屬化合物區124的開口，在該開口中形成源極電極或汲極電極130a和源極電極或汲極電極130b(參照圖3H)。例如，可以在包括開口的區域中使用PVD法或CVD法等形成導電層，然後使用蝕刻或CMP等的方法去除上述導電層的一部分，而形成源極電極或汲極電極130a和源極電極或汲極電極130b。
另外，在去除上述導電層的一部分形成源極電極或汲極電極130a、源極電極或汲極電極130b時，最好將其表面加工為平坦。例如，當在包括開口的區域中形成薄的鈦膜或氮化鈦膜，然後將鎢膜形成為嵌入開口中時，藉由進行之後的CMP，可以在去除多餘的鎢膜、鈦膜、氮化鈦膜等的同時提高其表面的平坦性。像這樣，藉由對包括源極電極或汲極電極130a、源極電極或汲極電極130b的表面進行平坦化，可以在之後的製程中形成優良的電極、佈線、絕緣層或半導體層等。
這裏，雖然附圖僅示出接觸於金屬化合物區124的源極電極或汲極電極130a、源極電極或汲極電極130b，但是也可以在該製程中形成接觸於閘極電極110a的電極(例如，圖2A中的電極130c)等。對可以用作源極電極或汲極電極130a、源極電極或汲極電極130b的材料沒有特別的限制，而可以使用各種導電材料。例如，可以使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等導電材料。
藉由上述製程，形成使用包含半導體材料的基板100形成的電晶體160。另外，在進行上述製程之後，還可以形成電極、佈線或絕緣層等。藉由使用由層間絕緣層和導電層的疊層結構構成的多層佈線結構作為佈線的結構，可以提供高集成化的半導體裝置。
<上部的電晶體的製造方法>
接著，參照圖4A至圖4G及圖5A至圖5D說明在層間絕緣層128上製造電晶體162的製程。另外，圖4A至圖4G及圖5A至圖5D示出層間絕緣層128上的各種電極或電晶體162等的製造製程，而省略存在於電晶體162的下部的電晶體160等。
首先，在層間絕緣層128、源極電極或汲極電極130a、源極電極或汲極電極130b以及電極130c上形成絕緣層132(參照圖4A)。絕緣層132可以使用PVD法或CVD法等而形成。另外，可以使用包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成絕緣層132。
接著，在絕緣層132中形成到達源極電極或汲極電極130a、源極電極或汲極電極130b以及電極130c的開口。此時，還在之後形成閘極電極136d的區域中形成開口。然後，將導電層134形成為嵌入上述開口中(參照圖4B)。上述開口可以使用掩模藉由蝕刻等的方法而形成。上述掩模可以藉由使用光掩模的曝光等的方法而形成。作 為蝕刻，可以使用濕蝕刻或乾蝕刻，但是從微細加工的觀點來看，最好使用乾蝕刻。導電層134可以使用PVD法或CVD法等的沉積法而形成。作為可以用來形成導電層134的材料，可以舉出鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等導電材料、該材料的合金或化合物(例如，氮化物)等。
更明確地說，例如可以使用如下方法，即：在包括開口的區域中使用PVD法形成薄的鈦膜，並且使用CVD法形成薄的氮化鈦膜，然後將鎢膜形成為嵌入開口中的方法。這裏，藉由PVD法形成的鈦膜具有使介面的氧化膜還原並降低其與下部電極(這裏，源極電極或汲極電極130a、源極電極或汲極電極130b、電極130c等)的接觸電阻的功能。另外，之後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成由鈦或氮化鈦等構成的障壁膜之後，使用鍍法形成銅膜。
在形成導電層134之後，藉由使用蝕刻或CMP等的方法去除導電層134的一部分，使絕緣層132露出，而形成電極136a、電極136b、電極136c以及閘極電極136d(參照圖4C)。另外，在去除上述導電層134的一部分而形成電極136a、電極136b、電極136c以及閘極電極136d時，最好將其表面加工為平坦。如此，藉由將絕緣層132、電極136a、電極136b、電極136c以及閘極電極136d的表面加工為平坦，可以在之後的製程中形成優良的電極、佈線、絕緣層以及半導體層等。
接著，覆蓋絕緣層132、電極136a、電極136b、電極136c以及閘極電極136d地形成閘極絕緣層138(參照圖4D)。閘極絕緣層138可以藉由CVD法或濺射法等形成。另外，閘極絕緣層138最好包含氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿或氧化鉭等。另外，閘極絕緣層138可以具有單層結構或者疊層結構。例如，藉由作為原料氣體使用矽烷(SiH4)、氧和氮的電漿CVD法，可以形成包含氧氮化矽的閘極絕緣層138。對閘極絕緣層138的厚度沒有特別的限制，例如可以將其厚度設定為大於或等於10nm且小於或等於500nm。在使用疊層結構時，例如，最好使用由厚度為大於或等於50nm且小於或等於200nm的第一閘極絕緣層和第一閘極絕緣層上的厚度為大於或等於5nm且小於或等於300nm的第二閘極絕緣層構成的疊層。
另外，因為藉由去除雜質而被i型化或者在實際上被i型化的氧化物半導體(高純度化的氧化物半導體)對介面能級或介面電荷極為敏感，所以在作為氧化物半導體層使用該氧化物半導體的情況下，其與閘極絕緣層的介面是重要的。就是說，接觸於被高純度化的氧化物半導體層的閘極絕緣層138被要求高品質化。
另外，因為藉由使用微波(2.45GHz)的高密度電漿CVD法而可以形成緻密且絕緣耐壓高的高品質的閘極絕緣層138，所以該方法是較佳的。這是因為如下緣故：高純度化的氧化物半導體層與高品質閘極絕緣層密接，使得 介面能級得到降低而可以得到優良的介面特性。
當然，只要是能夠作為閘極絕緣層形成優質的絕緣層的方法，就在使用高純度化的氧化物半導體層的情況下也可以使用濺射法或電漿CVD法等的其他方法。另外，也可以使用藉由形成後的熱處理而使膜品質或與氧化物半導體層的介面特性得到改善的絕緣層。無論在哪種情況下，形成作為閘極絕緣層138的膜品質優良且可以降低與氧化物半導體層的介面態密度而形成優良的介面的閘極絕緣層，即可。
再者，在溫度為85℃，電場強度為2×106V/cm且時間為12小時的閘極偏壓-熱應力試驗(稱為BT試驗)中，如果在氧化物半導體中添加有雜質，雜質和氧化物半導體的主要成分之間的鍵被強電場(B：偏壓)和高溫(T：溫度)切斷，產生的懸空鍵導致臨界值電壓(Vth)的漂移。
與此相反，藉由儘量去除氧化物半導體中的雜質，尤其是氫或水等，如上所述那樣使與閘極絕緣層的介面特性優良，而可以得到對BT試驗也穩定的電晶體。
接著，在閘極絕緣層138上形成氧化物半導體層，藉由使用掩模的蝕刻等方法而加工該氧化物半導體層，而形成島狀的氧化物半導體層140(參照圖4E)。
作為氧化物半導體層，可以採用使用如下材料的氧化物半導體層，該材料是：四元金屬氧化物的In-Sn-Ga-Zn-O；三元金屬氧化物的In-Ga-Zn-O、In-Sn-Zn-O、In-Al- Zn-O、Sn-Ga-Zn-O、Al-Ga-Zn-O、Sn-Al-Zn-O；二元金屬氧化物的In-Zn-O、Sn-Zn-O、Al-Zn-O、Zn-Mg-O、Sn-Mg-O、In-Mg-O；以及單元金屬氧化物的In-O、Sn-O、Zn-O等。另外，也可以使上述氧化物半導體材料包含SiO2。
作為氧化物半導體層，可以使用以InMO3(ZnO)m(m>0)表示的薄膜。在此，M表示選自Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，可以舉出：Ga；Ga及Al；Ga及Mn；或Ga及Co等。在具有表示為InMO3(ZnO)m(m>0)的結構的氧化物半導體膜中，將具有作為M而包含Ga的結構的氧化物半導體稱為In-Ga-Zn-O類氧化物半導體，並將其薄膜稱為In-Ga-Zn-O類氧化物半導體膜(In-Ga-Zn-O類非晶膜)等。
在本實施例中，使用用來形成In-Ga-Zn-O類氧化物半導體膜的靶並藉由濺射法形成非晶氧化物半導體層作為氧化物半導體層。另外，因為藉由將矽添加到氧化物半導體層中來可以抑制其晶化，所以例如也可以使用包含大於或等於2wt%且小於或等於10wt%的SiO2的靶形成氧化物半導體層。
作為用來使用濺射法製造氧化物半導體層的靶，例如，可以使用以氧化鋅為主要成分的金屬氧化物的靶。另外，也可以使用包含In、Ga和Zn的用來形成氧化物半導體膜的靶(組成比為In2O3：Ga2O3：ZnO=1：1：1[摩爾比])等。另外，作為包含In、Ga和Zn的用來形成氧化 物半導體膜的靶，也可以使用其組成比為In2O3：Ga2O3：ZnO=1：1：2[摩爾比]或In2O3：Ga2O3：ZnO=1：1：4[摩爾比]的靶等。用來形成氧化物半導體膜的靶的填充率為大於或等於90%且小於或等於100%，最好為大於或等於95%(例如，99.9%)。藉由使用填充率高的用來形成氧化物半導體膜的靶，形成緻密的氧化物半導體層。
氧化物半導體層的形成氣圍最好為稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。明確地說，例如，最好使用氫、水、羥基或氫化物等的雜質的濃度降低到幾ppm左右(最好為幾ppb左右)的高純度氣體。
在形成氧化物半導體層時，在保持為減壓狀態的處理室內固定基板，並且將基板溫度設定為高於或等於100℃且低於或等於600℃，最好為高於或等於200℃且低於或等於400℃。藉由在加熱基板的同時形成氧化物半導體層，可以降低氧化物半導體層所包含的雜質的濃度。另外，可以減輕由濺射導致的損傷。然後，在去除處理室內的殘留水分的同時引入氫和水得到去除的濺射氣體，並且將金屬氧化物用作靶來形成氧化物半導體層。最好使用吸附型真空泵，以去除處理室內的殘留水分。例如，可以使用低溫泵、離子泵或鈦昇華泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。在使用低溫泵進行了排氣的沉積室中，例如排出氫原子、水(H2O)等包含氫原子的化合物(更佳的是，還有包含碳原子的化合物)等，因 此可以降低在該沉積室中形成的氧化物半導體層所包含的雜質的濃度。
作為形成條件，例如，可以採用如下條件：基板和靶之間的距離為100mm；壓力為0.6Pa；直流(DC)電力為0.5kW；並且氣圍為氧(氧流量比率為100%)氣圍。注意，當使用脈衝直流(DC)電源時，可以減少在形沉積時發生的粉狀物質(也稱為微粒或塵埃)，並且膜厚度分佈也變得均勻，所以是較佳的。將氧化物半導體層的厚度設定為大於或等於2nm且小於或等於200nm、最好為大於或等於5nm且小於或等於30nm。另外，因為氧化物半導體層的適當的厚度根據使用的氧化物半導體材料而不同，所以可以根據使用的材料適當地選擇其厚度。
另外，最好在藉由濺射法形成氧化物半導體層之前進行引入氬氣體來產生電漿的反濺射，而去除附著在閘極絕緣層138的表面的塵埃。這裏，在通常的濺射中將離子碰撞到濺射靶的處理，而在反濺射中將離子碰撞到處理表面來改變其表面的性質。作為將離子碰撞到處理表面的方法，有在氬氣圍中將高頻電壓施加到處理表面一側而在基板附近產生電漿的方法等。另外，也可以使用氮氣圍、氦氣圍或氧氣圍等代替氬氣圍。
作為上述氧化物半導體層的蝕刻可以使用乾蝕刻和濕蝕刻中的任何一種。當然，也可以組合乾蝕刻和濕蝕刻而使用。根據材料適當地設定蝕刻條件(蝕刻氣體、蝕刻液、蝕刻時間、溫度等)，以將其蝕刻成所希望的形狀。
作為用於乾蝕刻的蝕刻氣體，例如有含有氯的氣體(氯類氣體，例如氯(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)、四氯化碳(CCl4)等)等。另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻法，可以使用平行平板型RIE(反應性離子蝕刻)法或ICP(感應耦合電漿)蝕刻法。適當地設定蝕刻條件(施加到線圈形電極的電力量、施加到基板一側的電極的電力量、基板一側的電極溫度等)，以將其蝕刻成所希望的形狀。
作為用於濕蝕刻的蝕刻液，可以使用：磷酸、醋酸以及硝酸的混合溶液；以及氨水、過氧化氫水和純水的混合液(31wt%的過氧化氫水：28wt%的氨水：水=5：2：2)等。另外，還可以使用ITO07N(由Kanto Chemical Co.,Inc製造)等的蝕刻液。
接著，最好對氧化物半導體層進行第一熱處理。藉由進行該第一熱處理，可以進行氧化物半導體層的脫水化或脫氫化。將第一熱處理的溫度設定為高於或等於300℃且低於或等於750℃，最好為高於或等於400℃且低於基板的應變點。例如，將基板引入到使用電阻發熱體等的電爐中，在氮氣圍中且在450℃的溫度下對氧化物半導體層140進行熱處理1小時。在該期間，不使氧化物半導體層 140接觸於大氣，以避免水或氫的再混入。
另外，熱處理裝置不侷限於電爐，也可以為利用來自被加熱的氣體等介質的熱傳達或熱輻射加熱被處理物的裝置。例如，可以使用LRTA(燈快速熱退火)裝置、GRTA(氣體快速熱退火)裝置等的RTA(快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是利用高溫氣體進行熱處理的裝置。作為氣體，使用氬等稀有氣體或氮等即使進行加熱處理也不與被處理物起反應的惰性氣體。
另外，作為第一熱處理，也可以進行如下GRTA處理，即將基板引入到被加熱到650℃至700℃的高溫的惰性氣體中，進行加熱幾分鐘，然後從該惰性氣體中抽出基板。藉由使用GRTA處理，可以在短時間內進行高溫熱處理。另外，因為GRTA處理是在短時間內進行的熱處理，所以即使在超過基板的應變點的溫度條件下也可以使用GRTA處理。
另外，最好在以氮或稀有氣體(氦、氖或氬等)為主要成分且不包含水或氫等的氣圍中進行第一熱處理。例如，最好將引入加熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為大於或等於6N(99.9999%)，最好設定為大於或等於7N(99.99999%)(即，雜質濃度為小於或等於1ppm，最好為小於或等於0.1ppm)。
根據第一熱處理的條件或氧化物半導體層的材料，氧 化物半導體層有時晶化而成為微晶或多晶。例如，氧化物半導體層有時成為晶化率為大於或等於90%或大於或等於80%的微晶氧化物半導體層。另外，根據第一熱處理的條件或氧化物半導體層的材料，氧化物半導體層也有時成為不包含結晶成分的非晶氧化物半導體層。
另外，氧化物半導體層也有時成為非晶氧化物半導體(例如，氧化物半導體層的表面)混合有結晶(粒徑為大於或等於1nm且小於或等於20nm，典型為大於或等於2nm且小於或等於4nm)的氧化物半導體層。
另外，藉由在非晶表面上設置結晶層，也可以改變氧化物半導體層的電特性。例如，在使用用來形成In-Ga-Zn-O類氧化物半導體膜的靶形成氧化物半導體層時，藉由形成具有電各向異性的In2Ga2ZnO7的晶粒取向的結晶部，可以改變氧化物半導體層的電特性。
更明確地說，例如，藉由將In2Ga2ZnO7的晶粒取向為其c軸垂直於氧化物半導體層的表面，可以提高平行於氧化物半導體層表面的方向上的導電性，並提高垂直於氧化物半導體層表面的方向上的絕緣性。另外，上述結晶部具有抑制水或氫等雜質侵入到氧化物半導體層中的功能。
另外，具有上述結晶部的氧化物半導體層可以藉由GRTA處理加熱氧化物半導體層表面而形成。另外，藉由使用Zn含量小於In或Ga含量的濺射靶，可以更佳地形成該氧化物半導體層。
也可以對被加工為島狀的氧化物半導體層140之前的 氧化物半導體層進行對氧化物半導體層140的第一熱處理。在此情況下，在進行第一熱處理之後從加熱裝置抽出基板，並進行光刻製程。
另外，上述熱處理具有對氧化物半導體層140進行脫水化或脫氫化的效果，所以也可以被稱為脫水化處理或脫氫化處理等。可以在形成氧化物半導體層之後，在將源極電極或汲極電極層疊在氧化物半導體層140上之後，或者，在將保護絕緣層形成在源極電極或汲極電極上之後等進行上述脫水化處理或脫氫化處理。另外，可以進行該脫水化處理或脫氫化處理一次或多次。
接著，接觸於氧化物半導體層140地形成源極電極或汲極電極142a、源極電極或汲極電極142b(參照圖4F)。藉由在覆蓋氧化物半導體層140地形成導電層之後對該導電層選擇性地進行蝕刻，可以形成源極電極或汲極電極142a、源極電極或汲極電極142b。
導電層可以使用以濺射法為典型的PVD法或電漿CVD法等的CVD法而形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢的元素或以上述元素為成分的合金等。也可以使用以選自錳、鎂、鋯、鈹和釷中的任何一種或多種為成分的材料。另外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹和鈧中的一種元素或多種元素而成的材料。
另外，導電層也可以使用具有導電性的金屬氧化物形成。作為具有導電性的金屬氧化物，可以使用氧化銦 (In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時將其縮寫為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)或使上述金屬氧化物材料包含矽或氧化矽的物質。
導電層既可以具有單層結構，又可以具有大於或等於兩層的疊層結構。例如，可以舉出：包含矽的鋁膜的單層結構；在鋁膜上層疊有鈦膜的兩層結構；以及層疊有鈦膜、鋁膜和鈦膜的三層結構等。
這裏，形成用於蝕刻的掩模時的曝光最好使用紫外線、KrF雷射或ArF雷射。
如圖4F所示，根據氧化物半導體層140上的源極電極或汲極電極142a的下端部和氧化物半導體層140上的源極電極或汲極電極142b的下端部的間隔而決定電晶體的通道長度(L)。另外，當進行通道長度(L)短於25nm的圖案的曝光時，使用波長極短，即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)進行用來形成掩模的曝光。利用超紫外線的曝光的解析度高，並且聚焦深度也大。因此，也可以將之後形成的電晶體的通道長度(L)設定為大於或等於10nm且小於或等於1000nm，而可以實現電路的工作速度的高速化。再者，因為截止電流值極小，所以可以抑制耗電量的增大。
另外，在對導電層進行蝕刻時，適當地調節其材料和蝕刻條件，以避免氧化物半導體層140得到去除。另外，根據材料和蝕刻條件，有時在該製程中氧化物半導體層 140的一部分被蝕刻而成為具有槽部(凹部)的氧化物半導體層。
另外，也可以在氧化物半導體層140和源極電極或汲極電極142a之間或者在氧化物半導體層140和源極電極或汲極電極142b之間形成氧化物導電層。可以連續形成(連續沉積)氧化物導電層以及用來形成源極電極或汲極電極142a、源極電極或汲極電極142b的導電層。氧化物導電層可以用作源極區或汲極區。藉由設置該氧化物導電層，可以實現源極區或汲極區的低電阻化，而可以實現電晶體的高速工作。
另外，也可以使用使透過的光具有多種強度的曝光掩模即多色調掩模來形成抗蝕劑掩模，並使用該抗蝕劑掩模進行蝕刻製程，以減少上述掩模的使用個數和製程數。使用多色調掩模形成的抗蝕劑掩模成為具有多種厚度的形狀(階梯狀)，並進行灰化來可以進一步改變形狀，所以可以用於加工為不同的圖案的多個蝕刻製程。就是說，利用一個多色調掩模，可以形成對應於至少大於或等於兩種的不同圖案的抗蝕劑掩模。因此，可以削減曝光掩模數，並且可以削減所對應的光刻製程數，所以可以簡化製程。
另外，在上述製程之後，最好進行使用N2O、N2或Ar等的氣體的電漿處理。藉由進行該電漿處理，去除附著於露出的氧化物半導體層表面的水等。另外，也可以使用氧和氬的混合氣體等的含有氧的氣體來進行電漿處理。由此，可以向氧化物半導體層供應氧而減少起因於氧缺乏 的缺陷。
接著，不接觸於大氣地形成接觸於氧化物半導體層140的一部分的保護絕緣層144(參照圖4G)。
保護絕緣層144可以藉由適當地使用濺射法等的不使水或氫等的雜質混入到保護絕緣層144的方法而形成。另外，其厚度為大於或等於1nm。作為可以用於保護絕緣層144的材料，有氧化矽、氮化矽、氧氮化矽、氮氧化矽等。此外，其結構可以為單層結構或者疊層結構。最好將形成保護絕緣層144時的基板溫度設定為高於或等於室溫且低於或等於300℃，最好採用稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。
在保護絕緣層144包含氫的情況下，由於氫侵入到氧化物半導體層或者由氫從氧化物半導體層中抽出氧等，有時會導致氧化物半導體層的背通道一側的低電阻化而形成寄生通道。因此，重要的是在保護絕緣層144的形成方法中不使用氫，以儘量使保護絕緣層144不包含氫。
另外，最好去除處理室內的殘留水分並形成保護絕緣層144，這是因為不使氧化物半導體層140和保護絕緣層144包含氫、羥基或水分的緣故。
最好使用吸附型真空泵，以去除處理室內的殘留水分。例如，最好使用低溫泵、離子泵或鈦昇華泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。在使用低溫泵進行了排氣的沉積室中，例如，氫原子、水(H2O)等包含氫原子的化合物等得到去除，因此可以降 低在該沉積室中形成的保護絕緣層144所包含的雜質的濃度。
作為形成保護絕緣層144時使用的濺射氣體，最好使用將氫、水、羥基或氫化物等雜質的濃度降低到幾ppm左右(最好為幾ppb左右)的高純度氣體。
接著，最好在惰性氣體氣圍中或在氧氣體氣圍中進行第二熱處理(最好為高於或等於200℃且低於或等於400℃，例如高於或等於250℃且低於或等於350℃)。例如，在氮氣圍下並在250℃的溫度下進行1小時的第二熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的偏差。並且，藉由第二熱處理可以向氧化物半導體層供應氧。
另外，也可以在大氣中並在高於或等於100℃且低於或等於200℃的溫度下進行大於或等於1小時且小於或等於30小時的熱處理。該熱處理既可以在保持一定的加熱溫度的狀態下進行加熱，又可以反復多次進行從室溫到高於或等於100℃且低於或等於200℃的加熱溫度的升溫和從加熱溫度到室溫的降溫。另外，也可以在形成保護絕緣層之前在減壓狀態下進行該熱處理。藉由在減壓狀態下進行熱處理，可以縮短加熱時間。另外，既可以進行該熱處理代替上述第二熱處理，又可以在進行第二熱處理前後等進行該熱處理。
首先，在保護絕緣層144上形成層間絕緣層146(參照圖5A)。層間絕緣層146可以使用PVD法或CVD法 等而形成。另外，可以使用包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成層間絕緣層146。在形成層間絕緣層146之後，最好藉由CMP或蝕刻等的方法而使其表面平坦化。
接著，在層間絕緣層146、保護絕緣層144以及閘極絕緣層138中形成到達電極136a、電極136b、電極136c、源極電極或汲極電極142a以及源極電極或汲極電極142b的開口，並將導電層148形成為嵌入該開口中(參照圖5B)。上述開口可以使用掩模並藉由蝕刻等的方法而形成。上述掩模藉由使用光掩模的曝光等的方法而形成。作為蝕刻，可以使用濕蝕刻和乾蝕刻中的任何一種，但是從微細加工的觀點來看，最好使用乾蝕刻。導電層148可以使用PVD法或CVD法等的沉積法而形成。作為可以用來形成導電層148的材料，可以舉出鉬、鈦、鉻、鉭、鎢、鋁、銅、釹和鈧等導電材料、該材料的合金或化合物(例如，氮化物)等。
明確地說，例如可以使用如下方法，即：在包括開口的區域中使用PVD法形成薄的鈦膜，並且使用CVD法形成薄的氮化鈦膜，然後將鎢膜形成為嵌入開口中。這裏，藉由PVD法形成的鈦膜具有使介面的氧化膜還原並降低其與下部電極(這裏，電極136a、電極136b、電極136c、源極電極或汲極電極142a以及源極電極或汲極電極142b等)的接觸電阻的功能。另外，之後形成的氮化鈦具有抑制導電材料的擴散的阻擋功能。另外，也可以在 形成由鈦或氮化鈦等構成的障壁膜之後，使用鍍法形成銅膜。
在形成導電層148之後，藉由使用蝕刻或CMP等的方法去除導電層148的一部分，使層間絕緣層146露出，而形成電極150a、電極150b、電極150c、電極150d以及電極150e(參照圖5C)。另外，在去除上述導電層148的一部分來形成電極150a、電極150b、電極150c、電極150d以及電極150e時，最好將其表面加工為平坦。如此，藉由將層間絕緣層146、電極150a、電極150b、電極150c、電極150d以及電極150e的表面加工為平坦，可以在之後的製程中形成優良的電極、佈線、絕緣層以及半導體層等。
再者，形成絕緣層152，在絕緣層152中形成到達電極150a、電極150b、電極150c、電極150d以及電極150e的開口，並且將導電層形成為嵌入該開口，然後，使用蝕刻或CMP等的方法去除導電層的一部分來使絕緣層152露出，而形成電極154a、電極154b、電極154c以及電極154d(參照圖5D)。該製程與形成電極150a等的情況相同，而省略其詳細說明。
在使用上述方法製造電晶體162的情況下，氧化物半導體層140的氫濃度為小於或等於5×1019/cm3，另外，電晶體162的截止電流為小於或等於1×10-13A。像這樣，藉由使用氫濃度得到充分降低且高純度化的氧化物半導體層140，可以得到優良特性的電晶體162。另外，可以製造 在下部具有使用氧化物半導體以外的材料形成的電晶體160並在上部具有使用氧化物半導體形成的電晶體162且具有優良特性的半導體裝置。
注意，雖然對氧化物半導體的物性諸如DOS(density of state：態密度)等已在進行各種各樣的研究，但是這些研究不包括充分降低能隙中的定域能級本身的技術思想。在所公開的發明的一個實施例中，藉由從氧化物半導體中去除成為定域能級的原因的水或氫，製造被高純度化的氧化物半導體。這是基於充分降低定域能級本身的技術思想。由此，可以製造極為優良的工業產品。
當去除氫、水等時，有可能同時去除氧。最好藉由將氧供給給由氧缺乏而產生的金屬的懸空鍵來減少由氧缺陷而起的定域能級，而進一步使氧化物半導體高純度化(i型化)。例如，藉由接觸於通道形成區地形成氧過剩的氧化膜，進行200℃至400℃，典型為250℃左右的溫度條件下的熱處理，將氧從該氧化膜供給到氧化物半導體中，而可以減少由氧缺陷而起的定域能級。另外，也可以在第二熱處理中將惰性氣體切換為包含氧的氣體。也可以藉由在第二熱處理之後繼續經過氧氣圍或充分得到去除氫或水的氣圍中的降溫過程，而向氧化物半導體中供應氧。
氧化物半導體的特性的退化被認為起因於由氫過剩導致的傳導帶下0.1eV至0.2eV的較淺能級和由氧不足導致的較深能級等。儘量去除氫並且充分供給氧以消除上述缺陷的技術思想是相當準確的。
因為在所公開的發明中使氧化物半導體高純度化，所以氧化物半導體中的載子密度充分小。
並且，當使用常溫中的費米-狄拉克統計時，能隙是3.05eV至3.15eV的氧化物半導體的本質載子密度是1×10-7/cm3，其遠遠小於本質載子密度是1.45×1010/cm3的矽。
因此，作為少數載子的電洞也極少。在常溫下，IGFET(絕緣閘極場效應電晶體：Insulated Gate Field Effect Transistor)中的處於截止狀態的漏電流可以實現小於或等於100aA/μm，最好實現小於或等於10aA/μm，更佳地實現小於或等於1aA/μm。注意，在此1aA/μm是指電晶體的通道寬度的每1μm流過的電流是1aA(1×10-18A)的狀態。
當然，作為能隙是大於或等於3eV的寬能隙半導體，SiC(3.26eV)、GaN(3.42eV)等是眾所周知的，並且被期待可以得到同樣的電晶體特性。但是，因為這些半導體材料經過高於或等於1500℃的製程溫度，所以實際上不能實現薄膜化。另外，因為製程溫度太高，所以不能在矽積體電路上實現三次元的層疊化。另一方面，至於氧化物半導體，可以藉由室溫至400℃的加熱濺射形成薄膜，並可以在450℃至700℃的溫度下實現脫水化或脫氫化(從氧化物半導體層去除氫或水)及氧的添加(向氧化物半導體層供應氧)，從而可以在矽積體電路上形成三次元的疊層結構。
另外，一般來說，氧化物半導體為n型，但是在所公 開的發明的一個實施例中，藉由去除水或氫等的雜質並供應作為構成氧化物半導體的元素的氧，而實現i型化。在這一點上，所公開的發明的一個實施例與如矽等那樣添加雜質而實現i型化的方式不同，因此可以說其包括從來沒有的技術思想。
注意，雖然在本實施例中說明使用氧化物半導體形成的電晶體162採用底閘型的結構，但是本發明不侷限於該結構。電晶體162的結構也可以是頂閘極型或雙閘極型。雙閘極型電晶體是指一種電晶體，其中在通道區的上下隔著閘極絕緣層配置有兩個閘極電極層。
<使用氧化物半導體的電晶體形成的導電機構>
這裏，參照圖6至圖9說明使用氧化物半導體形成的電晶體的導電結構。注意，以下說明只是一個考察而已，發明的有效性不會根據該說明而被否定。
圖6是使用氧化物半導體形成的雙閘極型電晶體(薄膜電晶體)的截面圖。在閘極電極(GE)上隔著閘極絕緣層(GI)設置有氧化物半導體層(OS)，在其上設置主動電極(S)和汲極電極(D)，覆蓋源極電極(S)和汲極電極(D)地設置有絕緣層。
圖7A和圖7B示出沿著圖6的截面A-A’的能帶圖(示意圖)。注意，圖7A和圖7B中的黑色圓點(●)表示電子，而白色圓點(○)表示電洞，並且分別具有電荷(-q，+q)。
在對汲極電極施加正電壓(VD>0)的情況下，虛線示出對閘極電極不施加電壓的情況(VG=0)的情況，而實線示出對閘極電極施加正電壓(VG>0)的情況。在不將電壓施加到閘極電極的情況下，因為勢壘高，所以載子(電子)不從電極植入到氧化物半導體一側，而呈現不流過電流的截止狀態。另一方面，在將正電壓施加到閘極的情況下，勢壘得到降低，而呈現流過電流的導通狀態。
圖8A和圖8B示出沿圖6中的截面B-B’的能帶圖(示意圖)。圖8A示出將正電壓(VG>0)施加到閘極電極(GE1)的狀態，並示出在源極電極和汲極電極之間流過載子(電子)的導通狀態。另外，圖8B示出將負電壓(VG<0)施加到閘極電極(GE1)的狀態，並示出截止狀態(不流過少數載子的狀態)。
圖9示出真空能級和金屬的功函數(ΦM)、氧化物半導體的電子親和力(χ)的關係。
在常溫中，金屬中的電子處於簡並狀態，而費米能級位於傳導帶內。另一方面，現有的氧化物半導體為n型，其費米能級(EF)離位於帶隙中央的本質費米能級(Ei)遠，而位於接近傳導帶的一側。另外，氧化物半導體中的氫的一部分成為施體，這被認為是n型化的原因之一。
與此相反，根據所公開的發明的一個實施例的氧化物半導體是：藉由從氧化物半導體去除成為n型化的原因的氫，並進行高純度化以儘量使其不包含氧化物半導體的主要成分以外的元素(雜質元素)，而成為本質(i型)的 氧化物半導體或無限趨近於本質的氧化物半導體。就是說，其特徵在於：藉由儘量去除氫或水等的雜質，來實現被高純度化的i型(本徵半導體)或接近本質，而不是添加雜質元素而實現i型化。由此，可以將費米能級(Ef)設定為與本質費米能級(Ei)大致相同。
當氧化物半導體的帶隙(Eg)是3.15eV時，電子親和力(χ)被認為是4.3eV。構成源極電極或汲極電極的鈦(Ti)的功函數與氧化物半導體的電子親和力(χ)大致相同。在此情況下，在金屬-氧化物半導體介面未形成對電子的肖特基勢壘。
此時，如圖8A所示，電子在閘極絕緣層和被高純度化的氧化物半導體的介面附近(氧化物半導體的能量穩定的最低部)遷移。
另外，如圖8B所示，在將負電位施加到閘極電極(GE1)時，因為實際上沒有作為少數載子的電洞，所以電流成為極為接近0的數值。
如上所述，藉由進行氧化物半導體的高純度化以儘量使其不包含氧化物半導體的主要成分以外的元素(雜質元素)，得到本質(i型)或實際上本質的氧化物半導體，由此其與閘極絕緣層的介面特性明顯化。因此，作為閘極絕緣層，要求可以與氧化物半導體形成優良介面的閘極絕緣層。明確地說，例如，最好使用如下絕緣層，即：使用利用VHF頻帶至微波頻帶的電源頻率而產生的高密度電漿的CVD法製造的絕緣層；以及藉由濺射法而製造的絕 緣層等。
藉由對氧化物半導體進行高純度化並改善氧化物半導體和閘極絕緣層的介面，例如，在電晶體的通道寬度(W)為1×104μm且通道長度(L)為3μm的情況下可以實現小於或等於10-13A的截止電流和0.1V/dec.的亞臨界值擺幅值(S值)(閘極絕緣層的厚度：100nm)。
像這樣，藉由進行氧化物半導體的高純度化以儘量使其不包含氧化物半導體的主要成分以外的元素(雜質元素)，可以實現電晶體的優良工作。
<載子濃度>
在根據所公開的發明的技術思想中，藉由使氧化物半導體層中的載子濃度充分小，使電晶體儘量接近本質(i型)。以下，參照圖10和圖11說明求出載子濃度的方法以及實際上測定出來的載子濃度。
首先，對求出載子濃度的方法進行簡單的說明。藉由製造MOS電容器並評價對MOS電容器進行的CV測定的結果(CV特性)來可以求出載子濃度。
更明確而言，獲得示出MOS電容器的閘極電壓Vg和電容C的關係的C-V特性，根據該C-V特性獲得示出閘極電壓Vg和(1/C)2的關係的圖表，根據該圖表求出弱反轉區中的(1/C)2的微分值，將該微分值代入式(1)中，而可以求出載子濃度Nd的值。注意，在式(1)中，e是基元電荷，ε0是真空的介電常數，ε是氧化物半導體的 相對介電常數。
Figure 112104187-A0202-12-0048-1
接著，說明使用上述方法來實際測定出來的載子濃度。當進行測定時，使用如下樣品(MOS電容器)。在玻璃基板上形成300nm的鈦膜，在鈦膜上形成100nm的氮化鈦膜，在氮化鈦膜上形成2μm的使用In-Ga-Zn-O類氧化物半導體形成的氧化物半導體層，在氧化物半導體層上形成300nm的銀膜，而形成該樣品。另外，藉由濺射法並使用包含In、Ga及Zn的用來形成氧化物半導體膜的靶(In2O3：Ga2O3：ZnO=1：1：1[摩爾比])來形成氧化物半導體層。另外，形成氧化物半導體層時的氣圍是氬和氧的混合氣圍(流量比是Ar：O2=30(sccm)：15(sccm))。
圖10示出C-V特性，而圖11示出Vg和(1/C)2的關係。根據圖11的弱反轉區中的(1/C)2的微分值並使用式(1)而得到的載子濃度是6.0×1010/cm3。
如上所述，藉由使用被i型化或實際上被i型化的氧化物半導體(例如，載子濃度是小於或等於1×1012/cm3，最好是小於或等於1×1011/cm3)，可以得到其截止電流特性極優異的電晶體。
<變形例>
圖12至圖15B示出半導體裝置的結構的變形例子。 注意，以下，作為變形例子，說明電晶體162的結構與上述不同的例子。就是說，電晶體160的結構與上述同樣。
圖12示出具有如下電晶體162的半導體裝置的例子，該電晶體162具有氧化物半導體層140下的閘極電極136d，並且源極電極或汲極電極142a、源極電極或汲極電極142b在氧化物半導體層140的下側表面接觸於氧化物半導體層140。另外，平面的結構可以根據截面而適當地改變，因此，這裏只示出截面。
圖12所示的結構和圖2A及圖2B所示的結構的最大的不同之處是：源極電極或汲極電極142a、源極電極或汲極電極142b與氧化物半導體層140的連接位置。就是說，在圖2A和圖2B所示的結構中，氧化物半導體層140的上側表面接觸於源極電極或汲極電極142a、源極電極或汲極電極142b，而在圖12所示的結構中，氧化物半導體層140的下側表面接觸於源極電極或汲極電極142a、源極電極或汲極電極142b。起因於上述接觸位置的不同，其他電極和絕緣層等的配置互不相同。各結構元件的詳細與圖2A和圖2B同樣。
明確地說，半導體裝置包括：設置在層間絕緣層128上的閘極電極136d；設置在閘極電極136d上的閘極絕緣層138；設置在閘極絕緣層138上的源極電極或汲極電極142a、源極電極或汲極電極142b；以及接觸於源極電極或汲極電極142a、源極電極或汲極電極142b的上側表面的氧化物半導體層140。
這裏，閘極電極136d設置為埋入形成在層間絕緣層128上的絕緣層132。另外，與閘極電極136d同樣，分別形成接觸於源極電極或汲極電極130a的電極136a、接觸於源極電極或汲極電極130b的電極136b以及接觸於電極130c的電極136c。
另外，在電晶體162上接觸於氧化物半導體層140的一部分地設置有保護絕緣層144，並在保護絕緣層144上設置有層間絕緣層146。這裏，在保護絕緣層144和層間絕緣層146中設置有到達源極電極或汲極電極142a、源極電極或汲極電極142b的開口，並且藉由該開口接觸於源極電極或汲極電極142a、源極電極或汲極電極142b地形成有電極150d及電極150e。另外，與電極150d及電極150e同樣，以藉由設置在閘極絕緣層138、保護絕緣層144和層間絕緣層146中的開口接觸於電極136a、電極136b以及電極136c的方式形成有電極150a、電極150b以及電極150c。
另外，在層間絕緣層146上設置有絕緣層152，並將電極154a、電極154b、電極154c以及電極154d設置為埋入該絕緣層152中。這裏，電極154a接觸於電極150a，電極154b接觸於電極150b，電極154c接觸於電極150c及電極150d，並且電極154d接觸於電極150e。
圖13A和圖13B示出在氧化物半導體層140上具有閘極電極136d的例子。這裏，圖13A示出源極電極或汲極電極142a、源極電極或汲極電極142b在氧化物半導體 層140的下側表面接觸於氧化物半導體層140的例子，而圖13B示出源極電極或汲極電極142a、源極電極或汲極電極142b在氧化物半導體層140的上側表面接觸於氧化物半導體層140的例子。
圖2A和圖2B及圖12所示的結構與圖13A和圖13B所示的結構的最大不同之處是在氧化物半導體層140上具有閘極電極136d。另外，圖13A所示的結構和圖13B所示的結構的最大不同之處是：源極電極或汲極電極142a、源極電極或汲極電極142b在氧化物半導體層140的下側表面接觸於氧化物半導體層140還是在氧化物半導體層140的上側表面接觸於氧化物半導體層140。起因於這些的不同，其他電極和絕緣層等的配置也不同。各結構元件的詳細與圖2A和圖2B等同樣。
明確地說，在圖13A中，半導體裝置包括：設置在層間絕緣層128上的源極電極或汲極電極142a、源極電極或汲極電極142b；接觸於源極電極或汲極電極142a、源極電極或汲極電極142b的上側表面的氧化物半導體層140；設置在氧化物半導體層140上的閘極絕緣層138；以及位於閘極絕緣層138上的重疊於氧化物半導體層140的區域中的閘極電極136d。
另外，在圖13B中，半導體裝置包括：設置在層間絕緣層128上的氧化物半導體層140；接觸於氧化物半導體層140的上側表面地設置的源極電極或汲極電極142a、源極電極或汲極電極142b；設置在氧化物半導體層140、 源極電極或汲極電極142a、源極電極或汲極電極142b上的閘極絕緣層138；以及位於閘極絕緣層138上的重疊於氧化物半導體層140的區域中的閘極電極136d。
另外，與圖2A和圖2B所示的結構等相比，在圖13A和圖13B所示的結構中，有時可以省略構成要素(例如，電極150a、電極154a等)。在此情況下，可以得到製造製程的簡化的間接效果。當然，在圖2A和圖2B等所示的結構中也可以省略不一定需要的構成要素。
圖14A和圖14B示出在元件的尺寸比較大的情況下在氧化物半導體層140下具有閘極電極136d的例子。在此情況下，因為對表面的平坦性或覆蓋度的要求不太高，所以不需要將佈線或電極等形成為埋入絕緣層中。例如，藉由在形成導電層之後進行構圖，可以形成閘極電極136d等。另外，雖然這裏未圖示，但是也可以同樣地製造電晶體160。
圖14A所示的結構和圖14B所示的結構的最大不同之處是：源極電極或汲極電極142a、源極電極或汲極電極142b在氧化物半導體層140的下側表面接觸於氧化物半導體層140還是在氧化物半導體層140的上側表面接觸於氧化物半導體層140。起因於這些的不同，其他電極和絕緣層等的配置彼此不同。各結構元件的詳細與圖2A和2B等同樣。
明確地說，在圖14A中，半導體裝置包括：設置在層間絕緣層128上的閘極電極136d；設置在閘極電極136d 上的閘極絕緣層138；設置在閘極絕緣層138上的源極電極或汲極電極142a、源極電極或汲極電極142b；以及接觸於源極電極或汲極電極142a、源極電極或汲極電極142b的上側表面的氧化物半導體層140。
另外，在圖14B中，半導體裝置包括：設置在層間絕緣層128上的閘極電極136d；設置在閘極電極136d上的閘極絕緣層138；設置在閘極絕緣層138上的重疊於閘極電極136d的區域中的氧化物半導體層140；以及接觸於氧化物半導體層140的上側表面地設置的源極電極或汲極電極142a、源極電極或汲極電極142b。
另外，與圖2A和圖2B所示的結構等相比，在圖14A和圖14B所示的結構中有時可以省略構成要素。在此情況下，也可以得到製造製程的簡化的效果。
圖15A和圖15B示出在元件的尺寸比較大的情況下在氧化物半導體層140上具有閘極電極136d的例子。在此情況下因為對表面的平坦性或覆蓋度的要求也不太高，所以不需要將佈線或電極等形成為埋入絕緣層中。例如，藉由在形成導電層之後進行構圖，可以形成閘極電極136d等。另外，雖然這裏未圖示，但是也可以同樣製造電晶體160。
圖15A所示的結構和圖15B所示的結構的最大不同之處是：源極電極或汲極電極142a、源極電極或汲極電極142b在氧化物半導體層140的下側表面接觸於氧化物半導體層140還是在氧化物半導體層140的上側表面接觸 於氧化物半導體層140。起因於這些的不同，其他電極和絕緣層等的配置彼此不同。各結構元件的詳細與圖2A和圖2B等同樣。
明確地說，在圖15A中，半導體裝置包括：設置在層間絕緣層128上的源極電極或汲極電極142a、源極電極或汲極電極142b；接觸於源極電極或汲極電極142a、源極電極或汲極電極142b的上側表面的氧化物半導體層140；設置在源極電極或汲極電極142a、源極電極或汲極電極142b以及氧化物半導體層140上的閘極絕緣層138；以及設置在閘極絕緣層138上的重疊於氧化物半導體層140的區域中的閘極電極136d。
另外，在圖15B中，半導體裝置包括：設置在層間絕緣層128上的氧化物半導體層140；接觸於氧化物半導體層140的上側表面地設置的源極電極或汲極電極142a、源極電極或汲極電極142b；設置在源極電極或汲極電極142a、源極電極或汲極電極142b以及氧化物半導體層140上的閘極絕緣層138；以及設置在閘極絕緣層138上的重疊於氧化物半導體層140的區域中的閘極電極136d。
另外，與圖2A和圖2B所示的結構等相比，在圖15A和圖15B所示的結構中有時也可以省略構成要素。在此情況下，也可以得到製造製程的簡化的效果。
如上所述，根據所公開的發明的一個實施例，實現具有新的結構的半導體裝置。在本實施例中，雖然說明了層 疊形成電晶體160和電晶體162的例子，但是半導體裝置的結構不侷限於此。另外，在本實施例中，雖然說明了電晶體160和電晶體162的通道長度方向相互垂直的例子，但是電晶體160和電晶體162的位置關係不侷限於此。再者，也可以彼此重疊地設置電晶體160和電晶體162。
另外，在本實施例中，為了便於理解而說明了最小儲存單位(1比特)的半導體裝置，但是半導體裝置的結構不侷限於此。也可以藉由適當地連接多個半導體裝置而構成更高級的半導體裝置。例如，可以使用多個上述半導體裝置構成NAND型或NOR型的半導體裝置。佈線的結構也不侷限於圖1，而可以適當地改變佈線的結構。
根據本實施例的半導體裝置因電晶體162的低截止電流特性而可以在極長時間內保持資訊。就是說，不需要進行DRAM等所需要的刷新工作，而可以抑制耗電量。另外，可以將其用作實質上非易失性的半導體裝置。
另外，因為利用電晶體162的開關工作而進行資訊寫入等，所以不需要高電壓，也沒有元件退化的問題。再者，根據電晶體的導通或截止而進行資訊寫入或擦除，而也可以容易實現高速工作。另外，也有不需要快閃記憶體等所需要的用來擦除資訊的工作的優點。
另外，使用氧化物半導體以外的材料形成的電晶體可以進行充分的高速工作，因此，藉由利用該使用氧化物半導體以外的材料形成的電晶體而可以進行高速的儲存內容的讀出。
本實施例所示的結構或方法等可以與其他實施例所示的結構或方法等適當地組合而使用。
實施例2
在本實施例中，說明根據本發明的一個實施例的半導體裝置的電路結構及工作。
圖16示出半導體裝置所具有的記憶元件(以下也稱為記憶單元)的電路圖的一個例子。圖16所示的記憶單元200是多值型，並包括源極電極線SL、位元線BL第一信號線S1、第二信號線S2、字線WL、電晶體201、電晶體202、電晶體203以及電容器205。電晶體201及電晶體203使用氧化物半導體以外的材料而形成，電晶體202使用氧化物半導體而形成。
這裏，電晶體201的閘極電極與電晶體202的源極電極和汲極電極中的一個電連接。另外，源極電極線SL與電晶體201的源極電極電連接，並且電晶體201的汲極電極與電晶體203的源極電極電連接。位元線BL與電晶體203的汲極電極電連接，第一信號線S1與電晶體202的源極電極和汲極電極中的另一個電連接，第二信號線S2與電晶體202的閘極電極電連接，並且字線WL與電晶體203的閘極電極電連接。另外，電容器205的一個的電極與電晶體201的閘極電極及電晶體202的源極電極和汲極電極中的一個電連接，並且向電容器205的另一個的電極供應預定的電位。預定的電位例如是GND等。
接著，說明圖16所示的記憶單元200的工作。說明四值型的情況。記憶單元200的四個狀態是資料“00b”、“01b”、“10b”、“11b”，並且此時的節點A的電位分別是V00、V01、V10、V11(V00<V01<V10<V11)。
當對記憶單元200進行寫入時，將源極電極線SL設定為0[V]，將字線WL設定為0[V]，將位元線BL設定為0[V]，並將第二信號線S2設定為2[V]。當寫入資料“00b”時，將第一信號線S1設定為V00[V]。當寫入資料“01b”時，將第一信號線S1設定為V01[V]。當寫入資料“10b”時，將第一信號線S1設定為V10[V]。當寫入資料“11b”時，將第一信號線S1設定為V11[V]。此時，電晶體203處於截止狀態，而電晶體202處於導通狀態。另外，當結束寫入時，在第一信號線S1的電位變化之前，將第二信號線S2設定為0[V]，而使電晶體202處於截止狀態。
其結果是，在寫入“00b”、“01b”、“10b”、“11b”之後，連接到電晶體201的閘極電極的節點(以下，寫為節點A)的電位分別成為V00[V]左右、V01[V]左右、V10[V]左右、V11[V]左右。雖然對應於第一信號線S1的電位的電荷蓄積在節點A中，但是因為電晶體202的截止電流極小或實際上是0，所以在長時間內保持電晶體201的閘極電極的電位。
當對記憶單元200進行讀出時，首先對位元線BL進行預充電，將其設定為Vpc[V]。並且，將源極電極線SL 設定為Vs_read[V]，將字線WL設定為2[V]，將第二信號線S2設定為0[V]，將第一信號線S1設定為0[V]。此時，電晶體203處於導通狀態，而電晶體202處於截止狀態。另外，使電位Vpc低於V00-Vth。使Vs_read高於V11-Vth。
其結果是，電流從源極電極線SL流到位元線BL，位元線BL被充電到以(節點A的電位)-(電晶體201的臨界值電壓Vth)表示的電位。其結果是，相對於資料“00b”、“01b”、“10b”、“11b”，位元線BL電位分別成為V00-Vth、V01-Vth、V10-Vth、V11-Vth。根據這些電位的差異而連接到位元線BL的讀出電路可以讀出資料“00b”、“01b”、“10b”、“11b”。
圖17示出具有m×n位元的儲存容量的根據本發明的一個實施例的半導體裝置的區塊電路圖。
根據本發明的一個實施例的半導體裝置包括：m個字線WL以及第二信號線S2；n個位元線BL、第一信號線S1以及源極電極線SL；將多個記憶單元200(1，1)至200(m，n)配置為縱m個(行)×橫n個(列)(m、n為自然數)的矩陣形狀的記憶單元陣列210；以及週邊電路如讀出電路211、第一信號線驅動電路212、第二信號線及字線的驅動電路213、電位產生電路214等。作為其他週邊電路，也可以設置有刷新電路等。
考慮各記憶單元，例如考慮記憶單元200(i，j)。在此，i是大於或等於1且小於或等於m的整數，j是大 於或等於1且小於或等於n的整數。記憶單元200(i，j)分別連接到位元線BL(j)、第一信號線S1(j)、源極電極線SL(j)、字線WL(i)以及第二信號線S2(i)。另外，位元線BL(1)至BL(n)以及源極電極線SL(1)至SL(n)連接到讀出電路211，第一信號線S1(1)至S1(n)連接到第一信號線驅動電路212，字線WL(1)至WL(m)以及第二信號線S2(1)至S2(m)連接到第二信號線以及字線的驅動電路213。
圖18示出第二信號線以及字線的驅動電路213的一個例子。第二信號線以及字線的驅動電路213具有解碼器215，該解碼器215藉由開關連接到第二信號線S2以及字線WL。另外，第二信號線S2以及字線WL藉由開關連接到GND(接地電位)。藉由讀致能信號(RE信號)或寫致能信號(WE信號)控制上述開關。對解碼器215輸入來自外部的位址信號ADR。
當對第二信號線以及字線的驅動電路213輸入位址信號ADR時，位址所指定的行(以下，也寫為選擇行)被有效化(assert)，而其他行(以下，也寫為非選擇行)被無效化(de-assert)。另外，當RE信號被有效化時，字線WL連接到解碼器215的輸出。當RE信號被無效化時，字線WL連接到GND。當WE信號被有效化時，第二信號線S2連接到解碼器215的輸出。當WE信號被無效化時，第二信號線S2連接到GND。
圖19示出第一信號線驅動電路212的一個例子。第 一信號線驅動電路212具有多工器(MUX1)。對多工器(MUX1)輸入輸入資料DI以及寫入電位V00、V01、V10、V11。多工器(MUX1)的輸出端子藉由開關連接到第一信號線S1。另外，第一信號線S1藉由開關連接到GND。利用寫致能信號(WE信號)控制上述開關。
當對第一信號線驅動電路212輸入DI時，多工器(MUX1)根據DI的值從V00、V01、V10、V11中選擇一個作為寫入電位Vw。表1示出多工器(MUX1)的動作。當WE信號被有效化時，被選擇的寫入電位Vw施加到第一信號線S1。當WE信號被無效化時，0[V]施加到第一信號線S1(第一信號線S1連接到GND)。
Figure 112104187-A0202-12-0060-2
圖20示出讀出電路211的一個例子。讀出電路211具有多個感測放大器電路和邏輯電路229等。各感測放大器電路的一個的輸入端子藉由開關連接到位元線BL或者被施加Vpc。對各感測放大器電路的另一個的輸入端子輸入參考電位Vref0、Vref1、Vref2中的任一個。另外，各感測放大器電路的輸出端子連接到邏輯電路229的輸入端 子。另外，利用讀致能信號(RE信號)控制上述開關。
藉由以滿足V00-Vth<Vref0<V01-Vth<Vref1<V10-Vth<Vref2<V11-Vth的方式設定參考電位Vref0、Vref1、Vref2的值，可以以3位元的數位信號形式讀出記憶單元的狀態。例如，在資料“00b”的情況下，位元線BL的電位是V00-Vth。因為該值小於參考電位Vref0、Vref1、Vref2，所以感測放大器電路的輸出SA_OUT0、SA_OUT1、SA_OUT2都是“0”、“0”、“0”。同樣地，在資料“01b”的情況下，位元線BL的電位是V01-Vth，感測放大器電路的輸出SA_OUT0、SA_OUT1、SA_OUT2分別是“1”、“0”、“0”。在資料“10b”的情況下，位元線BL的電位是V10-Vth，感測放大器電路的輸出SA_OUT0、SA_OUT1、SA_OUT2分別是“1”、“1”、“0”。在資料“11b”的情況下，位元線BL的電位是V11-Vth，感測放大器電路的輸出SA_OUT0、SA_OUT1、SA_OUT2分別是“1”、“1”、“1”。然後，使用表2的真值表所示的邏輯電路229來產生2位元的資料DO，並將其從讀出電路211輸出。
Figure 112104187-A0202-12-0061-3
另外，在圖示出的讀出電路211中，當RE信號被無效化時，源極電極線SL連接到GND，0[V]施加到源極電極線SL，並電位Vpc[V]施加到位元線BL及連接到位元線BL的感測放大器電路的端子。當RE信號被有效化時，Vs_read[V]施加到源極電極線SL，其結果是給位元線BL充電反映了資料的電位。並且，進行上述讀出。注意，使電位Vpc低於V00-Vth。使Vs_read高於V11-Vth。
注意，讀出時進行比較的“位元線BL的電位”包括藉由開關連接到位元線BL的感測放大器的輸入端子的節點的電位。換言之，不必嚴格地要求在讀出電路211中進行比較的電位與位元線BL的電位相同。
圖21示出電位產生電路214的一個例子。在電位產生電路214中，可以利用Vdd-GND間的電阻分割來產生所希望的電位。並且，藉由類比緩衝器220輸出所產生的電位。由此，產生寫入電位V00、V01、V10、V11及參考電位Vref0、Vref1、Vref2。另外，雖然在圖中示出V00<Vref0<V01<Vref1<V10<Vref2<V11的結構，但是電位的大小關係不侷限於此。藉由調整電阻器或所參照的節點，可以適當地產生所需要的電位。另外，也可以使用不同電位產生電路來產生V00、V01、V10、V11和參考電位Vref0、Vref1、Vref2。
也可以向電位產生電路214供應由升壓電路進行升壓的電位代替電源電位Vdd。藉由向電位產生電路供應升壓 電路的輸出，可以使電位差的絕對值大，從而可以供應更高的電位。
另外，即使向電位產生電路直接供應電源電位Vdd也可以將電源電位Vdd分割為多個電位。但是，此時難以區別彼此相鄰的電位，因此寫入錯誤或讀出錯誤增大。從這觀點而言，因為藉由向電位產生電路供應升壓電路的輸出，可以使電位差的絕對值大，所以即使使分割數增大也可以充分地確保相鄰的電位之間的差異。
由此，可以增大一個記憶單元的儲存容量而不使寫入錯誤或讀出錯誤增大。
圖22A示出進行四級升壓的升壓電路的一個例子，即升壓電路219。在圖22A中，向第一二極體402的輸入端子供應電源電位Vdd。第二二極體404的輸入端子及第一電容器412的一個的端子連接到第一二極體402的輸出端子。同樣地，第三二極體406的輸入端子及第二電容器414的一個的端子連接到第二二極體404的輸出端子。因為其他部分的連接與上述同樣，所以省略詳細說明，但是也可以說第n電容器的一個的端子連接到第n二極體的輸出端子(n：自然數)。另外，第五二極體410的輸出成為升壓電路219的輸出Vout。
另外，對第一電容器412的另一個的端子及第三電容器416的另一個的端子輸入時鐘信號CLK。另外，對第二電容器414的另一個的端子及第四電容器418的另一個的端子輸入反相時鐘信號CLKB。換言之，對第2k-1的電容 器的另一個的端子輸入時鐘信號CLK，對第2k的電容器的另一個的端子輸入反相時鐘信號CLKB(k：自然數)。但是，對最後一級的電容器的另一個的端子輸入接地電位GND。
當時鐘信號CLK處於High時，即當反相時鐘信號CLKB處於Low時，給第一電容器412及第三電容器416充電，而與時鐘信號CLK電容耦合的節點N1及節點N3的電位僅升高預定的電壓。另一方面，與反相時鐘信號CLKB電容耦合的節點N2及節點N4的電位僅降低預定的電壓。
由此，電荷藉由第一二極體402、第三二極體406、第五二極體410而移動，節點N2及節點N4的電位升高到預定的值。
接著，當時鐘信號CLK處於Low且反相時鐘信號CLKB處於High時，節點N2及節點N4的電位進一步升高。另一方面，節點N1、節點N3、節點N5的電位僅降低預定的電壓。
由此，電荷藉由第二二極體404、第四二極體408而移動，其結果是，節點N3及節點N5的電位升高到預定的電位。如上所述，藉由各節點的電位滿足VN5>VN4(CLKB=High)>VN3(CLK=High)>VN2(CLKB=High)>VN1(CLK=High)>Vdd，進行升壓。另外，升壓電路219的結構不侷限於進行四級升壓的結構。可以適當地改變升壓的級數。
另外，二極體特性的偏差對升壓電路219的輸出 Vout產生大影響。例如，藉由連接電晶體的源極電極與閘極電極而實現二極體，但是此時電晶體的臨界值的偏差對二極體產生影響。
為了對輸出Vout進行高精度的控制，採用使輸出Vout回饋的結構，即可。圖22B示出使輸出Vout回饋時的電路結構的一個例子。圖22B中的升壓電路219相當於圖22A所示的升壓電路219。
升壓電路219的輸出端子藉由電阻R1連接到感測放大器電路的一個的輸入端子。另外，感測放大器電路的一個的輸入端子藉由電阻R2接地。換言之，對感測放大器電路的一個的輸入端子輸入對應於輸出Vout的電位V1。在此，V1=Vout．R2/(R1+R2)。
另外，對感測放大器電路的另一個的輸入端子輸入參考電位Vref。換言之，在感測放大器電路中，比較V1和Vref。感測放大器電路的輸出端子連接到控制電路。另外，對控制電路輸入時鐘信號CLK0。控制電路對應來自感測放大器電路的輸出而對升壓電路219輸出時鐘信號CLK及反相時鐘信號CLKB。
當V1>Vref時，感測放大器電路的輸出sig_1被有效化，並且控制電路停止向升壓電路219供應時鐘信號CLK及反相時鐘信號CLKB。由此，升壓工作停止，因此電位Vout的上升停止。藉由連接到升壓電路219的輸出的電路費電，電位Vout逐漸降低。
當V1<Vref時，感測放大器電路的輸出sig_1被無效 化，控制電路開始向升壓電路219供應時鐘信號CLK及反相信號CLKB。由此，進行升壓工作，而電位Vout逐漸上升。
如上所述，藉由使升壓電路219的輸出電位Vout回饋，可以將升壓電路219的輸出電位Vout保持為一定的值。當二極體具有偏差時，該結構特別有效。另外，當基於參考電位Vref而產生預定的電位時，該結構也有效。另外，在升壓電路219中，也可以藉由使用多個不同參考電位來產生多個電位。
藉由向電位產生電路供應升壓電路的輸出，可以使電位差的絕對值大。由此，可以產生更高的電位而不改變電位差的最小單位。換言之，可以增大一個記憶單元的儲存容量。
圖23示出作為感測放大器電路的一個例子的差動感測放大器。差動感測放大器具有輸入端子Vin(+)、Vin(-)和輸出端子Vout，並放大Vin(+)和Vin(-)的差。當Vin(+)>Vin(-)時，Vout大概是High輸出。當Vin(+)<Vin(-)時，Vout大概是Low輸出。
圖24示出作為感測放大器電路的一個例子的鎖存感測放大器。鎖存感測放大器具有輸出入端子V1及V2以及控制信號Sp、Sn的輸入端子。首先，使信號Sp處於High狀態，使信號Sn處於Low狀態，並且切斷電源。然後，向V1和V2供應進行比較的電位。然後，使信號Sp處於Low狀態，使信號Sn處於High狀態，供應電源。 此時，若供應電源之前的電位滿足V1>V2，V1是High輸出，V2是Low輸出。若V1<V2，V1是Low輸出，V2是High輸出。如上所述，放大V1和V2的差。
圖25A示出寫入工作的時序圖的一個例子。該圖是對記憶單元寫入資料“10b”時的時序圖。被選擇的第二信號線S2比第一信號線S1更先變為0[V]。寫入期間中的第一信號線S1的電位是V10。另外，字線WL、位元線BL、源極電極線SL是0[V]。另外，圖25B示出讀出工作的時序圖的一個例子。該圖是從記憶單元讀出資料“10b”時的時序圖。當被選擇的字線WL被有效化且源極電極線SL處於Vs_read時，對應記憶單元的資料“10b”而位元線BL被充電到V10-Vth[V]。其結果是，SA_OUT0、SA_OUT1、SA_OUT2分別成為“1”、“1”、“0”。另外，第一信號線S1、第二信號線S2是0V。
在此，示出具體的工作電位(電壓)的一個例子。例如，可以將電晶體201的臨界值電壓設定為0.3V左右並將其電源電位設定為VDD=2V，並且分別設定如下值，即V11=1.6V，V10=1.2V，V01=0.8V，V00=0V，Vref0=0.6V，Vref1=1.0V，Vref2=1.4V。例如將電位Vpc設定為0V。
另外，雖然在本實施例中在位元線BL方向(列方向)上配置第一信號線S1且在字線WL方向(行方向)上配置第二信號線S2，但是本發明的一個實施例不侷限 於該結構。例如，也可以在字線WL方向(行方向)上配置第一信號線S1，在位元線BL方向(列方向)上配置第二信號線S2。此時，適當地配置與第一信號線S1連接的驅動電路及與第二信號線S2連接的驅動電路，即可。
雖然在本實施例中說明4值記憶單元的工作即對一個記憶單元寫入四個不同狀態中的任一狀態或從一個記憶單元讀出四個不同狀態中的任一狀態的情況，但是藉由適當地改變電路結構，可以進行n值記憶單元的工作即寫入/讀出任意n個不同狀態中的任一狀態(n是大於或等於2的整數)。
例如，8值記憶單元的儲存容量是2值記憶單元的儲存容量的3倍。在寫入時，準備決定節點A的電位的八種寫入電位，而產生八個狀態。在讀出時，準備能夠區別八個狀態的七種參考電位。在讀出時，可以設置一個感測放大器並進行七次比較來進行讀出。另外，藉由使比較結果回饋，可以將比較次數減少為3次。在驅動源極電極線SL的讀出方式中，藉由設置七個感測放大器，可以以一次的比較進行讀出。另外，也可以設置多個感測放大器並進行多次的比較。
一般，2k(k是大於或等於1的整數)值記憶單元的儲存容量是2值記憶單元的儲存容量的k倍。在寫入時，準備決定節點A的電位的2k種寫入電位，而產生2k個狀態。在讀出時，準備能夠區別2k個狀態的2k-1種參考電位。可以設置一個感測放大器並進行2k-1次比較來進行 讀出。另外，藉由使比較結果回饋，可以將比較次數減少為k次。在驅動源極電極線SL的讀出方式中，也可以設置2k-1個感測放大器，以一次的比較進行讀出。另外，也可以設置多個感測放大器並進行多次的比較。
根據本實施例的半導體裝置因電晶體202的低截止電流特性而可以在極長時間內保持資訊。就是說，不需要進行DRAM等所需要的刷新工作，而可以抑制耗電量。另外，可以將其用作實質上非易失性的記憶裝置。
另外，因為利用電晶體202的開關工作而進行資訊寫入等，所以不需要高電壓，也沒有元件退化的問題。再者，根據電晶體的導通或截止而進行資訊寫入或擦除，而也可以容易實現高速工作。另外，藉由控制輸入到電晶體的電位，可以直接重寫資訊。由此，不需要快閃記憶體等所需要的擦除工作，而可以抑制起因於擦除工作的工作速度的降低。
另外，使用氧化物半導體以外的材料形成的電晶體可以進行充分的高速工作，因此，藉由利用該使用氧化物半導體以外的材料形成的電晶體而可以進行高速的儲存內容的讀出。
另外，因為根據本實施例的半導體裝置是多值型，所以每面積的儲存容量大。因此，可以實現半導體裝置的小型化、高集成化。另外，因為在寫入工作中可以直接控制成為浮置電位的節點的電位，所以可以容易進行高精度的對半導體裝置的臨界值電壓的控制，一般要求多值型的記 憶體進行該高精度的對半導體裝置的臨界值電壓的控制。另外，因為由此可以省略寫入後的狀態確認，所以可以縮短寫入所需的時間，一般要求多值型的記憶體進行該寫入後的狀態確認。
實施例3
在本實施例中，說明根據本發明的一個實施例的半導體裝置的電路結構以及工作。
在本實施例中，示出使用圖16所示的記憶元件的電路結構而進行與實施例2不同的讀出工作時的情況。另外，在圖16中，也可以不具有電容器205。記憶元件是多值型，在此說明四值型的情況。記憶單元200的四個狀態是資料“00b”、“01b”、“10b”、“11b”，並且此時的節點A的電位是V00、V01、V10、V11(V00<V01<V10<V11)。
當對記憶單元200進行寫入時，將源極電極線SL設定為0[V]，將字線WL設定為0[V]，將位元線BL設定為0[V]，將第二信號線S2設定為2[V]。當寫入資料“00b”時，將第一信號線S1設定為V00[V]。當寫入資料“01b”時，將第一信號線S1設定為V01[V]。當寫入資料“10b”時，將第一信號線S1設定為V10[V]。當寫入資料“11b”時，將第一信號線S1設定為V11[V]。此時，電晶體203處於截止狀態，而電晶體202處於導通狀態。另外，當結束寫入時，在第一信號線S1的電位變化 之前，將第二信號線S2設定為0[V]，而使電晶體202處於截止狀態。
其結果是，在寫入“00b”、“01b”、“10b”、“11b”之後，連接到電晶體201的閘極電極的節點(以下，寫為節點A)的電位分別成為V00[V]左右、V01[V]左右、V10[V]左右、V11[V]左右。雖然對應於第一信號線S1的電位的電荷蓄積在節點A中，但是因為電晶體202的截止電流極小或實際上是0，所以在長時間內保持電晶體201的閘極電極的電位。
接著，當進行對記憶單元200的讀出時，將源極電極線SL設定為0[V]，將字線WL設定為VDD，將第二信號線S2設定為0[V]，將第一信號線S1設定為0[V]，並且使連接到位元線BL的讀出電路211處於工作狀態。此時，電晶體203處於導通狀態，電晶體202處於截止狀態。
其結果是，源極電極線SL和對應的位元線BL之間的記憶單元200的實效性的電阻值根據記憶單元200的狀態而決定。節點A的電位越高，實效性的電阻值越低。讀出電路可以根據該電阻值的差別所產生的電位的差別而讀出資料“00b”、“01b”、“10b”、“11b”。另外，除了在節點A的電位最低的狀態“00b”以外，電晶體201最好處於導通狀態。
圖26示出根據本發明的一個實施例的半導體裝置的區塊電路圖的另一個例子，該半導體裝置具有m×n位元 的儲存容量。
圖26所示的半導體裝置包括：m個字線WL以及第二信號線S2；n個位元線BL以及第一信號線S1；將多個記憶單元200(1，1)至200(m，n)配置為縱m個(行)×橫n個(列)(m、n為自然數)的矩陣形狀的記憶單元陣列210；以及週邊電路如讀出電路211、第一信號線驅動電路212、第二信號線及字線的驅動電路213、電位產生電路214等。作為其他週邊電路，也可以設置有刷新電路等。
考慮各記憶單元，例如記憶單元200(i、j)。在此，i是大於或等於1且小於或等於m的整數，j是大於或等於1且小於或等於n的整數。記憶單元200(i、j)分別連接到位元線BL(j)、第一信號線S1(j)、字線WL(i)、第二信號線S2(i)以及源極電極佈線。對源極電極佈線施加源極電極線電位Vs(例如0[V])。另外，位元線BL(1)至BL(n)連接到讀出電路211，第一信號線S1(1)至S1(n)連接到第一信號線驅動電路212，字線WL(1)至WL(m)以及第二信號線S2(1)至S2(m)分別連接到第二信號線以及字線的驅動電路213。
另外，電位產生電路214、第二信號線以及字線的驅動電路213、第一信號線驅動電路212的結構例如可以與圖21的結構、圖18的結構及圖19的結構相同。
圖27示出讀出電路221的一個例子。讀出電路221 具有感測放大器電路、參考單元225、邏輯電路229、多工器(MUX2)、正反器電路FF0、FF1、FF2、偏壓電路223等。參考單元225具有電晶體216、電晶體217、電晶體218。參考單元225所具有的電晶體216、217、218分別對應於記憶單元所具有的電晶體201、202、203，並具有與記憶單元相同的電路結構。電晶體216及電晶體218最好使用氧化物半導體以外的材料形成，而電晶體217最好使用氧化物半導體形成。另外，當記憶單元具有電容器205時，最好參考單元225也具有電容器。偏壓電路223的兩個輸出端子分別藉由開關而連接到位元線BL及參考單元225所具有的電晶體218的汲極電極。另外，偏壓電路223的輸出端子連接到感測放大器電路的輸入端子。感測放大器電路的輸出端子連接到正反器電路FF0、FF1、FF2。正反器電路FF0、FF1、FF2的輸出端子連接到邏輯電路229的輸入端子。對多工器(MUX2)輸入信號RE0、RE1、RE2及參考電位Vref0、Vref1、Vref2、GND。多工器(MUX2)的輸出端子連接到參考單元225所具有的電晶體217的源極電極和汲極電極中的一個。另外，位元線BL以及參考單元225所具有的電晶體218的汲極電極藉由開關而連接到Vpc。另外，信號ΦA控制上述開關。
讀出電路221具有比較從記憶單元輸出的電位和從參考單元225輸出的電位而比較記憶單元和參考單元225的導電率的結構。該結構具有一個感測放大器電路，並進行 三次的比較來讀出四個狀態。換言之，對於三種參考電位分別比較記憶單元和參考單元225的導電率。信號RE0、RE1、RE2及ΦA控制三次的比較。多工器(MUX2)根據信號RE0、RE1、RE2的值而選擇三種參考電位Vref0、Vref1、Vref2和GND中的任一電位。表3示出多工器(MUX2)的動作。另外，信號RE0、RE1、RE2分別控制正反器電路FF0、FF1、FF2，並且正反器電路FF0、FF1、FF2容納感測放大器的輸出信號SA_OUT的值。
Figure 112104187-A0202-12-0074-4
以滿足V00<Vref0<V01<Vref1<V10<Vref2<V11的方式決定參考電位的值。由此，可以進行三次的比較來讀出四個狀態。在資料“00b”的情況下，FF0、FF1、FF2的值分別是“0”、“0”、“0”。在資料“01b”的情況下，FF0、FF1、FF2的值分別是“1”、“0”、“0”。在資料“10b”的情況下，FF0、FF1、FF2的值分別是“1”、“1”、“0”。在資料“11b”的情況下，FF0、FF1、FF2的值分別是“1”、“1”、“1”。如此，可以以3位元的數位信號形式讀出記憶單元的狀態。然後，使 用表2的真值表所示的邏輯電路229來產生2位元的資料DO，並將其從讀出電路211輸出。
另外，在圖27所示的讀出電路中，當信號RE被無效化時，將位元線BL及參考單元225連接到佈線Vpc而進行預充電。當信號RE被有效化時，位元線BL與偏壓電路223導通，並且參考單元225與偏壓電路223導通。
另外，也可以不進行預充電。在本電路中，最好盡可能地使產生輸入到感測放大器電路的兩個信號的電路具有相同的結構。例如，最好使參考單元225的電晶體和記憶單元的電晶體具有相同的結構。最好也使偏壓電路223、開關的電晶體也具有相同的結構。
寫入工作的時序圖與圖25A同樣。圖28示出讀出工作的時序圖的一個例子。圖示出從記憶單元讀出資料“10b”時的時序圖。在信號RE0、RE1、RE2被有效化的期間，對多工器(MUX2)的輸出MUX2_OUT分別輸入Vref0、Vref1、Vref2。在各期間的前一半，信號ΦA被有效化，並且對參考單元225的電晶體的節點B施加預定的電位。在各期間的後一半，信號ΦA被無效化，參考單元225的電晶體的節點B保持預定的電位，並且參考單元225所具有的電晶體218的汲極電極連接到偏壓電路223。並且，正反器電路FF0、FF1、FF2分別容納感測放大器電路中的比較結果。當記憶單元的資料是“10b”的情況下，正反器電路FF0、FF1、FF2的值分別是“1”、“1”、“0”。另外，第一信號線S1、第二信號線S2是 0[V]。
接著，說明與圖20所示出的方式不同的讀出電路及讀出方法。
圖29示出讀出電路231的一個例子。讀出電路231具有感測放大器電路、多個參考單元(參考單元225a、參考單元225b、參考單元225c)、邏輯電路229、正反器電路FF0、FF1、FF2、偏壓電路223等。
多個參考單元分別具有電晶體216、電晶體217、電晶體218。電晶體216、217、218分別對應於記憶單元200所具有的電晶體201、202、203，並具有與記憶單元200相同的電路結構。電晶體216及電晶體218最好使用氧化物半導體以外的材料形成，而電晶體217最好使用氧化物半導體形成。另外，當記憶單元具有電容器205時，最好參考單元也具有電容器。偏壓電路223的兩個輸出端子分別藉由開關而連接到位元線BL及多個參考單元所具有的電晶體218的汲極電極。另外，偏壓電路223的輸出端子連接到感測放大器電路的輸入端子。感測放大器電路的輸出端子連接到正反器電路FF0、FF1、FF2。正反器電路FF0、FF1、FF2的輸出端子連接到邏輯電路229的輸入端子。另外，位元線BL以及多個參考單元所具有的電晶體218的汲極電極藉由開關而連接到佈線Vpc。另外，讀致能信號(RE信號)控制上述開關。
讀出電路231具有比較從記憶單元輸出的電位和從參考單元225輸出的電位而比較記憶單元和多個參考單元的 導電率的結構。該結構具有一個感測放大器電路，並進行三次的比較來讀出四個狀態。換言之，分別比較記憶單元和三個參考單元的導電率。信號RE0、RE1、RE2控制三次的比較。在三個參考單元中，電晶體216的閘極電極藉由電晶體217分別輸入有Vref0、Vref1、Vref2。在進行讀出之前，預先將信號ΦA有效化，使所有電晶體217處於導通狀態，對參考單元225進行寫入。在讀出工作之前對參考單元225進行寫入一次，即可。當然，也可以對於多次的讀出進行一次寫入或者對於每次的讀出進行寫入。另外，信號RE0、RE1、RE2分別控制正反器電路FF0、FF1、FF2，並且正反器電路FF0、FF1、FF2容納感測放大器的輸出信號SA_OUT的值。
以滿足V00<Vref0<V01<Vref1<V10<Vref2<V11的方式決定參考電位的值。由此，可以進行三次的比較來讀出四個狀態。在資料“00b”的情況下，FF0、FF1、FF2的值分別是“0”、“0”、“0”。在資料“01b”的情況下，FF0、FF1、FF2的值分別是“1”、“0”、“0”。在資料“10b”的情況下，FF0、FF1、FF2的值分別是“1”、“1”、“0”。在資料“11b”的情況下，FF0、FF1、FF2的值分別是“1”、“1”、“1”。如此，可以以3位元的數位信號形式讀出記憶單元的狀態。然後，使用表2的真值表所示的邏輯電路229來產生2位元的資料DO，並將其從讀出電路輸出。
另外，在圖29所示的讀出電路中，當信號RE被無 效化時，將位元線BL及參考單元連接到Vpc而進行預充電。當信號RE被有效化時，位元線BL與偏壓電路223導通，並且參考單元與偏壓電路223導通。
另外，也可以不進行預充電。在本電路中，最好盡可能地使產生輸入到感測放大器電路的兩個信號的電路具有相同的結構。例如，最好使參考單元的電晶體和記憶單元的電晶體具有相同的結構。最好也使偏壓電路223、開關的電晶體也具有相同的結構。
寫入工作的時序圖與圖25A同樣。圖30示出讀出工作的時序圖的一個例子。圖示出從記憶單元讀出資料“10b”時的時序圖。在信號RE0、RE1、RE2被有效化的期間，參考單元225a、參考單元225b、參考單元225c分別被選擇而連接到偏壓電路223。並且，正反器電路FF0、FF1、FF2分別容納感測放大器電路中的比較結果。當記憶單元的資料是“10b”的情況下，正反器電路FF0、FF1、FF2的值分別是“1”、“1”、“0”。另外，第一信號線S1、第二信號線S2是0[V]。
示出具體的工作電位(電壓)的一個例子。例如，可以將電晶體201的臨界值電壓設定為0.3V左右並將其電源電位設定為VDD=2V，並且分別設定如下值，即V11=1.6V，V10=1.2V，V01=0.8V，V00=0V，Vref0=0.6V，Vref1=1.0V，Vref2=1.4V。最好將電位Vpc例如設定為0V。
另外，雖然在本實施例中在位元線BL方向(列方 向)上配置第一信號線S1且在字線WL方向(行方向)上配置第二信號線S2，但是本發明的一個實施例不一定侷限於該結構。例如，也可以在字線WL方向(行方向)上配置第一信號線S1，在位元線BL方向(列方向)上配置第二信號線S2。此時，適當地配置與第一信號線S1連接的驅動電路及與第二信號線S2連接的驅動電路，即可。
雖然在本實施例中說明4值記憶單元的工作即對一個記憶單元寫入四個不同狀態中的任一狀態或從一個記憶單元讀出四個不同狀態中的任一狀態的情況，但是藉由適當地改變電路結構，可以進行n值記憶單元的工作即寫入/讀出任意n個不同狀態中的任一狀態(n是大於或等於2的整數)。
例如，8值記憶單元的儲存容量是2值記憶單元的儲存容量的3倍。在寫入時，準備決定節點A的電位的八種寫入電位，而產生八個狀態。在讀出時，準備能夠區別八個狀態的七種參考電位。在讀出時，可以設置一個感測放大器並進行七次比較來進行讀出。另外，藉由使比較結果回饋，可以將比較次數減少為3次。在驅動源極電極線SL的讀出方式中，藉由設置七個感測放大器，可以以一次的比較進行讀出。另外，也可以設置多個感測放大器並進行多次的比較。
一般，2k(k是大於或等於1的整數)值記憶單元的儲存容量是2值記憶單元的儲存容量的k倍。在寫入時， 準備決定節點A的電位的2k種寫入電位，而產生2k個狀態。在讀出時，準備能夠區別2k個狀態的2k-1種參考電位。可以設置一個感測放大器並進行2k-1次比較來進行讀出。另外，藉由使比較結果回饋，可以將比較次數減少為k次。在驅動源極電極線SL的讀出方式中，也可以設置2k-1個感測放大器，以一次的比較進行讀出。另外，也可以設置多個感測放大器並進行多次的比較。
根據本實施例的半導體裝置因電晶體202的低截止電流特性而可以在極長時間內保持資訊。就是說，不需要進行DRAM等所需要的刷新工作，而可以抑制耗電量。另外，可以將其用作實質上非易失性的記憶裝置。
另外，因為利用電晶體202的開關工作而進行資訊寫入，所以不需要高電壓，也沒有元件退化的問題。再者，根據電晶體的導通或截止而進行資訊寫入或擦除，而也可以容易實現高速工作。另外，藉由控制輸入到電晶體的電位，可以直接重寫資訊。由此，不需要快閃記憶體等所需要的擦除工作，而可以抑制起因於擦除工作的工作速度的降低。
另外，使用氧化物半導體以外的材料形成的電晶體可以進行充分的高速工作，因此，藉由該使用氧化物半導體以外的材料形成的電晶體而可以進行高速的儲存內容的讀出。
另外，因為根據本實施例的半導體裝置是多值型，所以每面積的儲存容量大。因此，可以實現半導體裝置的小 型化、高集成化。另外，因為在寫入工作中可以直接控制成為浮置電位的節點的電位，所以可以容易進行高精度的對半導體裝置的臨界值電壓的控制，一般要求多值型的記憶體進行該高精度的對半導體裝置的臨界值電壓的控制。另外，因為由此可以省略寫入後的狀態確認，所以可以縮短寫入所需的時間，一般要求多值型的記憶體進行該寫入後的狀態確認。
實施例4
在本實施例中，說明與實施例2及實施例3不同的半導體裝置的電路結構以及工作的一個例子。
圖31示出半導體裝置所具有的記憶單元的電路圖的一個例子。圖31所示的記憶單元240具有源極電極線SL、位元線BL、第一信號線S1、第二信號線S2、字線WL、電晶體201、電晶體202、電容器204。電晶體201使用氧化物半導體以外的材料形成，而電晶體202使用氧化物半導體形成。
在此，電晶體201的閘極電極與電晶體202的源極電極和汲極電極中的一個與電容器204的一個的電極電連接。另外，源極電極線SL與電晶體201的源極電極電連接。位元線BL與電晶體201的汲極電極電連接。第一信號線S1與電晶體202的源極電極和汲極電極中的另一個電連接。第二信號線S2與電晶體202的閘極電極電連接。字線WL與電容器204的另一個的電極電連接。
接著，說明圖31所示的記憶單元240的工作。在此，說明四值型的情況。記憶單元240的四個狀態是資料“00b”、“01b”、“10b”、“11b”，並且此時的節點A的電位分別是V00、V01、V10、V11(V00<V01<V10<V11)。
當對記憶單元240進行寫入時，將源極電極線SL設定為0[V]，將字線WL設定為0[V]，將位元線BL設定為0[V]，將第二信號線S2設定為VDD。當寫入資料“00b”時，將第一信號線S1設定為V00[V]。當寫入資料“01b”時，將第一信號線S1設定為V01[V]。當寫入資料“10b”時，將第一信號線S1設定為V10[V]。當寫入資料“11b”時，將第一信號線S1設定為V11[V]。此時，電晶體201處於截止狀態，而電晶體202處於導通狀態。另外，當結束寫入時，在第一信號線S1的電位變化之前，將第二信號線S2設定為0[V]，而使電晶體202處於截止狀態。
其結果是，在寫入“00b”、“01b”、“10b”、“11b”之後(將字線WL電位設定為0[V])，連接到電晶體201的閘極電極的節點(以下，寫為節點A)的電位分別成為V00[V]左右、V01[V]左右、V10[V]左右、V11[V]左右。雖然對應於第一信號線S1的電位的電荷蓄積在節點A中，但是因為電晶體202的截止電流極小或實際上是0，所以在長時間內保持電晶體201的閘極電極的電位。
當對記憶單元240進行讀出時，將源極電極線SL設定為0[V]，將第二信號線S2設定為0[V]，將第一信號線S1設定為0[V]，並且使連接到位元線BL的讀出電路處於工作狀態。此時，電晶體202處於截止狀態。
將字線WL設定為V_WL[V]。記憶單元240的節點A的電位依賴於字線WL的電位。字線WL的電位越高，記憶單元240的節點A的電位也越高。例如，當在具有彼此不同的四個狀態的記憶單元中使字線WL的電位從低變高時，資料“11b”的記憶單元的電晶體201先變為導通狀態，接著資料“10b”、“01b”、“00b”的記憶單元依次變為導通狀態。這意味著藉由適當地選擇字線WL電位，可以辨別記憶單元的狀態(即記憶單元的資料)。當適當地選擇字線WL的電位時，電晶體201處於導通狀態的記憶單元處於低電阻狀態，而電晶體201處於截止狀態的記憶單元處於高電阻狀態，因此藉由利用讀出電路區別該電阻狀態，可以讀出資料“00b”、“01b”、“10b”、“11b”。
圖32示出具有m×n位元的儲存容量的根據本發明的一個實施例的半導體裝置的區塊電路圖的另一個例子。
圖32所示的半導體裝置包括：m個字線WL以及第二信號線S2；n個位元線BL以及第一信號線S1；將多個記憶單元240(1，1)至240(m，n)配置為縱m個(行)×橫n個(列)(m、n為自然數)的矩陣形狀的記憶單元陣列210；以及週邊電路如讀出電路231、第一信 號驅動電路212、第二信號線及字線的驅動電路213、電位產生電路214等。作為其他週邊電路，也可以設置有刷新電路等。
考慮各記憶單元，例如考慮記憶單元240(i，j)。在此，i是大於或等於1且小於或等於m的整數，j是大於或等於1且小於或等於n的整數。記憶單元240(i，j)分別連接到位元線BL(j)、第一信號線S1(j)、字線WL(i)、第二信號線S2(i)以及源極電極佈線SL。對源極電極佈線SL施加源極電極線電位Vs(例如0[V])。另外，位元線BL(1)至BL(n)連接到讀出電路231，第一信號線S1(1)至S1(n)連接到第一信號線驅動電路212，字線WL(1)至WL(m)以及第二信號線S2(1)至S2(m)連接到第二信號線S2以及字線WL的驅動電路213。
注意，第一信號線驅動電路212以及電位產生電路214的結構分別採用圖19以及圖21所示的結構，即可。
圖33示出讀出電路的一個例子。讀出電路具有感測放大器電路、正反器電路、偏壓電路224等。偏壓電路224藉由開關連接到位元線BL。另外，偏壓電路224連接到放大器電路的輸入端子。對放大器電路的另一個的輸入端子輸入參考電位Vr。另外，放大器電路的輸出端子連接到正反器電路FF0、FF1的輸入端子。另外，讀致能信號(RE信號)控制上述開關。讀出電路藉由讀出與位元線BL連接的被指定的記憶單元所輸出到位元線BL的 電位來可以讀出資料。位元線BL的電位對應導電率而變化。另外，讀出記憶單元的導電率是指讀出構成記憶單元的電晶體201的導通狀態或截止狀態。
圖33所示的讀出電路具有一個感測放大器電路，並進行兩次的比較來讀出四個不同的狀態。信號RE0、RE1控制兩次的比較。信號RE0、RE1分別控制正反器電路FF0、FF1，並且正反器電路FF0、FF1容納感測放大器電路的輸出信號的值。將正反器電路FF0的輸出設定為DO[1]，將正反器電路FF1的輸出設定為DO[0]，並將其從讀出電路輸出。
另外，在圖所示的讀出電路中，當RE信號被無效化時，將位元線BL連接到佈線Vpc並進行預充電。當RE信號被有效化時，位元線BL和偏壓電路224導通。注意，也可以不進行預充電。
圖34示出第二信號線S2以及字線WL的驅動電路213的另一例子。
當對圖34所示的第二信號線以及字線的驅動電路213輸入位址信號ADR時，位址所指定的行(選擇行)被有效化，而其他行(非選擇行)被無效化。當WE信號被有效化時，第二信號線S2連接到解碼器輸出。當WE信號被無效化時，第二信號線S2連接到GND。選擇行的字線WL連接到多工器(MUX3)的輸出V_WL，而非選擇行的字線WL連接到GND。多工器(MUX3)根據信號RE0、RE1、DO0的值而選擇三種參考電位Vref0、 Vref1、Vref2和GND中的任一電位。表4示出多工器(MUX3)的動作。
Figure 112104187-A0202-12-0086-5
說明三種參考電位Vref0、Vref1、Vref2(Vref0<Vref1<Vref2)。作為Vref0，選擇：當作為字線WL的電位被選擇時，使資料“00b”的記憶單元的電晶體201處於截止狀態並使資料“01b”的記憶單元的電晶體201處於導通狀態的電位。另外，作為Vref1，選擇：當作為字線WL的電位被選擇時，使資料“01b”的記憶單元的電晶體201處於截止狀態並使資料“10b”的記憶單元的電晶體201處於導通狀態的電位。另外，作為Vref2，選擇：當Vref2作為字線WL的電位被選擇時，使資料“10b”的記憶單元的電晶體201處於截止狀態並使資料“11b”的記憶單元的電晶體201處於導通狀態的電位。
本讀出電路進行兩次的比較來進行讀出。當進行第一次的比較時，使用Vref1進行比較。如果使用Vref1而得到的比較結果FF0是“0”，則使用Vref2進行第二次的比較。如果使用Vref1而得到的比較結果FF0是“1”， 則使用Vref0進行第二次的比較。由此，可以進行兩次的比較來讀出四個狀態。
寫入工作的時序圖與圖25A同樣。另外，圖35示出讀出工作的時序圖的一個例子。圖示出從記憶單元讀出資料“10b”時的時序圖。在信號RE0、RE1被有效化的期間，Vref1、Vref2分別輸入到被選擇的字線WL，並且正反器電路FF0、FF1分別容納感測放大器電路中的比較結果。當記憶單元的資料是“10b”的情況下，正反器電路FF0、FF1的值分別是“1”、“0”。另外，第一信號線S1、第二信號線S2是0[V]。
示出具體的工作電位(電壓)的一個例子。例如，將電晶體201的臨界值電壓Vth設定為2.2V。節點A的電位依賴於字線WL-節點A間電容C1和電晶體202的閘極電容C2。在此，作為一個例子，假設當電晶體202處於截止狀態時C1/C2>>1成立，且當第二電晶體202處於導通狀態時C1/C2=1成立。圖36示出源極電極線SL是0[V]時的節點A的電位和字線WL電位的關係。根據圖36，可知：例如當將寫入時的資料“00b”的節點A電位設定為0V，將資料“01b”的節點A電位設定為0.8V，將資料“10b”的節點A電位設定為1.2V，並將資料“11b”的節點A電位設定為1.6V時，將參考電位設定為Vref0=0.6V，Vref1=1.0V，Vref2=1.4V即可。
另外，最好將寫入後(字線WL電位是0[V])的電晶體201的節點A的電位設定為電晶體201的臨界值電壓或 以下的值。
另外，雖然在本實施例中在位元線BL方向(列方向)上配置第一信號線S1且在字線WL方向(行方向)上配置第二信號線S2，但是本發明的一個實施例不侷限於該結構。例如，也可以在字線WL方向(行方向)上配置第一信號線S1，在位元線BL方向(列方向)上配置第二信號線S2。此時，適當地配置與第一信號線S1連接的驅動電路及與第二信號線S2連接的驅動電路，即可。
雖然在本實施例中說明4值記憶單元的工作即對一個記憶單元寫入四個不同狀態中的任一狀態或從一個記憶單元讀出四個不同狀態中的任一狀態的情況，但是藉由適當地改變電路結構，可以進行n值記憶單元的工作即寫入/讀出任意n個不同狀態中的任一狀態(n是大於或等於2的整數)。
例如，8值記憶單元的儲存容量是2值記憶單元的儲存容量的3倍。在寫入時，準備決定節點A的電位的八種寫入電位，而產生八個狀態。在讀出時，準備能夠區別八個狀態的七種參考電位。在讀出時，可以設置一個感測放大器並進行七次比較來進行讀出。另外，藉由使比較結果回饋，可以將比較次數減少為3次。
一般，2k(k是大於或等於1的整數)值記憶單元的儲存容量是2值記憶單元的儲存容量的k倍。在寫入時，準備決定節點A的電位的2k種寫入電位，而產生2k個狀態。在讀出時，最好準備能夠區別2k個狀態的2k-1種參 考電位。可以設置一個感測放大器並進行2k-1次的比較來進行讀出。另外，藉由使比較結果回饋，可以將比較次數減少為k次。在驅動源極電極線SL的讀出方式中，也可以設置2k-1個感測放大器，以一次的比較進行讀出。另外，也可以設置多個感測放大器並進行多次的比較。
根據本實施例的半導體裝置因電晶體202的低截止電流特性而可以在極長時間內保持資訊。就是說，不需要進行DRAM等所需要的刷新工作，而可以抑制耗電量。另外，可以將其用作實質上非易失性的記憶裝置。
另外，因為利用電晶體202的開關工作而進行資訊寫入，所以不需要高電壓，也沒有元件退化的問題。再者，根據電晶體的導通或截止而進行資訊寫入或擦除，而也可以容易實現高速工作。另外，藉由控制輸入到電晶體的電位，可以直接重寫資訊。由此，不需要快閃記憶體等所需要的擦除工作，而可以抑制起因於擦除工作的工作速度的降低。
另外，使用氧化物半導體以外的材料形成的電晶體可以進行充分的高速工作，因此，藉由該使用氧化物半導體以外的材料形成的電晶體而可以進行高速的儲存內容的讀出。
另外，因為根據本實施例的半導體裝置是多值型，所以每面積的儲存容量大。因此，可以實現半導體裝置的小型化、高集成化。另外，因為在寫入工作中可以直接控制成為浮置電位的節點的電位，所以可以容易進行高精度的 對半導體裝置的臨界值電壓的控制，一般要求多值型的記憶體進行該高精度的對半導體裝置的臨界值電壓的控制。另外，因為由此可以省略寫入後的狀態確認，所以可以縮短寫入所需的時間，一般要求多值型的記憶體進行該寫入後的狀態確認。
實施例5
在本實施例中，參照圖37A至圖37F說明安裝有根據上述實施例而得到的半導體裝置的電子設備的例子。根據上述實施例而得到的半導體裝置即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，可以藉由使用該半導體裝置來提供具有新的結構的電子設備。另外，根據上述實施例的半導體裝置被集成化而安裝到電路基板等上，並安裝在各電子設備的內部。
圖37A示出包括根據上述實施例的半導體裝置的筆記本型個人電腦，其包括主體301、框體302、顯示部303和鍵盤304等。藉由將根據本發明的一個實施例的半導體裝置應用於筆記本型個人電腦，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，最好將根據本發明的一個實施例的半導體裝置應用於筆記本型個人電腦。
圖37B示出包括根據上述實施例的半導體裝置的可攜式資訊終端(PDA)，在主體311中設置有顯示部313、 外部介面315和操作按鈕314等。另外，作為用於操作的配件，有觸控筆312。藉由將根據本發明的一個實施例的半導體裝置應用於PDA，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，最好將根據本發明的一個實施例的半導體裝置應用於PDA。
作為包括根據上述實施例的半導體裝置的電子紙的一個例子，圖37C示出電子書閱讀器320。電子書閱讀器320由兩個框體，即框體321及框體323構成。框體321及框體323由軸部337形成為一體，且使電子書閱讀器320可以以該軸部337為軸進行開閉工作。藉由這種結構，電子書閱讀器320可以像紙質圖書一樣使用。藉由將根據本發明的一個實施例的半導體裝置應用於電子紙，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，最好將根據本發明的一個實施例的半導體裝置應用於電子紙。
框體321安裝有顯示部325，而框體323安裝有顯示部327。顯示部325和顯示部327可顯示連屏畫面或不同畫面。藉由採用顯示不同的圖像的結構，例如可以在右側的顯示部(圖37C中的顯示部325)上顯示文章，而在左側的顯示部(圖37C中的顯示部327)上顯示圖像。
此外，在圖37C中示出框體321具備操作部等的例子。例如，框體321具備電源331、操作鍵333以及揚聲器335等。利用操作鍵333可以翻頁。注意，在與框體的 顯示部相同的面上可以設置鍵盤、指向裝置等。另外，也可以採用在框體的背面及側面具備外部連接端子(耳機端子、USB端子或能夠與AC適配器及USB電纜等的各種電纜連接的端子等)、記錄媒體插入部等的結構。再者，電子書閱讀器320也可以具有電子詞典的功能。
此外，電子書閱讀器320也可以採用以無線的方式收發資料的結構。還可以採用以無線的方式從電子書籍伺服器購買所希望的書籍資料等，然後下載的結構。
另外，電子紙可以用於顯示資訊的所有領域的電子設備。例如，除了可以將電子紙應用於電子書閱讀器以外，還可以將其應用於招貼、電車等交通工具的車廂廣告、信用卡等各種卡片中的顯示等。
圖37D示出包括根據上述實施例的半導體裝置的行動電話。該行動電話由框體340及框體341的兩個框體構成。框體341具備顯示面板342、揚聲器343、麥克風344、指向裝置346、照相用透鏡347、外部連接端子348等。另外，框體341具備給該行動電話充電的太陽能電池單元349和外部記憶體插槽350等。此外，天線被內置在框體341中。藉由將根據本發明的一個實施例的半導體裝置應用於行動電話，即使沒有電力供給也可以保持信息。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，最好將根據本發明的一個實施例的半導體裝置應用於行動電話。
顯示面板342具有觸摸屏功能，圖37D使用虛線示出 被顯示出來的多個操作鍵345。另外，該行動電話安裝有用來將太陽能電池單元349所輸出的電壓升壓到各電路所需要的電壓的升壓電路。另外，除了上述結構以外，還可以安裝有非接觸IC晶片、小型記錄裝置等。
顯示面板342根據使用模式適當地改變顯示的方向。另外，由於在與顯示面板342同一面上具有照相用透鏡347，所以可以進行可視通話。揚聲器343及麥克風344不侷限於聲音通話，還可以用於可視通話、錄音、再生等的用途。再者，框體340和框體341滑動而可以處於如圖37D那樣的展開狀態和重疊狀態，可以進行適於攜帶的小型化。
外部連接端子348可以連接到各種纜線，比如AC適配器或USB纜線，由此行動電話可以被充電，或者可以進行資料通信。另外，將記錄媒體插入到外部記憶體插槽350中來可以對應更大容量的資料儲存及移動。另外，行動電話除了上述功能以外還可以具有紅外線通訊功能、電視接收功能等。
圖37E示出包括根據上述實施例的半導體裝置的數位相機。該數位相機包括主體361、顯示部(A)367、取景器363、操作開關364、顯示部(B)365以及電池366等。藉由將根據本發明的一個實施例的半導體裝置應用於數位相機，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，最好將根據本發明的一個實施例的半導體裝置應用於 數位相機。
圖37F示出包括根據上述實施例的半導體裝置的電視裝置。在電視裝置370的框體371中安裝有顯示部373。利用顯示部373可以顯示映射。此外，在此示出利用支架375支撐框體371的結構。
可以藉由利用框體371所具備的操作開關、另行提供的遙控器380進行電視裝置370的操作。可利用遙控器380所具備的操作鍵379控制頻道和音量，並可控制顯示部373上顯示的圖像。此外，也可以採用在遙控器380中設置顯示從該遙控器380輸出的資訊的顯示部377的結構。藉由將根據本發明的一個實施例的半導體裝置應用於電視裝置，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，最好將根據本發明的一個實施例的半導體裝置應用於電視裝置。
另外，電視裝置370最好設置有接收器、數據機等。藉由接收器，可接收一般電視廣播。此外，當顯示裝置藉由有線或無線經由數據機連接到通信網路時，可執行單向(從發送器到接收器)或雙向(在發送器與接收器之間或者在接收器之間)的資料通信。
本實施例所示的結構和方法等可以與其他實施例所示的結構和方法等適當地組合而使用。
本申請案係根據2009年11月20日於日本專利局申請之日本專利申請案第2009-264623號，在此以引用方式 將其內容併入參照。
160:電晶體
162:電晶體

Claims (3)

  1. 一種半導體裝置，包含：
    第一電晶體，在通道形成區包含矽；以及
    第二電晶體，在通道形成區包含氧化物半導體；
    該第一電晶體的閘極，與該第二電晶體的源極或汲極的其中一者電連接，且包含：
    第一導電層，具有用來當作該第一電晶體的閘極電極的區域；
    第一絕緣層，位於該第一導電層的上方；
    氧化物半導體層，位於該第一絕緣層的上方，且具有該第二電晶體的通道形成區；
    第二絕緣層，位於該氧化物半導體層的上方；以及
    第二導電層，具有與該第二絕緣層的上面接觸的區域，且用來電連接該第一導電層與該氧化物半導體層；
    該第一電晶體在與該第二電晶體的通道長度方向交叉的方向具有通道長度方向；
    從俯視圖來看，該第二導電層具有與該第二電晶體的通道長度方向平行的方向延伸的區域。
  2. 一種半導體裝置，包含：
    第一電晶體，在通道形成區包含矽；以及
    第二電晶體，在通道形成區包含氧化物半導體；
    該第一電晶體的閘極，與該第二電晶體的源極或汲極的其中一者電連接，且包含：
    第一導電層，具有用來當作該第一電晶體的閘極電極 的區域；
    第一絕緣層，位於該第一導電層的上方；
    氧化物半導體層，位於該第一絕緣層的上方，且具有該第二電晶體的通道形成區；
    第二絕緣層，位於該氧化物半導體層的上方；
    第二導電層，具有與該第二絕緣層的上面接觸的區域，且用來電連接該第一導電層與該氧化物半導體層；以及
    第三導電層，具有與該第二絕緣層的上面接觸的區域，且與該第一電晶體的源極或汲極的其中一者電連接；
    該第一電晶體在與該第二電晶體的通道長度方向交叉的方向具有通道長度方向；
    從俯視圖來看，該第二導電層具有與該第二電晶體的通道長度方向平行的方向延伸的區域；
    該第二導電層與該第三導電層具有相同材料。
  3. 一種半導體裝置，包含：
    第一電晶體，在通道形成區包含矽；以及
    第二電晶體，在通道形成區包含氧化物半導體。
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