JPH0992825A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0992825A JPH0992825A JP24780095A JP24780095A JPH0992825A JP H0992825 A JPH0992825 A JP H0992825A JP 24780095 A JP24780095 A JP 24780095A JP 24780095 A JP24780095 A JP 24780095A JP H0992825 A JPH0992825 A JP H0992825A
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Abstract
(57)【要約】
【課題】 入出力速度を高速に維持し、半導体装置の面
積を増やすことなく、高い静電耐量を得ることができる
半導体装置およびその製造方法を提供することを課題と
する。 【解決手段】 ドレイン領域とソース領域を含む基板
（１）と、基板の上に形成される絶縁膜（３）と、絶縁
膜の上に形成されるゲート電極（４）とを有し、ドレイ
ン領域またはソース領域のうち少なくとも一方はゲート
電極から外側に離れた位置に形成される。
積を増やすことなく、高い静電耐量を得ることができる
半導体装置およびその製造方法を提供することを課題と
する。 【解決手段】 ドレイン領域とソース領域を含む基板
（１）と、基板の上に形成される絶縁膜（３）と、絶縁
膜の上に形成されるゲート電極（４）とを有し、ドレイ
ン領域またはソース領域のうち少なくとも一方はゲート
電極から外側に離れた位置に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、静電破壊耐性の強
い半導体装置およびその製造方法に関する。
い半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】図６（Ａ）〜（Ｅ）は、従来技術による
ｎチャネルＭＯＳ（metal oxide semiconductor ）トラ
ンジスタの製造方法を示す。
ｎチャネルＭＯＳ（metal oxide semiconductor ）トラ
ンジスタの製造方法を示す。
【０００３】図６（Ａ）は、ゲート作成工程を示す。基
板１は、ｐ型のＳｉ基板である。基板１の表面を全面酸
化し、バッファＳｉＯ2 膜を形成する。その上に、ＣＶ
ＤによりＳｉＮx 膜を全面に形成し、フォトリソグラフ
ィにより選択的にＳｉＮx 膜をエッチングする。その
後、ＳｉＮx 膜をマスクとして熱酸化し、フィールド酸
化膜２を形成する。そして、ＳｉＮx 膜、バッファＳｉ
Ｏ2 膜を除去する。
板１は、ｐ型のＳｉ基板である。基板１の表面を全面酸
化し、バッファＳｉＯ2 膜を形成する。その上に、ＣＶ
ＤによりＳｉＮx 膜を全面に形成し、フォトリソグラフ
ィにより選択的にＳｉＮx 膜をエッチングする。その
後、ＳｉＮx 膜をマスクとして熱酸化し、フィールド酸
化膜２を形成する。そして、ＳｉＮx 膜、バッファＳｉ
Ｏ2 膜を除去する。
【０００４】フィールド酸化膜２の間に、ＳｉＯ2 膜３
を形成する。さらに、ＳｉＯ2 膜３の上に多結晶Ｓｉ膜
４を形成し、フォトリソグラフィによりパターニングし
てゲート電極４とする。
を形成する。さらに、ＳｉＯ2 膜３の上に多結晶Ｓｉ膜
４を形成し、フォトリソグラフィによりパターニングし
てゲート電極４とする。
【０００５】図６（Ｂ）は、ＬＤＤ（lightly doped dr
ain ）形成用のイオン注入工程を示す。ＬＤＤ不純物と
して、Ｐ+ イオン６を、ゲート電極４およびフィールド
酸化膜２をマスクとして、基板１のソース／ドレイン領
域７ｂ，７ｃにイオン注入する。その後、アニール処理
を行い、ソース／ドレイン領域７ｂ，７ｃにおけるＬＤ
Ｄ不純物を活性化、拡散させる。
ain ）形成用のイオン注入工程を示す。ＬＤＤ不純物と
して、Ｐ+ イオン６を、ゲート電極４およびフィールド
酸化膜２をマスクとして、基板１のソース／ドレイン領
域７ｂ，７ｃにイオン注入する。その後、アニール処理
を行い、ソース／ドレイン領域７ｂ，７ｃにおけるＬＤ
Ｄ不純物を活性化、拡散させる。
【０００６】図６（Ｃ）は、サイドウォール作成工程を
示す。ＣＶＤにより、ＳｉＯ2 膜を基板１の全面に形成
した後、ＲＩＥ（reactive ion etching）により平坦面
上のＳｉＯ2 膜をエッチして、ゲート電極４の側壁にＳ
ｉＯ2 領域（サイドウォールスペーサ）８を形成する。
示す。ＣＶＤにより、ＳｉＯ2 膜を基板１の全面に形成
した後、ＲＩＥ（reactive ion etching）により平坦面
上のＳｉＯ2 膜をエッチして、ゲート電極４の側壁にＳ
ｉＯ2 領域（サイドウォールスペーサ）８を形成する。
【０００７】図６（Ｄ）は、ソース／ドレインイオン注
入工程を示す。ソース／ドレイン不純物として、Ａｓ+
イオン１１を、イオン注入する。基板１においては、ソ
ース／ドレイン領域１０ａ，１０ｂにイオン注入され
る。
入工程を示す。ソース／ドレイン不純物として、Ａｓ+
イオン１１を、イオン注入する。基板１においては、ソ
ース／ドレイン領域１０ａ，１０ｂにイオン注入され
る。
【０００８】図６（Ｅ）は、活性化工程を示す。基板１
に対してアニール処理を行い、イオン注入層１０ａ，１
０ｂの不純物を活性化させる。イオン注入層９ａ，１０
ａは、ｎチャネルＭＯＳトランジスタのドレイン領域、
イオン注入層９ｂ，１０ｂは、ｎチャネルＭＯＳトラン
ジスタのソース領域となる。領域１０ａ，１０ｂは、不
純物濃度の濃い領域であり、領域９ａ，９ｂは、不純物
濃度の薄い領域である。
に対してアニール処理を行い、イオン注入層１０ａ，１
０ｂの不純物を活性化させる。イオン注入層９ａ，１０
ａは、ｎチャネルＭＯＳトランジスタのドレイン領域、
イオン注入層９ｂ，１０ｂは、ｎチャネルＭＯＳトラン
ジスタのソース領域となる。領域１０ａ，１０ｂは、不
純物濃度の濃い領域であり、領域９ａ，９ｂは、不純物
濃度の薄い領域である。
【０００９】
【発明が解決しようとする課題】ＭＯＳトランジスタ
を、保護回路として働く入出力回路（Ｉ／Ｏセル）の一
部に使用する場合、静電気等による異常電圧に対処でき
ない場合がある。入出力動作を高速化するため、シリー
ズ抵抗Ｒを小さくすると、時定数ＣＲが小さくなり、瞬
時に、高電圧がＭＯＳトランジスタに印加される。ＭＯ
Ｓトランジスタに、所定値以上の高電圧が印加される
と、特に、ＭＯＳトランジスタのドレイン−ゲート間で
破壊が起きやすい。
を、保護回路として働く入出力回路（Ｉ／Ｏセル）の一
部に使用する場合、静電気等による異常電圧に対処でき
ない場合がある。入出力動作を高速化するため、シリー
ズ抵抗Ｒを小さくすると、時定数ＣＲが小さくなり、瞬
時に、高電圧がＭＯＳトランジスタに印加される。ＭＯ
Ｓトランジスタに、所定値以上の高電圧が印加される
と、特に、ＭＯＳトランジスタのドレイン−ゲート間で
破壊が起きやすい。
【００１０】そこで、ドレイン−ゲート間の静電耐量を
上げるため、ゲート面積を大きくして、容量を増やす措
置がとられる。また、ＭＯＳトランジスタに直列に抵抗
を挿入して、ピーク電圧を低減する措置がとられる。
上げるため、ゲート面積を大きくして、容量を増やす措
置がとられる。また、ＭＯＳトランジスタに直列に抵抗
を挿入して、ピーク電圧を低減する措置がとられる。
【００１１】しかし、この場合は、入出力の応答性（最
大動作周波数）が低下するという欠点を伴う。また、ゲ
ート面積を大きくする場合は、ＭＯＳトランジスタの面
積が増大するという欠点も伴う。
大動作周波数）が低下するという欠点を伴う。また、ゲ
ート面積を大きくする場合は、ＭＯＳトランジスタの面
積が増大するという欠点も伴う。
【００１２】本発明の目的は、入出力動作速度を高速に
維持し、半導体装置の面積を増やすことなく、高い静電
耐量を得ることができる半導体装置およびその製造方法
を提供することである。
維持し、半導体装置の面積を増やすことなく、高い静電
耐量を得ることができる半導体装置およびその製造方法
を提供することである。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
ドレイン領域とソース領域を含む基板と、基板の上に形
成される絶縁膜と、絶縁膜の上に形成されるゲート電極
とを有し、ドレイン領域またはソース領域のうち少なく
とも一方はゲート電極から外側に離れた位置に形成され
る。
ドレイン領域とソース領域を含む基板と、基板の上に形
成される絶縁膜と、絶縁膜の上に形成されるゲート電極
とを有し、ドレイン領域またはソース領域のうち少なく
とも一方はゲート電極から外側に離れた位置に形成され
る。
【００１４】ドレイン領域またはソース領域を、ゲート
電極に対して外側に離れた位置に形成したところ、静電
耐量が大きくなった。
電極に対して外側に離れた位置に形成したところ、静電
耐量が大きくなった。
【００１５】
【発明の実施の形態】図１（Ａ）〜（Ｅ）は、本発明の
実施例によるｎチャネルＭＯＳトランジスタの製造方法
を示す。
実施例によるｎチャネルＭＯＳトランジスタの製造方法
を示す。
【００１６】図１（Ａ）は、ゲート作成工程を示す。基
板１はＢ+ イオンをイオン注入したｐ型Ｓｉ基板であ
る。基板１の表面を全面酸化し、バッファＳｉＯ2 膜を
形成する。その上に、ＣＶＤによりＳｉＮx 膜を全面に
形成し、フォトリソグラフィにより選択的にＳｉＮx 膜
をエッチングする。その後、ＳｉＮx 膜をマスクとして
熱酸化し、フィールド酸化膜２を形成する。そして、Ｓ
ｉＮx 膜、バッファＳｉＯ2 膜を除去する。
板１はＢ+ イオンをイオン注入したｐ型Ｓｉ基板であ
る。基板１の表面を全面酸化し、バッファＳｉＯ2 膜を
形成する。その上に、ＣＶＤによりＳｉＮx 膜を全面に
形成し、フォトリソグラフィにより選択的にＳｉＮx 膜
をエッチングする。その後、ＳｉＮx 膜をマスクとして
熱酸化し、フィールド酸化膜２を形成する。そして、Ｓ
ｉＮx 膜、バッファＳｉＯ2 膜を除去する。
【００１７】フィールド酸化膜２の間に、ＳｉＯ2 膜３
を形成する。さらに、ＳｉＯ2 膜３の上に多結晶Ｓｉ膜
４を形成し、パターニングする。多結晶Ｓｉ膜４は、ゲ
ート電極である。ゲート電極は、多結晶Ｓｉ膜とＷＳｉ
膜等のシリサイド膜の積層構造（ポリサイド）としても
よい。
を形成する。さらに、ＳｉＯ2 膜３の上に多結晶Ｓｉ膜
４を形成し、パターニングする。多結晶Ｓｉ膜４は、ゲ
ート電極である。ゲート電極は、多結晶Ｓｉ膜とＷＳｉ
膜等のシリサイド膜の積層構造（ポリサイド）としても
よい。
【００１８】例えば、ゲート電極４の横幅、いわゆるチ
ャネル長は０．８μｍであり、ＳｉＯ2 膜３の膜厚は１
７０Åである。図１（Ｂ）は、ＬＤＤ形成用のイオン注
入工程を示す。レジスト５を、ゲート電極４の一方の側
壁周辺に塗布し、他方のソース領域７ｂは露出させる。
ドレイン領域は、後に形成するサイドウォールスペーサ
により位置決めされるので、レジスト５の位置決め精度
は高精度でなくてもよい。ドレイン領域の外側部分７ａ
は、露出していても構わない。
ャネル長は０．８μｍであり、ＳｉＯ2 膜３の膜厚は１
７０Åである。図１（Ｂ）は、ＬＤＤ形成用のイオン注
入工程を示す。レジスト５を、ゲート電極４の一方の側
壁周辺に塗布し、他方のソース領域７ｂは露出させる。
ドレイン領域は、後に形成するサイドウォールスペーサ
により位置決めされるので、レジスト５の位置決め精度
は高精度でなくてもよい。ドレイン領域の外側部分７ａ
は、露出していても構わない。
【００１９】ＬＤＤ不純物として、Ｐ+ イオン６を、ド
レイン領域７ａとソース領域７ｂにイオン注入する。例
えば、イオン加速電圧は４０ｋｅＶ、ドーズ量は３×１
０13ｉｏｎｓ／ｃｍ2 である。
レイン領域７ａとソース領域７ｂにイオン注入する。例
えば、イオン加速電圧は４０ｋｅＶ、ドーズ量は３×１
０13ｉｏｎｓ／ｃｍ2 である。
【００２０】その後、レジスト５を除去し、アニール処
理を行い、ソース／ドレイン領域７ａ，７ｂにおけるＬ
ＤＤ不純物を活性化、拡散させる。図１（Ｃ）は、サイ
ドウォール作成工程を示す。ＣＶＤ法により、ＳｉＯ2
膜を基板１全面に形成した後、ＲＩＥにより平坦面上の
ＳｉＯ2 膜をエッチし、ゲート電極４の側壁にＳｉＯ2
領域（サイドウォールスペーサ）８を形成する。サイド
ウォールスペーサ８の横幅は、例えば、２５００Åであ
る。
理を行い、ソース／ドレイン領域７ａ，７ｂにおけるＬ
ＤＤ不純物を活性化、拡散させる。図１（Ｃ）は、サイ
ドウォール作成工程を示す。ＣＶＤ法により、ＳｉＯ2
膜を基板１全面に形成した後、ＲＩＥにより平坦面上の
ＳｉＯ2 膜をエッチし、ゲート電極４の側壁にＳｉＯ2
領域（サイドウォールスペーサ）８を形成する。サイド
ウォールスペーサ８の横幅は、例えば、２５００Åであ
る。
【００２１】なお、ＳｉＯ2 のサイドウォールスペーサ
８を形成する代わりに、多結晶Ｓｉ（アモルファスＳｉ
を含む）等をＣＶＤ法で堆積し、サイドウォールスペー
サを形成するようにしてもよい。
８を形成する代わりに、多結晶Ｓｉ（アモルファスＳｉ
を含む）等をＣＶＤ法で堆積し、サイドウォールスペー
サを形成するようにしてもよい。
【００２２】図１（Ｄ）は、ソース／ドレインイオン注
入工程を示す。ソース／ドレイン不純物として、Ａｓ+
イオン１１を、ソース／ドレイン領域１０ａ，１０ｂに
イオン注入する。例えば、イオン加速電圧は１００ｋｅ
Ｖ、ドーズ量は３．５×１０ 15ｉｏｎｓ／ｃｍ2 であ
る。
入工程を示す。ソース／ドレイン不純物として、Ａｓ+
イオン１１を、ソース／ドレイン領域１０ａ，１０ｂに
イオン注入する。例えば、イオン加速電圧は１００ｋｅ
Ｖ、ドーズ量は３．５×１０ 15ｉｏｎｓ／ｃｍ2 であ
る。
【００２３】図１（Ｅ）は、活性化工程を示す。アニー
ル処理を行い、ソース／ドレイン領域１０ａ，１０ｂの
不純物を活性化させる。ソース領域１０ａは、不純物濃
度の濃いｎ+ 領域である。サイドウォールスペーサ８の
下の領域９ｂは、不純物濃度の薄いｎ領域である。ドレ
イン領域１０ａは、不純物濃度の濃いｎ+ 領域である。
サイドウォールスペーサ８の下には、ドレイン領域が形
成されない。
ル処理を行い、ソース／ドレイン領域１０ａ，１０ｂの
不純物を活性化させる。ソース領域１０ａは、不純物濃
度の濃いｎ+ 領域である。サイドウォールスペーサ８の
下の領域９ｂは、不純物濃度の薄いｎ領域である。ドレ
イン領域１０ａは、不純物濃度の濃いｎ+ 領域である。
サイドウォールスペーサ８の下には、ドレイン領域が形
成されない。
【００２４】サイドウォールスペーサ８の下に、ドレイ
ン領域を形成しないことにより、ドレイン領域１０ａの
位置がゲート電極４に対してオフセットされる。ゲート
電極４とドレイン領域１０ａの間隔は広く、ゲート−ド
レイン間の静電耐量が大きくなる。ゲート−ドレイン間
に高電圧が印加されても、静電破壊は起きにくい。
ン領域を形成しないことにより、ドレイン領域１０ａの
位置がゲート電極４に対してオフセットされる。ゲート
電極４とドレイン領域１０ａの間隔は広く、ゲート−ド
レイン間の静電耐量が大きくなる。ゲート−ドレイン間
に高電圧が印加されても、静電破壊は起きにくい。
【００２５】本実施例によれば、従来のもの（図６
（Ａ）〜（Ｅ））に比べ、製造プロセス、製造工程数等
を大幅に変更することなく、ドレイン−ゲート間の静電
破壊耐圧を向上させることができる。その際、ＭＯＳト
ランジスタの特性は、従来のものとほとんど変わらない
ので、ＭＯＳトランジスタを用いる回路の設計変更をす
る必要はない。
（Ａ）〜（Ｅ））に比べ、製造プロセス、製造工程数等
を大幅に変更することなく、ドレイン−ゲート間の静電
破壊耐圧を向上させることができる。その際、ＭＯＳト
ランジスタの特性は、従来のものとほとんど変わらない
ので、ＭＯＳトランジスタを用いる回路の設計変更をす
る必要はない。
【００２６】なお、以上は、ドレイン領域をゲート電極
に対してオフセットさせる場合について説明した。これ
は、特に、ドレイン−ゲート間で静電破壊が起きやすい
からである。ドレイン領域の代わりに、ソース領域につ
いてオフセットをかけるようにしてもよい。また、ドレ
イン領域とソース領域の両方について、オフセットをか
けるようにしてもよい。
に対してオフセットさせる場合について説明した。これ
は、特に、ドレイン−ゲート間で静電破壊が起きやすい
からである。ドレイン領域の代わりに、ソース領域につ
いてオフセットをかけるようにしてもよい。また、ドレ
イン領域とソース領域の両方について、オフセットをか
けるようにしてもよい。
【００２７】ただし、ソースをオフセットすると、ＭＯ
Ｓトランジスタのオン電流値が大幅に変わるため、ソー
ス、またはソースおよびドレインの両方についてオフセ
ットをかけると、ＭＯＳトランジスタの特性が大きく変
わる。ＭＯＳトランジスタの特性に合った入出力回路等
の回路設計を行う必要がある。
Ｓトランジスタのオン電流値が大幅に変わるため、ソー
ス、またはソースおよびドレインの両方についてオフセ
ットをかけると、ＭＯＳトランジスタの特性が大きく変
わる。ＭＯＳトランジスタの特性に合った入出力回路等
の回路設計を行う必要がある。
【００２８】従来のＭＯＳトランジスタの特性を継承し
たいのであれば、ドレインのみをオフセットするのが好
ましい。その場合は、ＭＯＳトランジスタのオン抵抗を
補正する等の小変更で済む。
たいのであれば、ドレインのみをオフセットするのが好
ましい。その場合は、ＭＯＳトランジスタのオン抵抗を
補正する等の小変更で済む。
【００２９】また、ｎチャネルＭＯＳトランジスタと同
様にして、ｐチャネルＭＯＳトランジスタを製造するこ
ともできる。図１（Ｂ）に示すレジストマスクと同様の
レジストマスクを形成し、他の点は従来のｐチャネルＭ
ＯＳトランジスタの製造方法に従えば、特別な工夫を必
要としない。
様にして、ｐチャネルＭＯＳトランジスタを製造するこ
ともできる。図１（Ｂ）に示すレジストマスクと同様の
レジストマスクを形成し、他の点は従来のｐチャネルＭ
ＯＳトランジスタの製造方法に従えば、特別な工夫を必
要としない。
【００３０】本実施例に従い、実際にＭＯＳトランジス
タを製造してみたところ、従来のもの（図６（Ａ）〜
（Ｅ））に比べ、動作速度がかなり速くなった。従来の
ＭＯＳトランジスタの動作周波数が３０ＭＨｚであるの
に対し、本実施例によるＭＯＳトランジスタの動作周波
数は５０ＭＨｚであった。
タを製造してみたところ、従来のもの（図６（Ａ）〜
（Ｅ））に比べ、動作速度がかなり速くなった。従来の
ＭＯＳトランジスタの動作周波数が３０ＭＨｚであるの
に対し、本実施例によるＭＯＳトランジスタの動作周波
数は５０ＭＨｚであった。
【００３１】考えるに、これは、静電容量Ｃが小さくな
ったためであると推察する。ゲートとドレインの間の静
電容量Ｃは、 Ｃ＝ε×Ｓ／ｄ で近似することができる。ここで、εは誘電率であり、
Ｓはゲート電極とドレイン領域が対向する面積であり、
ｄはゲート電極とドレイン領域の距離である。
ったためであると推察する。ゲートとドレインの間の静
電容量Ｃは、 Ｃ＝ε×Ｓ／ｄ で近似することができる。ここで、εは誘電率であり、
Ｓはゲート電極とドレイン領域が対向する面積であり、
ｄはゲート電極とドレイン領域の距離である。
【００３２】ドレイン領域についてオフセットをかける
ことにより、ドレイン領域とゲート電極の間の距離ｄが
長くなり、静電容量Ｃが小さくなる。静電容量Ｃが小さ
くなり、結果として時定数ＣＲが小さくなったために、
動作速度が速くなったと考えられる。
ことにより、ドレイン領域とゲート電極の間の距離ｄが
長くなり、静電容量Ｃが小さくなる。静電容量Ｃが小さ
くなり、結果として時定数ＣＲが小さくなったために、
動作速度が速くなったと考えられる。
【００３３】図２（Ａ）〜（Ｅ）は、本発明の他の実施
例によるｎチャネルＭＯＳトランジスタの製造方法を示
す。図２（Ａ）は、ゲート作成工程を示す。先の実施例
（図１（Ａ））と同様に、ｐ型Ｓｉ基板１の上に、フィ
ールド酸化膜２、ＳｉＯ2 膜３、ゲート電極４を形成す
る。
例によるｎチャネルＭＯＳトランジスタの製造方法を示
す。図２（Ａ）は、ゲート作成工程を示す。先の実施例
（図１（Ａ））と同様に、ｐ型Ｓｉ基板１の上に、フィ
ールド酸化膜２、ＳｉＯ2 膜３、ゲート電極４を形成す
る。
【００３４】図２（Ｂ）は、ＬＤＤ形成用のイオン注入
工程を示す。ＬＤＤ不純物として、Ｐ+ イオン６’を斜
め方向からイオン注入する。ゲート電極４の影になる領
域にはイオン注入されず、領域７ａ，７ｂにイオン注入
される。領域７ａは、イオン注入角度と、ゲート電極４
の高さにより決まる。ただし、イオン注入角度は斜めで
あるので、イオン加速電圧を少し大きくする必要があ
る。
工程を示す。ＬＤＤ不純物として、Ｐ+ イオン６’を斜
め方向からイオン注入する。ゲート電極４の影になる領
域にはイオン注入されず、領域７ａ，７ｂにイオン注入
される。領域７ａは、イオン注入角度と、ゲート電極４
の高さにより決まる。ただし、イオン注入角度は斜めで
あるので、イオン加速電圧を少し大きくする必要があ
る。
【００３５】図２（Ｃ）は、サイドウォール作成工程を
示す。先の実施例（図１（Ｃ））と同様に、ＣＶＤおよ
びＲＩＥにより、サイドウォールスペーサ８を形成す
る。図２（Ｄ）は、ソース／ドレインイオン注入工程を
示す。先の実施例（図１（Ｄ））と同様に、ソース／ド
レイン不純物として、Ａｓ+ イオン１１を、ソース／ド
レイン領域１０ａ，１０ｂにイオン注入する。
示す。先の実施例（図１（Ｃ））と同様に、ＣＶＤおよ
びＲＩＥにより、サイドウォールスペーサ８を形成す
る。図２（Ｄ）は、ソース／ドレインイオン注入工程を
示す。先の実施例（図１（Ｄ））と同様に、ソース／ド
レイン不純物として、Ａｓ+ イオン１１を、ソース／ド
レイン領域１０ａ，１０ｂにイオン注入する。
【００３６】図２（Ｅ）は、活性化工程を示す。先の実
施例（図１（Ｅ））と同様に、アニール処理を行い、ソ
ース／ドレイン領域１０ａ，１０ｂの不純物を活性化さ
せる。
施例（図１（Ｅ））と同様に、アニール処理を行い、ソ
ース／ドレイン領域１０ａ，１０ｂの不純物を活性化さ
せる。
【００３７】以上、ドレイン領域またはソース領域につ
いてオフセットをかける方法として、レジストでマスク
する方法（図１（Ｂ））と、斜め方向からイオン注入す
る方法（図２（Ｂ））について述べた。
いてオフセットをかける方法として、レジストでマスク
する方法（図１（Ｂ））と、斜め方向からイオン注入す
る方法（図２（Ｂ））について述べた。
【００３８】以上の方法を用いれば、ドレイン領域また
はソース領域についてオフセットをかけることもできる
ので、必ずしも、サイドウォールスペーサを形成する必
要はない。例えば、斜めイオン注入でシングルドレイン
構造を作成してもよい。
はソース領域についてオフセットをかけることもできる
ので、必ずしも、サイドウォールスペーサを形成する必
要はない。例えば、斜めイオン注入でシングルドレイン
構造を作成してもよい。
【００３９】ただし、例えば、ソース領域についてＬＤ
Ｄを形成したい場合等、他の箇所においてＬＤＤが必要
な場合は、本実施例のようにドレイン領域にもサイドウ
ォールスペーサを形成してもよい。工程数としては、変
わりはない。
Ｄを形成したい場合等、他の箇所においてＬＤＤが必要
な場合は、本実施例のようにドレイン領域にもサイドウ
ォールスペーサを形成してもよい。工程数としては、変
わりはない。
【００４０】なお、本実施例ではサイドウォールスペー
サを用い、ドレイン領域またはソース領域のオフセット
量はサイドウォールスペーサの横幅で規定される。した
がって、レジストの位置（図１（Ｂ））やイオン注入角
度（図２（Ｂ））は、荒い精度でよい。
サを用い、ドレイン領域またはソース領域のオフセット
量はサイドウォールスペーサの横幅で規定される。した
がって、レジストの位置（図１（Ｂ））やイオン注入角
度（図２（Ｂ））は、荒い精度でよい。
【００４１】次に、本実施例によるＭＯＳトランジスタ
を用いた入出力回路（Ｉ／Ｏセル）を示す。図３（Ａ）
は、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳ
トランジスタを用いた入力回路の回路図である。
を用いた入出力回路（Ｉ／Ｏセル）を示す。図３（Ａ）
は、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳ
トランジスタを用いた入力回路の回路図である。
【００４２】ｐチャネルＭＯＳトランジスタＴｒ１は、
ゲートＧ１、ソースＳ１、ドレインＤ１を有し、電源電
圧ＶDDがソースＳ１とチャネル領域（ｎウェル）とゲー
トＧ１に接続される。ｎチャネルＭＯＳトランジスタＴ
ｒ２は、ゲートＧ２、ソースＳ２、ドレインＤ２を有
し、接地電位がソースＳ２とチャネル領域（ｐウェル）
とゲートＧ２に接続される。
ゲートＧ１、ソースＳ１、ドレインＤ１を有し、電源電
圧ＶDDがソースＳ１とチャネル領域（ｎウェル）とゲー
トＧ１に接続される。ｎチャネルＭＯＳトランジスタＴ
ｒ２は、ゲートＧ２、ソースＳ２、ドレインＤ２を有
し、接地電位がソースＳ２とチャネル領域（ｐウェル）
とゲートＧ２に接続される。
【００４３】トランジスタＴｒ１は、ドレインＤ１がゲ
ートＧ１に対してオフセットされており、トランジスタ
Ｔｒ２は、ドレインＤ２がゲートＧ２に対してオフセッ
トされている。
ートＧ１に対してオフセットされており、トランジスタ
Ｔｒ２は、ドレインＤ２がゲートＧ２に対してオフセッ
トされている。
【００４４】トランジスタＴｒ１のドレインＤ１は、接
点Ｐ１で、トランジスタＴｒ２のドレインＤ２に接続さ
れる。入力パッドＰＤと接点Ｐ１の間には、抵抗Ｒ１が
接続される。この入力回路は、保護回路として働く。入
力パッドＰＤに入力される入力電圧Ｖi は、接点Ｐ１に
おいて電圧Ｖo に変換される。
点Ｐ１で、トランジスタＴｒ２のドレインＤ２に接続さ
れる。入力パッドＰＤと接点Ｐ１の間には、抵抗Ｒ１が
接続される。この入力回路は、保護回路として働く。入
力パッドＰＤに入力される入力電圧Ｖi は、接点Ｐ１に
おいて電圧Ｖo に変換される。
【００４５】図３（Ｂ）は、図３（Ａ）の等価回路であ
る。トランジスタＴｒ１は、ダイオードＤ１に、トラン
ジスタＴｒ２はダイオードＤ２に置き換えることができ
る。例えば、規定の入力電圧Ｖi は０〜５Ｖの範囲であ
り、電源電圧ＶDDは５Ｖである。入力電圧Ｖi に、静電
気等のノイズが加わると、５Ｖを上回ったり、０Ｖを下
回ったりする。
る。トランジスタＴｒ１は、ダイオードＤ１に、トラン
ジスタＴｒ２はダイオードＤ２に置き換えることができ
る。例えば、規定の入力電圧Ｖi は０〜５Ｖの範囲であ
り、電源電圧ＶDDは５Ｖである。入力電圧Ｖi に、静電
気等のノイズが加わると、５Ｖを上回ったり、０Ｖを下
回ったりする。
【００４６】入力電圧Ｖi が０〜５Ｖの範囲にあるとき
には、トランジスタＴｒ１とＴｒ２は、ゲートがゼロバ
イアスとなり共にオフである。入力電圧Ｖi が約５Ｖよ
り大きくなると、トランジスタＴｒ１の電圧関係が反転
し、ソースとドレインの役割が逆になる。ゲートに順バ
イアスが印加され、トランジスタＴｒ１はオンし、電流
Ｉ１が正電源ＶDDに向かって流れる。一方、入力電圧Ｖ
i が約０Ｖより小さくなると、トランジスタＴｒ２のソ
ースとドレインの役割が反転し、ゲートが順バイアスと
なってトランジスタＴｒ２はオンし、接地端子から電流
Ｉ２が流れ込む。
には、トランジスタＴｒ１とＴｒ２は、ゲートがゼロバ
イアスとなり共にオフである。入力電圧Ｖi が約５Ｖよ
り大きくなると、トランジスタＴｒ１の電圧関係が反転
し、ソースとドレインの役割が逆になる。ゲートに順バ
イアスが印加され、トランジスタＴｒ１はオンし、電流
Ｉ１が正電源ＶDDに向かって流れる。一方、入力電圧Ｖ
i が約０Ｖより小さくなると、トランジスタＴｒ２のソ
ースとドレインの役割が反転し、ゲートが順バイアスと
なってトランジスタＴｒ２はオンし、接地端子から電流
Ｉ２が流れ込む。
【００４７】入力電圧Ｖi が０〜５Ｖの範囲でないと
き、トランジスタＴｒ１，Ｔｒ２は、ソースとドレイン
の役割が反転し、ソースがオフセットされる形になる
が、この時の動作は異常時の保護動作であり、トランジ
スタ特性は設計された電流が流れなければならない類の
ものではない。したがって、入力電圧Ｖi が０〜５Ｖ範
囲である時の正常時を基準に、ドレインＤ１，Ｄ２をオ
フセットすればよい。
き、トランジスタＴｒ１，Ｔｒ２は、ソースとドレイン
の役割が反転し、ソースがオフセットされる形になる
が、この時の動作は異常時の保護動作であり、トランジ
スタ特性は設計された電流が流れなければならない類の
ものではない。したがって、入力電圧Ｖi が０〜５Ｖ範
囲である時の正常時を基準に、ドレインＤ１，Ｄ２をオ
フセットすればよい。
【００４８】図４は、図３（Ａ）の入力回路についての
電圧−電流特性を示すグラフである。横軸は入力電圧Ｖ
i であり、縦軸は電流Ｉ１，Ｉ２である。電圧Ｖth１，
Ｖth２は、それぞれトランジスタＴｒ１，Ｔｒ２のしき
い値電圧である。
電圧−電流特性を示すグラフである。横軸は入力電圧Ｖ
i であり、縦軸は電流Ｉ１，Ｉ２である。電圧Ｖth１，
Ｖth２は、それぞれトランジスタＴｒ１，Ｔｒ２のしき
い値電圧である。
【００４９】入力電圧Ｖi がＶDD＋Ｖth１を越えると、
トランジスタＴｒ１がオンし、電流Ｉ１が流れる。入力
電圧Ｖi が−Ｖth２より小さくなると、トランジスタＴ
ｒ２がオンし、電流Ｉ２が流れる。
トランジスタＴｒ１がオンし、電流Ｉ１が流れる。入力
電圧Ｖi が−Ｖth２より小さくなると、トランジスタＴ
ｒ２がオンし、電流Ｉ２が流れる。
【００５０】図３（Ａ）において、トランジスタＴｒ１
（Ｔｒ２）にノイズが加わると、ゲートＧ１（Ｇ２）−
ドレインＤ１（Ｄ２）間に負荷がかかり、破壊しやすく
なる。本実施例のＭＯＳトランジスタによれば、ドレイ
ン領域がオフセットされ、ゲート−ドレイン間の静電耐
量が大きいので、破壊は起きにくく、入力回路としての
信頼性が向上する。
（Ｔｒ２）にノイズが加わると、ゲートＧ１（Ｇ２）−
ドレインＤ１（Ｄ２）間に負荷がかかり、破壊しやすく
なる。本実施例のＭＯＳトランジスタによれば、ドレイ
ン領域がオフセットされ、ゲート−ドレイン間の静電耐
量が大きいので、破壊は起きにくく、入力回路としての
信頼性が向上する。
【００５１】図５は、ｐチャネルＭＯＳトランジスタと
ｎチャネルＭＯＳトランジスタを用いた出力回路の回路
図である。ｐチャネルＭＯＳトランジスタＴｒ３は、ゲ
ートＧ３、ソースＳ３、ドレインＤ３を有し、チャネル
領域（ｎウェル）はソースＳ３に接続される。ｎチャネ
ルＭＯＳトランジスタＴｒ４は、ゲートＧ４、ソースＳ
４、ドレインＤ４を有し、チャネル領域（ｐウェル）は
ソースＳ４に接続される。
ｎチャネルＭＯＳトランジスタを用いた出力回路の回路
図である。ｐチャネルＭＯＳトランジスタＴｒ３は、ゲ
ートＧ３、ソースＳ３、ドレインＤ３を有し、チャネル
領域（ｎウェル）はソースＳ３に接続される。ｎチャネ
ルＭＯＳトランジスタＴｒ４は、ゲートＧ４、ソースＳ
４、ドレインＤ４を有し、チャネル領域（ｐウェル）は
ソースＳ４に接続される。
【００５２】トランジスタＴｒ３は、ドレインＤ３がゲ
ートＧ３に対してオフセットされており、トランジスタ
Ｔｒ４は、ドレインＤ４がゲートＧ４に対してオフセッ
トされている。
ートＧ３に対してオフセットされており、トランジスタ
Ｔｒ４は、ドレインＤ４がゲートＧ４に対してオフセッ
トされている。
【００５３】電源電圧ＶDDは、トランジスタＴｒ３のソ
ースＳ３に接続される。トランジスタＴｒ３のドレイン
Ｄ３は、接点Ｐ３で、トランジスタＴｒ４のドレインＤ
４に接続される。トランジスタＴｒ４のソースＳ４は接
地される。
ースＳ３に接続される。トランジスタＴｒ３のドレイン
Ｄ３は、接点Ｐ３で、トランジスタＴｒ４のドレインＤ
４に接続される。トランジスタＴｒ４のソースＳ４は接
地される。
【００５４】出力パッドＰＤと接点Ｐ３の間には、抵抗
Ｒ２が接続される。トランジスタＴｒ３のゲートＧ３と
トランジスタＴｒ４のゲートＧ４は、接点Ｐ２で接続さ
れる。
Ｒ２が接続される。トランジスタＴｒ３のゲートＧ３と
トランジスタＴｒ４のゲートＧ４は、接点Ｐ２で接続さ
れる。
【００５５】この出力回路は、接点Ｐ２に入力される電
圧Ｖi を反転し、出力電圧Ｖo をパッドＰＤから出力す
る。例えば、電圧Ｖi が０Ｖのときには、トランジスタ
Ｔｒ３のみがオンし、出力電圧Ｖo は５Ｖとなる。電圧
Ｖi が５Ｖのときには、トランジスタＴｒ４のみがオン
し、出力電圧Ｖo は０Ｖとなる。
圧Ｖi を反転し、出力電圧Ｖo をパッドＰＤから出力す
る。例えば、電圧Ｖi が０Ｖのときには、トランジスタ
Ｔｒ３のみがオンし、出力電圧Ｖo は５Ｖとなる。電圧
Ｖi が５Ｖのときには、トランジスタＴｒ４のみがオン
し、出力電圧Ｖo は０Ｖとなる。
【００５６】この場合も、本実施例によるトランジスタ
Ｔｒ３，Ｔｒ４の静電破壊耐圧が大きいので、出力パッ
ドＰＤから静電ノイズが侵入したりしても、トランジス
タＴｒ３，Ｔｒ４の破壊は起きにくい。
Ｔｒ３，Ｔｒ４の静電破壊耐圧が大きいので、出力パッ
ドＰＤから静電ノイズが侵入したりしても、トランジス
タＴｒ３，Ｔｒ４の破壊は起きにくい。
【００５７】以上のように、ドレイン領域またはソース
領域についてオフセットをかけることにより、ＭＯＳト
ランジスタの面積を大きくせずに、静電耐量を大きくす
ることができる。また、直列接続する抵抗の値を小さく
できるので、動作の高速性を確保することができる。
領域についてオフセットをかけることにより、ＭＯＳト
ランジスタの面積を大きくせずに、静電耐量を大きくす
ることができる。また、直列接続する抵抗の値を小さく
できるので、動作の高速性を確保することができる。
【００５８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５９】
【発明の効果】以上説明したように、本発明によれば、
ドレイン領域またはソース領域を、ゲート電極に対して
外側に離れた位置に形成するので、静電耐量が大きくな
り、静電破壊が起きにくい。
ドレイン領域またはソース領域を、ゲート電極に対して
外側に離れた位置に形成するので、静電耐量が大きくな
り、静電破壊が起きにくい。
【図１】本発明の実施例によるＭＯＳトランジスタの製
造方法を示す図である。
造方法を示す図である。
【図２】本発明の他の実施例によるＭＯＳトランジスタ
の製造方法を示す図である。
の製造方法を示す図である。
【図３】本発明の実施例によるＭＯＳトランジスタを用
いた入力回路を示す。図３（Ａ）は入力回路の回路図で
あり、図３（Ｂ）は図３（Ａ）の回路の等価回路図であ
る。
いた入力回路を示す。図３（Ａ）は入力回路の回路図で
あり、図３（Ｂ）は図３（Ａ）の回路の等価回路図であ
る。
【図４】図３の入力回路の電圧−電流特性を示すグラフ
である。
である。
【図５】本発明の実施例によるＭＯＳトランジスタを用
いた出力回路の回路図である。
いた出力回路の回路図である。
【図６】従来技術によるＭＯＳトランジスタの製造方法
を示す図である。
を示す図である。
１ ｐ型Ｓｉ基板 ２ フィールド酸化膜 ３ ＳｉＯ2 膜 ４ ゲート電極 ５ レジスト ６，６’ ＬＤＤ不純物イオン ８ サイドウォールスペーサ ９ａ，１０ａ ドレイン領域 ９ｂ，１０ｂ ソース領域 １１ ソース／ドレイン不純物イオン
Claims (5)
- 【請求項１】 ドレイン領域とソース領域を含む基板
（１）と、 前記基板の上に形成される絶縁膜（３）と、 前記絶縁膜の上に形成されるゲート電極（４）とを有
し、前記ドレイン領域または前記ソース領域のうち少な
くとも一方は前記ゲート電極から外側に離れた位置に形
成される半導体装置。 - 【請求項２】 さらに、前記ゲート電極の側壁に形成さ
れるサイドウォールスペーサ（８）を有し、該サイドウ
ォールスペーサは、前記ゲート電極が基板に投影される
領域と、前記ドレイン領域またはソース領域との間に形
成される請求項１記載の半導体装置。 - 【請求項３】 基板上に絶縁膜を形成する工程と、 前記絶縁膜の上にゲート電極を形成する工程と、 前記ゲート電極の一方の側壁から所定距離外側に離れた
基板領域および他方の側壁より外側の基板領域にイオン
注入するＬＤＤイオン注入工程と、 前記ゲート電極の側壁にサイドウォールスペーサを形成
する工程と、 基板表面にイオン注入し、基板内にドレイン領域および
ソース領域を形成する工程とを含む半導体装置の製造方
法。 - 【請求項４】 前記ＬＤＤイオン注入工程は、前記ゲー
ト電極の一方の側壁にマスクを形成してイオン注入する
工程である請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記ＬＤＤイオン注入工程は、斜め方向
からイオン注入を行いゲート電極の影となる領域を前記
一方の側壁側とする工程である請求項３記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24780095A JPH0992825A (ja) | 1995-09-26 | 1995-09-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24780095A JPH0992825A (ja) | 1995-09-26 | 1995-09-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0992825A true JPH0992825A (ja) | 1997-04-04 |
Family
ID=17168847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24780095A Pending JPH0992825A (ja) | 1995-09-26 | 1995-09-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0992825A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009123842A (ja) * | 2007-11-13 | 2009-06-04 | Ricoh Co Ltd | 半導体装置 |
| EP2162903A1 (en) * | 2007-06-27 | 2010-03-17 | Nxp B.V. | An extended drain transistor and a method of manufacturing the same |
| JP2010520620A (ja) * | 2007-02-28 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | ソース／ドレイン・ストレッサーおよびそのための方法 |
| JP2012204583A (ja) * | 2011-03-25 | 2012-10-22 | National Institute Of Advanced Industrial & Technology | トンネルトランジスタの製造方法 |
-
1995
- 1995-09-26 JP JP24780095A patent/JPH0992825A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010520620A (ja) * | 2007-02-28 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | ソース／ドレイン・ストレッサーおよびそのための方法 |
| EP2162903A1 (en) * | 2007-06-27 | 2010-03-17 | Nxp B.V. | An extended drain transistor and a method of manufacturing the same |
| JP2009123842A (ja) * | 2007-11-13 | 2009-06-04 | Ricoh Co Ltd | 半導体装置 |
| JP2012204583A (ja) * | 2011-03-25 | 2012-10-22 | National Institute Of Advanced Industrial & Technology | トンネルトランジスタの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020611 |