JPH0737991A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH0737991A JPH0737991A JP5202987A JP20298793A JPH0737991A JP H0737991 A JPH0737991 A JP H0737991A JP 5202987 A JP5202987 A JP 5202987A JP 20298793 A JP20298793 A JP 20298793A JP H0737991 A JPH0737991 A JP H0737991A
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 異なる電源電圧で動作する高耐圧ＭＯＳトラ
ンジスタと低耐圧ＭＯＳトランジスタとを有し、少なく
とも上記高耐圧ＭＯＳトランジスタがＬＤＤ構造を有す
る半導体集積回路において、ゲート酸化膜４を低耐圧Ｍ
ＯＳトランジスタ及び高耐圧ＭＯＳトランジスタとで同
様の薄さで同時に形成すること、即ちゲート酸化膜厚の
共通化を図る。 【構成】 少なくとも上記高耐圧ＭＯＳトランジスタの
ドレイン側オフセット部分９の表面部にはＶｔｈ調整用
不純物１０ａが添加されないようにする。
ンジスタと低耐圧ＭＯＳトランジスタとを有し、少なく
とも上記高耐圧ＭＯＳトランジスタがＬＤＤ構造を有す
る半導体集積回路において、ゲート酸化膜４を低耐圧Ｍ
ＯＳトランジスタ及び高耐圧ＭＯＳトランジスタとで同
様の薄さで同時に形成すること、即ちゲート酸化膜厚の
共通化を図る。 【構成】 少なくとも上記高耐圧ＭＯＳトランジスタの
ドレイン側オフセット部分９の表面部にはＶｔｈ調整用
不純物１０ａが添加されないようにする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、特に
異なる電源電圧で動作する高耐圧ＭＯＳトランジスタと
低耐圧ＭＯＳトランジスタとを有し、少なくとも上記高
耐圧ＭＯＳトランジスタがＬＤＤ構造を有する半導体集
積回路と、その製造方法に関する。
異なる電源電圧で動作する高耐圧ＭＯＳトランジスタと
低耐圧ＭＯＳトランジスタとを有し、少なくとも上記高
耐圧ＭＯＳトランジスタがＬＤＤ構造を有する半導体集
積回路と、その製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＩＣとして、異なる電源電圧で動
作するＭＯＳトランジスタを有するもの、例えば５Ｖの
電源電圧で動作するｎチャンネル低耐圧ＭＯＳトランジ
スタ及びｐチヤンネル低耐圧ＭＯＳトランジスタと、１
２Ｖの電源電圧で動作するｎチャンネル高耐圧ＭＯＳト
ランジスタを備えたものがある。図６はそのようなＭＯ
ＳＩＣの従来例を示す断面図である。
作するＭＯＳトランジスタを有するもの、例えば５Ｖの
電源電圧で動作するｎチャンネル低耐圧ＭＯＳトランジ
スタ及びｐチヤンネル低耐圧ＭＯＳトランジスタと、１
２Ｖの電源電圧で動作するｎチャンネル高耐圧ＭＯＳト
ランジスタを備えたものがある。図６はそのようなＭＯ
ＳＩＣの従来例を示す断面図である。
【０００３】図面において、１はｎ型半導体基板、２は
ｎチャンネル高耐圧ＭＯＳトランジスタが形成されるｐ
型ウェル、３はｎチャンネル低耐圧ＭＯＳトランジスタ
が形成されるｐ型ウェル、４ａ、４ｂ、４ｃはｎチャン
ネル高耐圧ＭＯＳトランジスタ、ｎチャンネル低耐圧Ｍ
ＯＳトランジスタ及びｐチャンネル低耐圧ＭＯＳトラン
ジスタのゲート酸化膜、５ａ、５ｂ、５ｃはｎチャンネ
ル高耐圧ＭＯＳトランジスタ、ｎチャンネル低耐圧ＭＯ
Ｓトランジスタ及びｐチャンネル低耐圧ＭＯＳトランジ
スタのゲート電極、６は各ゲート電極５ａ、５ｂ、５ｃ
に形成されたサイドウォール、７ａ、７ｂ、７ｃはｎチ
ャンネル高耐圧ＭＯＳトランジスタ、ｎチャンネル低耐
圧ＭＯＳトランジスタ及びｐチャンネル低耐圧ＭＯＳト
ランジスタのソース領域、８ａ、８ｂ、８ｃはｎチャン
ネル高耐圧ＭＯＳトランジスタ、ｎチャンネル低耐圧Ｍ
ＯＳトランジスタ及びｐチャンネル低耐圧ＭＯＳトラン
ジスタのドレイン領域である。
ｎチャンネル高耐圧ＭＯＳトランジスタが形成されるｐ
型ウェル、３はｎチャンネル低耐圧ＭＯＳトランジスタ
が形成されるｐ型ウェル、４ａ、４ｂ、４ｃはｎチャン
ネル高耐圧ＭＯＳトランジスタ、ｎチャンネル低耐圧Ｍ
ＯＳトランジスタ及びｐチャンネル低耐圧ＭＯＳトラン
ジスタのゲート酸化膜、５ａ、５ｂ、５ｃはｎチャンネ
ル高耐圧ＭＯＳトランジスタ、ｎチャンネル低耐圧ＭＯ
Ｓトランジスタ及びｐチャンネル低耐圧ＭＯＳトランジ
スタのゲート電極、６は各ゲート電極５ａ、５ｂ、５ｃ
に形成されたサイドウォール、７ａ、７ｂ、７ｃはｎチ
ャンネル高耐圧ＭＯＳトランジスタ、ｎチャンネル低耐
圧ＭＯＳトランジスタ及びｐチャンネル低耐圧ＭＯＳト
ランジスタのソース領域、８ａ、８ｂ、８ｃはｎチャン
ネル高耐圧ＭＯＳトランジスタ、ｎチャンネル低耐圧Ｍ
ＯＳトランジスタ及びｐチャンネル低耐圧ＭＯＳトラン
ジスタのドレイン領域である。
【０００４】９は高耐圧ＭＯＳトランジスタのドレイン
側オフセット部分で、耐圧を高めるために該オフセツト
部分９はきわめて長くされている。１０ａ、１０ｂ、１
０ｃはｎチャンネル高耐圧ＭＯＳトランジスタ、ｎチャ
ンネル低耐圧ＭＯＳトランジスタ及びｐチャンネル低耐
圧ＭＯＳトランジスタのチャンネル部分にイオン打込み
により添加されたＶｔｈ調整用不純物、１１ａ、１１
ｂ、１１ｃはｎチャンネル低耐圧ＭＯＳトランジスタ及
びｐチャンネル低耐圧ＭＯＳトランジスタのショートチ
ャンネル効果防止用不純物イオン打込み層である。１２
は選択酸化により形成されたフィールド絶縁膜である。
各ＭＯＳトランジスタの表面部にＶｔｈ調整用不純物１
０ａ、１０ｂ、１０ｃをイオン打込みするのは、ゲート
酸化膜を薄くするためである。即ち、ＭＯＳＩＣの高集
積化を高めるにはゲート酸化膜を薄くする必要がある
が、ゲート酸化膜を薄くすると必然的にゲート電極に同
じゲート電圧が加わった場合の電界効果が異なり、延い
てはしきい値電圧Ｖｔｈが狂ってしまうことになる。そ
こで、しきい値電圧Ｖｔｈを調整するためにＶｔｈ調整
用不純物を半導体基板１の表面部に打込むのである。そ
の打込み量はゲート酸化膜の膜厚にもよるが例えばｎチ
ャンネル高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳト
ランジスタの場合、ホウ素Ｂが１×１０12ｃｍ-2以上必
要となる。一方、高耐圧ＭＯＳトランジスタがドレイン
に長いオフセット部分９を有したＬＤＤ構造を持つのは
耐圧を高くするためであること前述のとおりであるが、
このオフセット部分９の不純物（例えばリンＰ）濃度は
例えば１〜１０×１０12ｃｍ-2とされ（Ｖｔｈ調整用不
純物を添加しないとして）、低耐圧ＭＯＳトランジスタ
のソース、ドレインのオフセット部分のそれよりも低く
設定される。そのため、ゲート酸化膜厚を共通化した場
合、高耐圧ＭＯＳトランジスタのＶｔｈ調整用不純物の
イオン打込み濃度も１〜１０×１２12ｃｍ-2以上にしな
ければならない。
側オフセット部分で、耐圧を高めるために該オフセツト
部分９はきわめて長くされている。１０ａ、１０ｂ、１
０ｃはｎチャンネル高耐圧ＭＯＳトランジスタ、ｎチャ
ンネル低耐圧ＭＯＳトランジスタ及びｐチャンネル低耐
圧ＭＯＳトランジスタのチャンネル部分にイオン打込み
により添加されたＶｔｈ調整用不純物、１１ａ、１１
ｂ、１１ｃはｎチャンネル低耐圧ＭＯＳトランジスタ及
びｐチャンネル低耐圧ＭＯＳトランジスタのショートチ
ャンネル効果防止用不純物イオン打込み層である。１２
は選択酸化により形成されたフィールド絶縁膜である。
各ＭＯＳトランジスタの表面部にＶｔｈ調整用不純物１
０ａ、１０ｂ、１０ｃをイオン打込みするのは、ゲート
酸化膜を薄くするためである。即ち、ＭＯＳＩＣの高集
積化を高めるにはゲート酸化膜を薄くする必要がある
が、ゲート酸化膜を薄くすると必然的にゲート電極に同
じゲート電圧が加わった場合の電界効果が異なり、延い
てはしきい値電圧Ｖｔｈが狂ってしまうことになる。そ
こで、しきい値電圧Ｖｔｈを調整するためにＶｔｈ調整
用不純物を半導体基板１の表面部に打込むのである。そ
の打込み量はゲート酸化膜の膜厚にもよるが例えばｎチ
ャンネル高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳト
ランジスタの場合、ホウ素Ｂが１×１０12ｃｍ-2以上必
要となる。一方、高耐圧ＭＯＳトランジスタがドレイン
に長いオフセット部分９を有したＬＤＤ構造を持つのは
耐圧を高くするためであること前述のとおりであるが、
このオフセット部分９の不純物（例えばリンＰ）濃度は
例えば１〜１０×１０12ｃｍ-2とされ（Ｖｔｈ調整用不
純物を添加しないとして）、低耐圧ＭＯＳトランジスタ
のソース、ドレインのオフセット部分のそれよりも低く
設定される。そのため、ゲート酸化膜厚を共通化した場
合、高耐圧ＭＯＳトランジスタのＶｔｈ調整用不純物の
イオン打込み濃度も１〜１０×１２12ｃｍ-2以上にしな
ければならない。
【０００５】
【発明が解決しようとする課題】ところで、従来におい
てはＶｔｈ調整用不純物が高耐圧ＭＯＳトランジスタ及
び低耐圧ＭＯＳトランジスタ形成領域の表面部に対して
全面的に形成されていたので、その分オフセット部分９
にイオン打込みする例えばホウ素Ｂの不純物濃度を高く
する必要があったのでＶｔｈ調整用不純物とｐチャンネ
ル低耐圧ＭＯＳトランジスタ用ＬＤＤとがコンペンセイ
トされるためｐチャンネル低耐圧ＭＯＳトランジスタの
オフセット部分の不純物ドーズ量を多くせざるを得なく
なり、その結果、ショートチャンネル効果が強くなり、
トランジスタの短寿命化、Ｉｄｓの減少を招くという問
題があった。
てはＶｔｈ調整用不純物が高耐圧ＭＯＳトランジスタ及
び低耐圧ＭＯＳトランジスタ形成領域の表面部に対して
全面的に形成されていたので、その分オフセット部分９
にイオン打込みする例えばホウ素Ｂの不純物濃度を高く
する必要があったのでＶｔｈ調整用不純物とｐチャンネ
ル低耐圧ＭＯＳトランジスタ用ＬＤＤとがコンペンセイ
トされるためｐチャンネル低耐圧ＭＯＳトランジスタの
オフセット部分の不純物ドーズ量を多くせざるを得なく
なり、その結果、ショートチャンネル効果が強くなり、
トランジスタの短寿命化、Ｉｄｓの減少を招くという問
題があった。
【０００６】かといって、ｐチャンネル低耐圧ＭＯＳト
ランジスタのオフセット部分の不純物ドーズ量について
コンペンセイト分増やすことをしなかった場合、即ちオ
フセット部分のドーズ量を低いままにした場合にしたＩ
ｄｓが変動する等特性劣化が生じる。このように、従来
においては、Ｖｔｈ調整用不純物が高耐圧ＭＯＳトラン
ジスタのオフセット部分９に入るためにゲート酸化膜を
低耐圧ＭＯＳトランジスタ及び高耐圧ＭＯＳトランジス
タに同様の薄さで同時に形成すること、即ちゲート酸化
膜厚の共通化が難しかった。
ランジスタのオフセット部分の不純物ドーズ量について
コンペンセイト分増やすことをしなかった場合、即ちオ
フセット部分のドーズ量を低いままにした場合にしたＩ
ｄｓが変動する等特性劣化が生じる。このように、従来
においては、Ｖｔｈ調整用不純物が高耐圧ＭＯＳトラン
ジスタのオフセット部分９に入るためにゲート酸化膜を
低耐圧ＭＯＳトランジスタ及び高耐圧ＭＯＳトランジス
タに同様の薄さで同時に形成すること、即ちゲート酸化
膜厚の共通化が難しかった。
【０００７】本発明はこのような問題点を解決すべく為
されたものであり、ゲート酸化膜を低耐圧ＭＯＳトラン
ジスタ及び高耐圧ＭＯＳトランジスタに同様の薄さで同
時に形成すること、即ちゲート酸化膜厚の共通化を可能
にすることを目的とする。
されたものであり、ゲート酸化膜を低耐圧ＭＯＳトラン
ジスタ及び高耐圧ＭＯＳトランジスタに同様の薄さで同
時に形成すること、即ちゲート酸化膜厚の共通化を可能
にすることを目的とする。
【０００８】
【課題を解決するための手段】請求項１の半導体集積回
路は、少なくとも高耐圧ＭＯＳトランジスタのドレイン
側オフセット部分の表面部にはＶｔｈ調整用不純物が添
加されていないことを特徴とする。請求項２の半導体集
積回路の製造方法は、請求項１の半導体集積回路の製造
方法において、高耐圧ＭＯＳトランジスタと低耐圧ＭＯ
Ｓトランジスタのゲート電極を形成した後、半導体基板
表面側からＶｔｈ調整用不純物を上記ゲート電極越しで
チャンネル部に達するエネルギーでイオン打込みするこ
とを特徴とする。
路は、少なくとも高耐圧ＭＯＳトランジスタのドレイン
側オフセット部分の表面部にはＶｔｈ調整用不純物が添
加されていないことを特徴とする。請求項２の半導体集
積回路の製造方法は、請求項１の半導体集積回路の製造
方法において、高耐圧ＭＯＳトランジスタと低耐圧ＭＯ
Ｓトランジスタのゲート電極を形成した後、半導体基板
表面側からＶｔｈ調整用不純物を上記ゲート電極越しで
チャンネル部に達するエネルギーでイオン打込みするこ
とを特徴とする。
【０００９】請求項３の半導体集積回路の製造方法は、
請求項１の半導体集積回路の製造方法において、高耐圧
ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタのゲー
ト電極形成前に、上記高耐圧ＭＯＳトランジスタの少な
くともドレイン側オフセット部分をマスクした状態で高
耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを
形成すべき領域の表面部にＶｔｈ調整用不純物をイオン
打込みすることを特徴とする。
請求項１の半導体集積回路の製造方法において、高耐圧
ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタのゲー
ト電極形成前に、上記高耐圧ＭＯＳトランジスタの少な
くともドレイン側オフセット部分をマスクした状態で高
耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを
形成すべき領域の表面部にＶｔｈ調整用不純物をイオン
打込みすることを特徴とする。
【００１０】
【作用】請求項１の半導体集積回路によれば、Ｖｔｈ調
整用不純物が高耐圧ＭＯＳトランジスタのドレイン側オ
フセット部分に添加されないので、高耐圧ＭＯＳトラン
ジスタに特性劣化が生じない。従って、高耐圧ＭＯＳト
ランジスタの特性劣化の防止のためにオフセット部分の
不純物ドープ量を変える必要がなく、延いては高耐圧Ｍ
ＯＳトランジスタとチャネルの導電型が異なる低耐圧Ｍ
ＯＳトランジスタの特性が劣化する虞れがない。請求項
２の半導体集積回路の製造方法によれば、高耐圧ＭＯＳ
トランジスタと低耐圧ＭＯＳトランジスタのゲート電極
を形成した後、半導体基板表面側からＶｔｈ調整用不純
物を上記ゲート電極越しでチャンネル部に達するエネル
ギーでイオン打込みするので、低耐圧ＭＯＳトランジス
タはゲート電極のない部分では半導体基板表面部よりも
深いところにドープされる。従って、高耐圧ＭＯＳトラ
ンジスタのオフセット部分の表面部にはＶｔｈ調整用不
純物が添加されず、Ｖｔｈ調整用不純物によって高耐圧
ＭＯＳトランジスタの特性が劣化する虞れのない請求項
１の半導体集積回路を得ることができる。
整用不純物が高耐圧ＭＯＳトランジスタのドレイン側オ
フセット部分に添加されないので、高耐圧ＭＯＳトラン
ジスタに特性劣化が生じない。従って、高耐圧ＭＯＳト
ランジスタの特性劣化の防止のためにオフセット部分の
不純物ドープ量を変える必要がなく、延いては高耐圧Ｍ
ＯＳトランジスタとチャネルの導電型が異なる低耐圧Ｍ
ＯＳトランジスタの特性が劣化する虞れがない。請求項
２の半導体集積回路の製造方法によれば、高耐圧ＭＯＳ
トランジスタと低耐圧ＭＯＳトランジスタのゲート電極
を形成した後、半導体基板表面側からＶｔｈ調整用不純
物を上記ゲート電極越しでチャンネル部に達するエネル
ギーでイオン打込みするので、低耐圧ＭＯＳトランジス
タはゲート電極のない部分では半導体基板表面部よりも
深いところにドープされる。従って、高耐圧ＭＯＳトラ
ンジスタのオフセット部分の表面部にはＶｔｈ調整用不
純物が添加されず、Ｖｔｈ調整用不純物によって高耐圧
ＭＯＳトランジスタの特性が劣化する虞れのない請求項
１の半導体集積回路を得ることができる。
【００１１】請求項３の半導体集積回路の製造方法によ
れば、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトラン
ジスタのゲート電極形成前に、上記高耐圧ＭＯＳトラン
ジスタの少なくともドレイン側オフセット部分をマスク
した状態で高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳト
ランジスタを形成すべき領域の表面部にＶｔｈ調整用不
純物をイオン打込みするので、高耐圧ＭＯＳトランジス
タのオフセット部分には深い浅いを問わずＶｔｈ調整用
不純物が全く添加されず、Ｖｔｈ調整用不純物によって
高耐圧ＭＯＳトランジスタの特性が劣化する虞れの全く
ない請求項１の半導体集積回路を得ることができる。
れば、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトラン
ジスタのゲート電極形成前に、上記高耐圧ＭＯＳトラン
ジスタの少なくともドレイン側オフセット部分をマスク
した状態で高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳト
ランジスタを形成すべき領域の表面部にＶｔｈ調整用不
純物をイオン打込みするので、高耐圧ＭＯＳトランジス
タのオフセット部分には深い浅いを問わずＶｔｈ調整用
不純物が全く添加されず、Ｖｔｈ調整用不純物によって
高耐圧ＭＯＳトランジスタの特性が劣化する虞れの全く
ない請求項１の半導体集積回路を得ることができる。
【００１２】
【実施例】以下、本発明半導体集積回路とその製造方法
を図示実施例に従って詳細に説明する。図１は本発明半
導体集積回路の一つの実施例を示す断面図である。本半
導体集積回路は図６に示す従来の半導体集積回路とは、
ｎチャンネル高耐圧ＭＯＳトランジスタ、ｎチャンネル
低耐圧ＭＯＳトランジスタにイオン打込みされたＶｔｈ
調整用不純物のチャンネル以外の部分における深さにお
いて異なるが、それ以外の点ではほとんど共通し、共通
点については既に説明済みなので説明を省略し、相違す
る点についてのみ説明する。また、全図を通して共通す
る部分に共通の符号を使用した。
を図示実施例に従って詳細に説明する。図１は本発明半
導体集積回路の一つの実施例を示す断面図である。本半
導体集積回路は図６に示す従来の半導体集積回路とは、
ｎチャンネル高耐圧ＭＯＳトランジスタ、ｎチャンネル
低耐圧ＭＯＳトランジスタにイオン打込みされたＶｔｈ
調整用不純物のチャンネル以外の部分における深さにお
いて異なるが、それ以外の点ではほとんど共通し、共通
点については既に説明済みなので説明を省略し、相違す
る点についてのみ説明する。また、全図を通して共通す
る部分に共通の符号を使用した。
【００１３】本半導体集積回路において、高耐圧ＭＯＳ
トランジスタ、低耐圧ＭＯＳトランジスタのＶｔｈ調整
用不純物１０ａ、１０ｂは、チャンネル（ゲート電極
下）においては半導体基板の表面部に添加されている
が、ゲート電極から逸れた部分においてはソース７ａ、
７ｂ、ドレイン８ａ、８ｂよりも深いところに添加され
ている。従って、高耐圧ＭＯＳトランジスタのオフセッ
ト部分９にはＶｔｈ調整用不純物が全く添加されず、高
耐圧ＭＯＳトランジスタの特性がＶｔｈ調整用不純物１
０ａによって劣化する虞れが全くない。
トランジスタ、低耐圧ＭＯＳトランジスタのＶｔｈ調整
用不純物１０ａ、１０ｂは、チャンネル（ゲート電極
下）においては半導体基板の表面部に添加されている
が、ゲート電極から逸れた部分においてはソース７ａ、
７ｂ、ドレイン８ａ、８ｂよりも深いところに添加され
ている。従って、高耐圧ＭＯＳトランジスタのオフセッ
ト部分９にはＶｔｈ調整用不純物が全く添加されず、高
耐圧ＭＯＳトランジスタの特性がＶｔｈ調整用不純物１
０ａによって劣化する虞れが全くない。
【００１４】勿論、オフセット部分９にはＶｔｈ調整用
不純物１０ａが入らないのでＶｔｈ調整用不純物１０ａ
によるコンペンセイトを見越して不純物を高めに設定し
ておく必要もない。従って、各ＭＯＳトランジスタのゲ
ート酸化膜厚を共通化でき、延いては各ＭＯＳトランジ
スタのゲート酸化膜を同時に同じ工程で形成することが
できる。依って、ゲート酸化膜エッチング用レジスト膜
のパターニングのための写真処理工程を削減できる。
不純物１０ａが入らないのでＶｔｈ調整用不純物１０ａ
によるコンペンセイトを見越して不純物を高めに設定し
ておく必要もない。従って、各ＭＯＳトランジスタのゲ
ート酸化膜厚を共通化でき、延いては各ＭＯＳトランジ
スタのゲート酸化膜を同時に同じ工程で形成することが
できる。依って、ゲート酸化膜エッチング用レジスト膜
のパターニングのための写真処理工程を削減できる。
【００１５】図２（Ａ）乃至（Ｅ）及び図３（Ａ）乃至
（Ｅ）は図１に示した半導体集積回路の製造方法を工程
順に示すもので、図２（Ａ）乃至（Ｅ）は前半を、図３
（Ａ）乃至（Ｅ）は後半を示す。まず図２（Ａ）乃至
（Ｅ）に従って前半について説明する。 （Ａ）先ず、図２（Ａ）に示すように、半導体基板１の
表面部に選択酸化膜（フィールド絶縁膜）１２を形成す
る。
（Ｅ）は図１に示した半導体集積回路の製造方法を工程
順に示すもので、図２（Ａ）乃至（Ｅ）は前半を、図３
（Ａ）乃至（Ｅ）は後半を示す。まず図２（Ａ）乃至
（Ｅ）に従って前半について説明する。 （Ａ）先ず、図２（Ａ）に示すように、半導体基板１の
表面部に選択酸化膜（フィールド絶縁膜）１２を形成す
る。
【００１６】（Ｂ）次に、図２（Ｂ）に示すように、半
導体基板１の表面部にゲート酸化膜４を加熱酸化により
形成する。 （Ｃ）次に、ｐチャンネル低耐圧ＭＯＳトランジスタを
形成すべき部分以外の部分をフォトレジスト膜１３でマ
スクし、その状態で半導体基板１の深い部分へのショー
トチャンネル効果防止用不純物１１ｃのイオン打込みを
行い、次いで半導体基板１の表面部へのＶｔｈ調整用不
純物１０ｃのイオン打込みを行う。図２（Ｃ）はかかる
不純物のイオン打込み後の状態を示す。
導体基板１の表面部にゲート酸化膜４を加熱酸化により
形成する。 （Ｃ）次に、ｐチャンネル低耐圧ＭＯＳトランジスタを
形成すべき部分以外の部分をフォトレジスト膜１３でマ
スクし、その状態で半導体基板１の深い部分へのショー
トチャンネル効果防止用不純物１１ｃのイオン打込みを
行い、次いで半導体基板１の表面部へのＶｔｈ調整用不
純物１０ｃのイオン打込みを行う。図２（Ｃ）はかかる
不純物のイオン打込み後の状態を示す。
【００１７】（Ｄ）次に、フォトレジスト膜１３を除去
し、ゲート電極５ａ、５ｂ、５ｃを同時に形成し、マス
クレスの状態でｎチャンネル高耐圧ＭＯＳトランジスタ
のオフセット用ｎ型不純物のイオン打込みを行う。図２
（Ｄ）はそのイオン打込み後の状態を示す。９はオフセ
ット部分である。 （Ｅ）次に、ｎチャンネル低耐圧ＭＯＳトランジスタ及
びｎチャンネル高耐圧ＭＯＳトランジスタを形成すべき
領域以外をフォトレジスト膜１４でマスクし、その状態
でｐ型不純物をイオン打込みすることによりｐ型のウェ
ル２、３を形成し、しかる後、ｎ型のＶｔｈ調整用不純
物１０ａ、１０ｂをイオン打込みする。図２（Ｅ）はそ
のＶｔｈ調整用不純物イオン１０ａ、１０ｂ打込み後の
状態を示す。
し、ゲート電極５ａ、５ｂ、５ｃを同時に形成し、マス
クレスの状態でｎチャンネル高耐圧ＭＯＳトランジスタ
のオフセット用ｎ型不純物のイオン打込みを行う。図２
（Ｄ）はそのイオン打込み後の状態を示す。９はオフセ
ット部分である。 （Ｅ）次に、ｎチャンネル低耐圧ＭＯＳトランジスタ及
びｎチャンネル高耐圧ＭＯＳトランジスタを形成すべき
領域以外をフォトレジスト膜１４でマスクし、その状態
でｐ型不純物をイオン打込みすることによりｐ型のウェ
ル２、３を形成し、しかる後、ｎ型のＶｔｈ調整用不純
物１０ａ、１０ｂをイオン打込みする。図２（Ｅ）はそ
のＶｔｈ調整用不純物イオン１０ａ、１０ｂ打込み後の
状態を示す。
【００１８】次に、図３（Ａ）乃至（Ｅ）に従って本実
施例の後半について説明する。 （Ａ）次に、フォトレジスト膜１４を除去し、その後、
ｎチャンネル低耐圧ＭＯＳトランジスタ以外の部分をマ
スクするフォトレジスト膜１５を形成し、その状態でｎ
チャンネル低耐圧ＭＯＳトランジスタ用のショートチャ
ンネル効果防止用不純物のイオン打込みを行い、次いで
ＬＤＤ用のイオン打込みを行う。図３（Ａ）はＬＤＤ用
のイオン打込み後の状態を示す。図３（Ａ）における７
ｂ、８ｂはソース領域、ドレイン領域のライトドープト
領域である。 （Ｂ）次に、フォトレジスト膜１５を除去し、その後ｐ
チャンネル低耐圧ＭＯＳトランジスタ以外の部分をマス
クするフォトレジスト膜１６を形成し、ｐ型ＬＤＤ用不
純物のイオン打込みをする。図３（Ｂ）はそのイオン打
込みの終了後の状態を示す。
施例の後半について説明する。 （Ａ）次に、フォトレジスト膜１４を除去し、その後、
ｎチャンネル低耐圧ＭＯＳトランジスタ以外の部分をマ
スクするフォトレジスト膜１５を形成し、その状態でｎ
チャンネル低耐圧ＭＯＳトランジスタ用のショートチャ
ンネル効果防止用不純物のイオン打込みを行い、次いで
ＬＤＤ用のイオン打込みを行う。図３（Ａ）はＬＤＤ用
のイオン打込み後の状態を示す。図３（Ａ）における７
ｂ、８ｂはソース領域、ドレイン領域のライトドープト
領域である。 （Ｂ）次に、フォトレジスト膜１５を除去し、その後ｐ
チャンネル低耐圧ＭＯＳトランジスタ以外の部分をマス
クするフォトレジスト膜１６を形成し、ｐ型ＬＤＤ用不
純物のイオン打込みをする。図３（Ｂ）はそのイオン打
込みの終了後の状態を示す。
【００１９】（Ｃ）次に、上記フォトレジスト膜１６を
除去し、図３（Ｃ）に示すように各ゲート電極５ａ、５
ｂ、５ｃにサイドウォール６を形成する。 （Ｄ）次に、ｎチャンネル低耐圧ＭＯＳトランジスタ及
び高耐圧ＭＯＳトランジスタのソース、ドレインを形成
するためのフォトレジスト膜１７を形成する。具体的に
は該フォトレジスト膜１７はｐチャンネル低耐圧ＭＯＳ
トランジスタ上と、ｎチャンネル高耐圧ＭＯＳトランジ
スタのドレイン側のオフセット部分９上を覆い、それ以
外の部分、即ち、ｎチャンネル低耐圧ＭＯＳトランジス
タ上と、ｎチャンネル高耐圧ＭＯＳトランジスタのドレ
イン（ドレイン本体部分）を形成すべき部分は覆わな
い。
除去し、図３（Ｃ）に示すように各ゲート電極５ａ、５
ｂ、５ｃにサイドウォール６を形成する。 （Ｄ）次に、ｎチャンネル低耐圧ＭＯＳトランジスタ及
び高耐圧ＭＯＳトランジスタのソース、ドレインを形成
するためのフォトレジスト膜１７を形成する。具体的に
は該フォトレジスト膜１７はｐチャンネル低耐圧ＭＯＳ
トランジスタ上と、ｎチャンネル高耐圧ＭＯＳトランジ
スタのドレイン側のオフセット部分９上を覆い、それ以
外の部分、即ち、ｎチャンネル低耐圧ＭＯＳトランジス
タ上と、ｎチャンネル高耐圧ＭＯＳトランジスタのドレ
イン（ドレイン本体部分）を形成すべき部分は覆わな
い。
【００２０】そして、フォトレジスト膜１７をマスクと
してｎ型不純物をイオン打込みすることによりｎチャン
ネル高耐圧ＭＯＳトランジスタのソース７ａ、７ｂ、ド
レイン８ａ、８ｂを形成する。図３（Ｄ）はソース７
ａ、７ｂ、ドレイン８ａ、８ｂ形成後の状態を示す。 （Ｅ）その後、フォトレジスト膜１７を除去し、しかる
後、ｐチャンネル低耐圧ＭＯＳトランジスタ以外をマス
クするフォトレジスト膜１８を形成し、該フォトレジス
ト膜１８をマスクとしてｐ型不純物をイオン打込みをす
ることによりｐチャンネル低耐圧ＭＯＳトランジスタの
ソース７ｃ、ドレイン８ｃを形成する。図３（Ｅ）はソ
ース７ｃ、ドレイン８ｃ形成後の状態を示す。
してｎ型不純物をイオン打込みすることによりｎチャン
ネル高耐圧ＭＯＳトランジスタのソース７ａ、７ｂ、ド
レイン８ａ、８ｂを形成する。図３（Ｄ）はソース７
ａ、７ｂ、ドレイン８ａ、８ｂ形成後の状態を示す。 （Ｅ）その後、フォトレジスト膜１７を除去し、しかる
後、ｐチャンネル低耐圧ＭＯＳトランジスタ以外をマス
クするフォトレジスト膜１８を形成し、該フォトレジス
ト膜１８をマスクとしてｐ型不純物をイオン打込みをす
ることによりｐチャンネル低耐圧ＭＯＳトランジスタの
ソース７ｃ、ドレイン８ｃを形成する。図３（Ｅ）はソ
ース７ｃ、ドレイン８ｃ形成後の状態を示す。
【００２１】図２、図３により示した本半導体集積回路
の製造方法は高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳ
トランジスタのゲート電極を形成した後、半導体基板表
面側からＶｔｈ調整用不純物を上記ゲート電極越しでチ
ャンネル部に達するエネルギーでイオン打込みするの
で、低耐圧ＭＯＳトランジスタはゲート電極のない部分
では半導体基板表面部よりも深いところにドープされ
る。従って、高耐圧ＭＯＳトランジスタのオフセット部
分の表面部にはＶｔｈ調整用不純物が添加されず、Ｖｔ
ｈ調整用不純物によって高耐圧ＭＯＳトランジスタの特
性が劣化する虞れのない図１に示す半導体集積回路を得
ることができる。
の製造方法は高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳ
トランジスタのゲート電極を形成した後、半導体基板表
面側からＶｔｈ調整用不純物を上記ゲート電極越しでチ
ャンネル部に達するエネルギーでイオン打込みするの
で、低耐圧ＭＯＳトランジスタはゲート電極のない部分
では半導体基板表面部よりも深いところにドープされ
る。従って、高耐圧ＭＯＳトランジスタのオフセット部
分の表面部にはＶｔｈ調整用不純物が添加されず、Ｖｔ
ｈ調整用不純物によって高耐圧ＭＯＳトランジスタの特
性が劣化する虞れのない図１に示す半導体集積回路を得
ることができる。
【００２２】図４は本発明半導体集積回路の実施例のＬ
ＤＤ用のｎ型不純物のイオン打込後の状態を示す断面図
である。本半導体集積回路は図１に示した半導体集積回
路とは、Ｖｔｈ調整用不純物が高耐圧ＭＯＳトランジス
タのドレイン側には一切添加されていない点で異なって
いる。即ち、図１に示した半導体集積回路はＶｔｈ調整
用不純物が高耐圧ＭＯＳトランジスタのドレイン側にも
添加されていたが、ドレインよりも深いところに添加さ
れているので高耐圧ＭＯＳトランジスタの特性劣化がほ
とんど生じないものであったが、本半導体集積回路は深
い浅いを問わず高耐圧ＭＯＳトランジスタのドレイン側
にはＶｔｈ調整用不純物が全く添加されていないのであ
る。
ＤＤ用のｎ型不純物のイオン打込後の状態を示す断面図
である。本半導体集積回路は図１に示した半導体集積回
路とは、Ｖｔｈ調整用不純物が高耐圧ＭＯＳトランジス
タのドレイン側には一切添加されていない点で異なって
いる。即ち、図１に示した半導体集積回路はＶｔｈ調整
用不純物が高耐圧ＭＯＳトランジスタのドレイン側にも
添加されていたが、ドレインよりも深いところに添加さ
れているので高耐圧ＭＯＳトランジスタの特性劣化がほ
とんど生じないものであったが、本半導体集積回路は深
い浅いを問わず高耐圧ＭＯＳトランジスタのドレイン側
にはＶｔｈ調整用不純物が全く添加されていないのであ
る。
【００２３】従って、高耐圧ＭＯＳトランジスタに特性
劣化が生ぜず、高耐圧ＭＯＳトランジスタの特性劣化の
防止のためにオフセット部分の不純物ドープ量を変える
必要がなく、延いては高耐圧ＭＯＳトランジスタとチャ
ネルの導電型が異なる低耐圧ＭＯＳトランジスタの特性
が劣化する虞れがないこと図１に示す半導体集積回路と
全く同じである。特に、耐圧の面では図１に示すものよ
りも優れている。
劣化が生ぜず、高耐圧ＭＯＳトランジスタの特性劣化の
防止のためにオフセット部分の不純物ドープ量を変える
必要がなく、延いては高耐圧ＭＯＳトランジスタとチャ
ネルの導電型が異なる低耐圧ＭＯＳトランジスタの特性
が劣化する虞れがないこと図１に示す半導体集積回路と
全く同じである。特に、耐圧の面では図１に示すものよ
りも優れている。
【００２４】図５（Ａ）乃至（Ｇ）は図４に示した半導
体集積回路の製造方法を工程順に示す断面図である。 （Ａ）図２（Ａ）、（Ｂ）に示す工程と全く同じ工程に
より各ＭＯＳトランジスタ形成領域間に選択酸化膜１２
を形成した後、ｐチャンネル低耐圧ＭＯＳトランジスタ
及びｐチャンネル高耐圧ＭＯＳトランジスタを形成すべ
き領域以外をマスクし、その状態でｐ型不純物をイオン
打込みすることによりｐ型ウェル２、３を形成する。図
５（Ａ）はｐ型ウェル２、３形成後の状態を示す。
体集積回路の製造方法を工程順に示す断面図である。 （Ａ）図２（Ａ）、（Ｂ）に示す工程と全く同じ工程に
より各ＭＯＳトランジスタ形成領域間に選択酸化膜１２
を形成した後、ｐチャンネル低耐圧ＭＯＳトランジスタ
及びｐチャンネル高耐圧ＭＯＳトランジスタを形成すべ
き領域以外をマスクし、その状態でｐ型不純物をイオン
打込みすることによりｐ型ウェル２、３を形成する。図
５（Ａ）はｐ型ウェル２、３形成後の状態を示す。
【００２５】（Ｂ）次に、フォトレジスト膜１９を除去
し、その後ｐチャンネル低耐圧ＭＯＳトランジスタ上
と、ｎチャンネル高耐圧ＭＯＳトランジスタのドレイン
となる部分上を覆うフォトレジスト膜２０を形成し、そ
の状態で深いところにショートチャンネル効果防止用不
純物をイオン打込みし、浅いところ、即ち半導体基板１
表面部にＶｔｈ調整用不純物イオン打込みをする。図５
（Ｂ）はＶｔｈ調整用不純物イオン打込み後の状態を示
す。 （Ｃ）次にフォトレジスト膜２０を除去し、ｐチャンネ
ル低耐圧ＭＯＳトランジスタ以外を覆うフォトレジスト
膜２１を形成し、ｐチャンネル低耐圧ＭＯＳトランジス
タに対してショートチャンネル効果防止用不純物のイオ
ン打込みと、Ｖｔｈ調整用不純物のイオン打込みを行
う。図５（Ｃ）はＶｔｈ調整用不純物イオン打込み後の
状態を示す。
し、その後ｐチャンネル低耐圧ＭＯＳトランジスタ上
と、ｎチャンネル高耐圧ＭＯＳトランジスタのドレイン
となる部分上を覆うフォトレジスト膜２０を形成し、そ
の状態で深いところにショートチャンネル効果防止用不
純物をイオン打込みし、浅いところ、即ち半導体基板１
表面部にＶｔｈ調整用不純物イオン打込みをする。図５
（Ｂ）はＶｔｈ調整用不純物イオン打込み後の状態を示
す。 （Ｃ）次にフォトレジスト膜２０を除去し、ｐチャンネ
ル低耐圧ＭＯＳトランジスタ以外を覆うフォトレジスト
膜２１を形成し、ｐチャンネル低耐圧ＭＯＳトランジス
タに対してショートチャンネル効果防止用不純物のイオ
ン打込みと、Ｖｔｈ調整用不純物のイオン打込みを行
う。図５（Ｃ）はＶｔｈ調整用不純物イオン打込み後の
状態を示す。
【００２６】（Ｄ）次に、図５（Ｄ）に示すように各Ｍ
ＯＳトランジスタのゲート電極５ａ、５ｂ、５ｃを形成
する。 （Ｅ）次に、図５（Ｅ）に示すように、マスクレスの状
態でｎチャンネル高耐圧ＭＯＳトランジスタのオフセッ
ト部分９を形成するイオン打込みを行う。
ＯＳトランジスタのゲート電極５ａ、５ｂ、５ｃを形成
する。 （Ｅ）次に、図５（Ｅ）に示すように、マスクレスの状
態でｎチャンネル高耐圧ＭＯＳトランジスタのオフセッ
ト部分９を形成するイオン打込みを行う。
【００２７】（Ｆ）次に、図５（Ｆ）に示すように、ｎ
チャンネル低耐圧ＭＯＳトランジスタを除く部分を覆う
フォトレジスト膜２２を形成し、その状態でＬＤＤ用の
ｎ型不純物をイオン打込みする。 （Ｇ）次に、図５（Ｇ）に示すように、フォトレジスト
膜２２を除去し、ｐチャンネル低耐圧ＭＯＳトランジス
タを除く部分を覆うフォトレジスト膜２３を形成し、そ
の状態でＬＤＤ用のｎ型不純物をイオン打込みする。
チャンネル低耐圧ＭＯＳトランジスタを除く部分を覆う
フォトレジスト膜２２を形成し、その状態でＬＤＤ用の
ｎ型不純物をイオン打込みする。 （Ｇ）次に、図５（Ｇ）に示すように、フォトレジスト
膜２２を除去し、ｐチャンネル低耐圧ＭＯＳトランジス
タを除く部分を覆うフォトレジスト膜２３を形成し、そ
の状態でＬＤＤ用のｎ型不純物をイオン打込みする。
【００２８】その後は図示しないが一般のＬＤＤタイプ
のＭＯＳＩＣの場合と同じように各ゲート電極の側面に
サイドウォールを形成し、次に、ｎチャンネル高耐圧Ｍ
ＯＳトランジスタ、ｎチャンネル低耐圧ＭＯＳトランジ
スタのソース、ドレインを形成するｎ型不純物のイオン
打込みを行い、次いでｐチャンネル高耐圧ＭＯＳトラン
ジスタのソース、ドレイン形成するｐ型不純物のイオン
打込みを行い、層間絶縁膜の形成、コンタクトホールの
形成、アルミニウム膜の形成を行う。
のＭＯＳＩＣの場合と同じように各ゲート電極の側面に
サイドウォールを形成し、次に、ｎチャンネル高耐圧Ｍ
ＯＳトランジスタ、ｎチャンネル低耐圧ＭＯＳトランジ
スタのソース、ドレインを形成するｎ型不純物のイオン
打込みを行い、次いでｐチャンネル高耐圧ＭＯＳトラン
ジスタのソース、ドレイン形成するｐ型不純物のイオン
打込みを行い、層間絶縁膜の形成、コンタクトホールの
形成、アルミニウム膜の形成を行う。
【００２９】図５に示した本半導体集積回路の製造方法
によれば、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳト
ランジスタのゲート電極形成前に、上記高耐圧ＭＯＳト
ランジスタの少なくともドレイン側オフセット部分をマ
スクした状態で高耐圧ＭＯＳトランジスタと低耐圧ＭＯ
Ｓトランジスタを形成すべき領域の表面部にＶｔｈ調整
用不純物をイオン打込みするので、高耐圧ＭＯＳトラン
ジスタのオフセット部分にはＶｔｈ調整用不純物が添加
されず、Ｖｔｈ調整用不純物によって高耐圧ＭＯＳトラ
ンジスタの特性が劣化する虞れのない図４に示した半導
体集積回路を得ることができる。
によれば、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳト
ランジスタのゲート電極形成前に、上記高耐圧ＭＯＳト
ランジスタの少なくともドレイン側オフセット部分をマ
スクした状態で高耐圧ＭＯＳトランジスタと低耐圧ＭＯ
Ｓトランジスタを形成すべき領域の表面部にＶｔｈ調整
用不純物をイオン打込みするので、高耐圧ＭＯＳトラン
ジスタのオフセット部分にはＶｔｈ調整用不純物が添加
されず、Ｖｔｈ調整用不純物によって高耐圧ＭＯＳトラ
ンジスタの特性が劣化する虞れのない図４に示した半導
体集積回路を得ることができる。
【００３０】
【発明の効果】請求項１の半導体集積回路は、少なくと
も上記高耐圧ＭＯＳトランジスタのドレイン側オフセッ
ト部分の表面部にはＶｔｈ調整用不純物が添加されてい
ないことを特徴とするものである。従って、請求項１の
半導体集積回路によれば、Ｖｔｈ調整用不純物が高耐圧
ＭＯＳトランジスタのドレイン側オフセット部分に添加
されないので、高耐圧ＭＯＳトランジスタに特性劣化が
生じない。従って、高耐圧ＭＯＳトランジスタの特性劣
化の防止のためにオフセット部分の不純物ドープ量を変
える必要がなく、延いては高耐圧ＭＯＳトランジスタと
チャネルの導電型が異なる低耐圧ＭＯＳトランジスタの
特性が劣化する虞れもない。そして、各ＭＯＳトランジ
スタのゲート酸化膜厚を共通化でき、延いては各ＭＯＳ
トランジスタのゲート酸化膜を同時に同じ工程で形成す
ることができる。依って、ゲート酸化膜エッチング用レ
ジスト膜のパターニングのための写真処理工程を削減で
きる
も上記高耐圧ＭＯＳトランジスタのドレイン側オフセッ
ト部分の表面部にはＶｔｈ調整用不純物が添加されてい
ないことを特徴とするものである。従って、請求項１の
半導体集積回路によれば、Ｖｔｈ調整用不純物が高耐圧
ＭＯＳトランジスタのドレイン側オフセット部分に添加
されないので、高耐圧ＭＯＳトランジスタに特性劣化が
生じない。従って、高耐圧ＭＯＳトランジスタの特性劣
化の防止のためにオフセット部分の不純物ドープ量を変
える必要がなく、延いては高耐圧ＭＯＳトランジスタと
チャネルの導電型が異なる低耐圧ＭＯＳトランジスタの
特性が劣化する虞れもない。そして、各ＭＯＳトランジ
スタのゲート酸化膜厚を共通化でき、延いては各ＭＯＳ
トランジスタのゲート酸化膜を同時に同じ工程で形成す
ることができる。依って、ゲート酸化膜エッチング用レ
ジスト膜のパターニングのための写真処理工程を削減で
きる
【００３１】請求項２の半導体集積回路の製造方法は、
高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタ
のゲート電極を形成した後、半導体基板表面側からＶｔ
ｈ調整用不純物を上記ゲート電極越しでチャンネル部に
達するエネルギーでイオン打込みすることを特徴とする
ものである。従って、請求項２の半導体集積回路の製造
方法によれば、高耐圧ＭＯＳトランジスタと低耐圧ＭＯ
Ｓトランジスタのゲート電極を形成した後、半導体基板
表面側からＶｔｈ調整用不純物を上記ゲート電極越しで
チャンネル部に達するエネルギーでイオン打込みするの
で、低耐圧ＭＯＳトランジスタはゲート電極のない部分
では半導体基板表面部よりも深いところにドープされ
る。従って、高耐圧ＭＯＳトランジスタのオフセット部
分の表面部にはＶｔｈ調整用不純物が添加されず、Ｖｔ
ｈ調整用不純物によって高耐圧ＭＯＳトランジスタの特
性が劣化する虞れのない請求項１の半導体集積回路を得
ることができる。
高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタ
のゲート電極を形成した後、半導体基板表面側からＶｔ
ｈ調整用不純物を上記ゲート電極越しでチャンネル部に
達するエネルギーでイオン打込みすることを特徴とする
ものである。従って、請求項２の半導体集積回路の製造
方法によれば、高耐圧ＭＯＳトランジスタと低耐圧ＭＯ
Ｓトランジスタのゲート電極を形成した後、半導体基板
表面側からＶｔｈ調整用不純物を上記ゲート電極越しで
チャンネル部に達するエネルギーでイオン打込みするの
で、低耐圧ＭＯＳトランジスタはゲート電極のない部分
では半導体基板表面部よりも深いところにドープされ
る。従って、高耐圧ＭＯＳトランジスタのオフセット部
分の表面部にはＶｔｈ調整用不純物が添加されず、Ｖｔ
ｈ調整用不純物によって高耐圧ＭＯＳトランジスタの特
性が劣化する虞れのない請求項１の半導体集積回路を得
ることができる。
【００３２】請求項３の半導体集積回路の製造方法は、
高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタ
のゲート電極形成前に、上記高耐圧ＭＯＳトランジスタ
の少なくともドレイン側オフセット部分をマスクした状
態で高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジ
スタを形成すべき領域の表面部にＶｔｈ調整用不純物を
イオン打込みすることを特徴とするものである。従っ
て、請求項３の半導体集積回路の製造方法によれば、高
耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタの
ゲート電極形成前に、上記高耐圧ＭＯＳトランジスタの
少なくともドレイン側オフセット部分をマスクした状態
で高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジス
タを形成すべき領域の表面部にＶｔｈ調整用不純物をイ
オン打込みするので、高耐圧ＭＯＳトランジスタのオフ
セット部分にはＶｔｈ調整用不純物が深い浅いを問わず
全く添加されず、Ｖｔｈ調整用不純物によって高耐圧Ｍ
ＯＳトランジスタの特性が劣化する虞れの全くない請求
項１の半導体集積回路を得ることができる。
高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタ
のゲート電極形成前に、上記高耐圧ＭＯＳトランジスタ
の少なくともドレイン側オフセット部分をマスクした状
態で高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジ
スタを形成すべき領域の表面部にＶｔｈ調整用不純物を
イオン打込みすることを特徴とするものである。従っ
て、請求項３の半導体集積回路の製造方法によれば、高
耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタの
ゲート電極形成前に、上記高耐圧ＭＯＳトランジスタの
少なくともドレイン側オフセット部分をマスクした状態
で高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジス
タを形成すべき領域の表面部にＶｔｈ調整用不純物をイ
オン打込みするので、高耐圧ＭＯＳトランジスタのオフ
セット部分にはＶｔｈ調整用不純物が深い浅いを問わず
全く添加されず、Ｖｔｈ調整用不純物によって高耐圧Ｍ
ＯＳトランジスタの特性が劣化する虞れの全くない請求
項１の半導体集積回路を得ることができる。
【図１】本発明半導体集積回路の一つの実施例を示す断
面図である。
面図である。
【図２】（Ａ）乃至（Ｅ）は図１に示した半導体集積回
路の製造方法の前半を工程順に示す断面図である。
路の製造方法の前半を工程順に示す断面図である。
【図３】（Ａ）乃至（Ｅ）は図１に示した半導体集積回
路の製造方法の後半を工程順に示す断面図である。
路の製造方法の後半を工程順に示す断面図である。
【図４】本発明半導体集積回路の他の実施例を示す断面
図である。
図である。
【図５】（Ａ）乃至（Ｇ）は図４に示した半導体集積回
路の製造方法を工程順に示す断面図である。
路の製造方法を工程順に示す断面図である。
【図６】半導体集積回路の従来例を示す断面図である。
１ 半導体基板 ２、３ ウェル ４ ゲート酸化膜 ５ ゲート電極 ６ サイドウォール ７ ソース ８ ドレイン ９ 高耐圧ＭＯＳトランジスタのドレイン側オフセット
部分 １０ Ｖｔｈ調整用不純物
部分 １０ Ｖｔｈ調整用不純物
Claims (3)
- 【請求項１】 異なる電源電圧で動作する高耐圧ＭＯＳ
トランジスタと低耐圧ＭＯＳトランジスタとを有し、少
なくとも上記高耐圧ＭＯＳトランジスタがＬＤＤ構造を
有する半導体集積回路において、 少なくとも上記高耐圧ＭＯＳトランジスタのドレイン側
オフセット部分の表面部にはＶｔｈ調整用不純物が添加
されず、 上記低耐圧ＭＯＳトランジスタ及び高耐圧ＭＯＳトラン
ジスタのチャンネルの表面部にはＶｔｈ調整用不純物が
添加されたことを特徴とする半導体集積回路 - 【請求項２】 異なる電源電圧で動作する高耐圧ＭＯＳ
トランジスタと低耐圧ＭＯＳトランジスタのゲート電極
を形成した後、半導体基板表面側からＶｔｈ調整用不純
物を上記ゲート電極越しでチャンネル部に達するエネル
ギーでイオン打込みする工程を有することを特徴とする
請求項１記載の半導体集積回路の製造方法 - 【請求項３】 異なる電源電圧で動作する高耐圧ＭＯＳ
トランジスタと低耐圧ＭＯＳトランジスタのゲート電極
形成前に、上記高耐圧ＭＯＳトランジスタの少なくとも
ドレイン側オフセット部分をマスクした状態で高耐圧Ｍ
ＯＳトランジスタと低耐圧ＭＯＳトランジスタを形成す
べき領域の表面部にＶｔｈ調整用不純物をイオン打込み
する工程を有することを特徴とする請求項１記載の半導
体集積回路の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202987A JPH0737991A (ja) | 1993-07-23 | 1993-07-23 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202987A JPH0737991A (ja) | 1993-07-23 | 1993-07-23 | 半導体集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737991A true JPH0737991A (ja) | 1995-02-07 |
Family
ID=16466461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5202987A Pending JPH0737991A (ja) | 1993-07-23 | 1993-07-23 | 半導体集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737991A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003503842A (ja) * | 1999-06-29 | 2003-01-28 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 低エネルギー高傾斜角および高エネルギー・ポスト−ゲートイオン注入（ｐｏｇｉ）を使用する，簡単化した半導体デバイス製造 |
| JP2007088054A (ja) * | 2005-09-20 | 2007-04-05 | Nec Electronics Corp | 半導体装置 |
| US7729866B2 (en) | 2004-10-28 | 2010-06-01 | Arkray, Inc. | Method of determining level of specified component in blood sample and apparatus for level determination |
| JP2011049500A (ja) * | 2009-08-28 | 2011-03-10 | Sharp Corp | 半導体装置の製造方法 |
| EP2400031A1 (en) | 2010-06-23 | 2011-12-28 | ARKRAY, Inc. | Method for measuring plasma glucose |
| EP2400285A2 (en) | 2010-06-23 | 2011-12-28 | ARKRAY, Inc. | A Measuring Apparatus For Measuring A Physical Property Of A Sample |
-
1993
- 1993-07-23 JP JP5202987A patent/JPH0737991A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003503842A (ja) * | 1999-06-29 | 2003-01-28 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 低エネルギー高傾斜角および高エネルギー・ポスト−ゲートイオン注入（ｐｏｇｉ）を使用する，簡単化した半導体デバイス製造 |
| US7729866B2 (en) | 2004-10-28 | 2010-06-01 | Arkray, Inc. | Method of determining level of specified component in blood sample and apparatus for level determination |
| JP2007088054A (ja) * | 2005-09-20 | 2007-04-05 | Nec Electronics Corp | 半導体装置 |
| JP2011049500A (ja) * | 2009-08-28 | 2011-03-10 | Sharp Corp | 半導体装置の製造方法 |
| EP2400031A1 (en) | 2010-06-23 | 2011-12-28 | ARKRAY, Inc. | Method for measuring plasma glucose |
| EP2400285A2 (en) | 2010-06-23 | 2011-12-28 | ARKRAY, Inc. | A Measuring Apparatus For Measuring A Physical Property Of A Sample |
| US20120158314A1 (en) * | 2010-06-23 | 2012-06-21 | Arkray, Inc. | Measuring apparatus for measuring a physical property of a sample |
| US8712702B2 (en) | 2010-06-23 | 2014-04-29 | Arkray, Inc. | Measuring apparatus for measuring a physical property of a sample |
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