KR101647324B1 - 비평면 트랜지스터 핀 제조 - Google Patents

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Abstract

본 발명은 비평면 트랜지스터들을 갖는 마이크로일렉트로닉 디바이스들을 제조하는 분야에 관한 것이다. 본 발명의 실시예들은 비평면 트랜지스터들 내의 핀들의 도핑에 관한 것이고, 여기에서, 유전체 재료와 같은, 등각 차단 재료층이 비평면 트랜지스터 핀들 전체에 걸쳐 실질적으로 균일한 도핑을 달성하는 데 이용될 수 있다.

Description

비평면 트랜지스터 핀 제조{NON-PLANAR TRANSISTOR FIN FABRICATION}
본 발명의 실시예들은 일반적으로 마이크로일렉트로닉 디바이스 제조 분야 및, 더 구체적으로, 비평면 트랜지스터들의 제조에 관한 것이다.
본 발명의 청구 대상은 본 명세서의 마지막 부분에서 구체적으로 나타내어지고 명료하게 청구된다. 본 발명의 전술한, 그리고 그외의 특징들은, 첨부된 도면들과 함께 취해진, 이하의 설명 및 첨부된 특허청구범위로부터 더 완전히 명백해질 것이다. 첨부된 도면들은 본 발명에 따른 몇몇 실시예들만을 도시하고, 따라서, 그것의 범위를 한정하는 것으로 간주되지 않는다는 것은 당연하다. 본 발명은 첨부된 도면들의 이용을 통해 부가적인 한정 및 상세와 함께 설명될 것이기 때문에, 본 발명의 이점들은 더 용이하게 확인될 수 있다.
도 1은 비평면 트랜지스터들의 사시도.
도 2는, 본 기술 분야에서 공지된 바와 같은, 비평면 트랜지스터 핀(fin)들의 주입(implanting) 기법의 상면도를 예시하는 도면.
도 3은, 본 기술 분야에서 공지된 바와 같은, 비평면 트랜지스터 핀들의 주입 기법의 측단면도를 예시하는 도면.
도 4는, 본 발명의 실시예에 따른, 복수의 비평면 트랜지스터 핀 상에의 등각 차단층(conformal blocking layer)의 퇴적의 측단면도를 예시하는 도면.
도 5는, 본 발명의 실시예에 따른, 제거된 도 4의 등각 차단층의 일부분 및 도펀트로 주입되는 노출된 비평면 트랜지스터 핀들의 측단면도를 예시하는 도면.
도 6은, 본발명의 실시예에 따른, 등각 차단층을 이용하는, 선택된 비평면 트랜지스터 핀들의 주입 프로세스의 흐름도.
이하의 상세한 설명에서, 청구 대상이 실시될 수 있는 특정 실시예들을, 예시의 방식으로, 도시하는 첨부된 도면들에 대해 참조한다. 이러한 실시예들은 본 기술 분야에 숙련된 자들이 청구 대상을 실시할 수 있게 하기에 충분히 상세하게 설명된다. 다양한 실시예들은, 상이하더라도, 반드시 상호 배제적이지는 않다는 것은 당연하다. 예를 들어, 일 실시예와 함께, 본원에 설명된 특정 특징, 구조, 또는 특성은 청구 대상의 기술적 사상 및 범위로부터 벗어나지 않고 그외의 실시예들 내에서 구현될 수 있다. 본 명세서 내의 "일 실시예" 또는 "실시예"에 대한 참조는, 실시예와 함께 설명된 특정 특징, 구조, 또는 특성이, 본 발명 내에 포함되는 적어도 일 구현에 포함된다는 것을 의미한다. 따라서, 구절 "일 실시예" 또는 "실시예에서"의 이용은 반드시 동일한 실시예를 지칭하지는 않는다. 또한, 각 개시된 실시예 내의 개별 엘리먼트들의 위치 또는 배열은 청구 대상의 기술적 사상 및 범위로부터 벗어나지 않고 수정될 수 있다는 것은 당연하다. 이하의 상세한 설명은, 따라서, 한정하는 의미에서 취해지지 않으며, 청구 대상의 범위는, 첨부된 특허청구범위가 부여받은 권리의 등가물들의 전체 범위와 함께, 적절하게 해석된, 첨부된 특허청구범위에 의해서만 정의된다. 도면들에서, 유사한 숫자들은 몇몇 도면들 전체에 걸쳐 동일하거나 또는 유사한 엘리먼트들 또는 기능을 지칭하고, 거기에 도시된 그러한 엘리먼트들은 반드시 서로 일정한 비율인 것은 아니고, 오히려 개별 엘리먼트들은 본 발명의 맥락에서 엘리먼트들을 더 용이하게 이해하기 위해 확대 또는 축소될 수 있다.
3중 게이트 트랜지스터들 및 FinFET들과 같은, 비평면 트랜지스터들의 제조에서, 비평면 반도체 바디들은, (예를 들어, 약 30nm 미만의) 매우 작은 게이트 길이들을 갖는 완전한 공핍(depletion)이 가능한 트랜지스터들을 형성하는 데 이용될 수 있다. 이러한 반도체 바디들은 일반적으로 핀 형태이고, 따라서, 일반적으로 트랜지스터 "핀들"로서 지칭된다. 예를 들어, 3중 게이트 트랜지스터에서, 트랜지스터 핀들은 벌크 반도체 기판 또는 실리콘 온 인슐레이터(silicon-on-insulator) 기판 상에 형성된 상부 표면 및 2개의 대향하는 측벽들을 갖는다. 게이트 유전체는 반도체 바디의 상부 표면 및 측벽들 상에 형성될 수 있고, 게이트 전극은 반도체 바디의 상부 표면 상의 게이트 유전체 위에, 그리고 반도체 바디의 측벽들 상의 게이트 유전체에 인접하여 형성될 수 있다. 따라서, 게이트 유전체 및 게이트 전극이 반도체 바디의 3개의 면에 인접하기 때문에, 3개의 별개의 채널 및 게이트가 형성된다. 형성된 3개의 별개의 채널이 있기 때문에, 반도체 바디는, 트랜지스터가 턴 온되는 경우 완전히 공핍될 수 있다. finFET 트랜지스터들에 관해, 게이트 재료 및 전극은 반도체 바디의 측벽들만을 접촉하여, (3중 게이트 트랜지스터에서의 3개 대신에) 2개의 별개의 채널이 형성되게 한다.
본 발명의 실시예들은 비평면 트랜지스터들에서의 핀들의 도핑에 관한 것이고, 여기에서 등각 차단 재료층은 비평면 트랜지스터 핀들 전체에 걸쳐 상당히 균일한 도핑을 달성하는 데 이용될 수 있다.
도 1은, 기판 상에 형성된, 트랜지스터 핀들 상에 형성된 다수의 게이트를 포함하는, 다수의 비평면 트랜지스터(1001 및 1002)("세트들"로서 도시됨)의 사시도이다. 본 발명의 실시예에서, 기판(102)은 단결정 실리콘 기판일 수 있다. 기판(102)은 또한, 실리콘 온 인슐레이터("SOI"), 게르마늄, 갈륨 비화물, 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인화물, 갈륨 비화물, 갈륨 안티몬화물, 등과 같은, 그외의 타입의 기판들일 수 있고, 이들 중 임의의 것은 실리콘과 화합(combine)될 수 있다.
3중 게이트 트랜지스터들로서 도시된, 각각의 비평면 트랜지스터들(1001 및 1002)은 비평면 트랜지스터들(1001 및 1002) 그 자신들 사이뿐만 아니라 각각의 트랜지스터 핀들(1121 및 1122) 사이에, 실리콘 산화물(SiO2)과 같은, 분리 영역들(104)을 가질 수 있는 트랜지스터 핀들(1121 및 1122)을 포함한다. 분리 영역들(104)은, 본 기술 분야에 숙련된 자들에게 이해될 바와 같은, 임의의 공지된 제조 프로세스에 의해 형성될 수 있다.
각각의 트랜지스터 핀들(1121 및 1122)은, 각각, 상부 표면(1141 및 1142) 및 측면으로 대향하는 측벽들, 측벽들(1161 및 1162) 및 대향하는 측벽들(1181 및 1182)의 쌍을 가질 수 있다.
도 1에 더 도시된 바와 같이, 적어도 하나의 트랜지스터 게이트(1321, 1322, 1323)는, 각각, 각각의 트랜지스터 핀들(1121 및 1122) 위에 형성될 수 있다. 트랜지스터 게이트들(1321, 1322, 1323)은 트랜지스터 핀 상부 표면들(1141 및 1142) 상에 또는 인접하여, 그리고 트랜지스터 핀 측벽들(1161 및 1162) 및 대향하는 트랜지스터 핀 측벽들(1181 및 1182) 상에 또는 인접하여 게이트 유전체층들(1341 및 1342)을 형성함으로써 제조될 수 있다. 게이트 전극들(1361, 1362, 1363)은, 각각, 게이트 유전체층들(1341 및 1342) 상에 또는 인접하여 형성될 수 있다. 본 발명의 일 실시예에서, 트랜지스터 핀들(1121 및 1122)은, 각각, 트랜지스터 게이트들(1321, 1322, 1323)에 실질적으로 수직인 방향으로 이어져 있다.
게이트 유전체층들(1341 및 1342)은, 실리콘 산화물(SiO2), 실리콘 산질화물(SiOxNy), 실리콘 질화물(Si3N4), 및, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트와 같은, 하이-k(high-k) 유전체 재료들을 포함하나 이에 한정되지 않는, 임의의 공지된 게이트 유전체 재료로부터 형성될 수 있다. 게이트 유전체층들(1341 및 1342)은, 본 기술 분야에 숙련된 자들에게 이해될 바와 같이, 공지된 기법들에 의해, 예를 들어, 화학 기상 증착("CVD"), 물리 기상 증착("PVD"), 원자층 증착("ALD")과 같이, 게이트 전극 재료를 퇴적하고, 그 후 공지된 포토리소그래피 및 에칭 기법들을 이용하여 게이트 전극 재료를 패터닝함으로써 형성될 수 있다.
게이트 전극들(1361, 1362, 1363)은 임의의 적합한 게이트 전극 재료로 형성될 수 있다. 본 발명의 실시예에서, 게이트 전극들(1361, 1362, 1363)은, 폴리실리콘, 텅스텐, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 티타늄 탄화물, 지르코늄 탄화물, 탄탈륨 탄화물, 하프늄 탄화물, 알루미늄 탄화물, 그외의 금속 탄화물들, 금속 질화물들 및 금속 산화물들을 포함하나, 이에 한정되지 않는 재료들로부터 형성될 수 있다. 게이트 전극들(1361, 1362, 1363)은, 본 기술 분야에 숙련된 자들에게 이해될 바와 같이, 공지된 기법들에 의해, 예를 들어, 게이트 전극 재료를 블랭킷(blanket) 퇴적하고 그 후 공지된 포토리소그래피 및 에칭 기법들을 이용하여 게이트 전극 재료를 패터닝함으로써 형성될 수 있다.
소스 영역 및 드레인 영역(도시되지 않음)은, 각각, 게이트 전극들(1361, 1362, 1363)의 대향하는 면들 상에서 트랜지스터 핀들(1121 및 1122)에 형성될 수 있다. 소스 및 드레인 영역들은 트랜지스터 핀들(1121 및 1122)을 도핑함으로써 형성될 수 있다. 그러한 기술 분야에 숙련된 자들에게 이해될 바와 같이, 도핑은 반도체 재료들의 전도성 및 전자적 속성들을 변화시키기 위한 목적으로 그것들 내로 불순물들을 주입하는 프로세스이다. 이는 일반적으로, 총괄하여 "도펀트들"이라고 불리는, P-타입 이온들(예를 들어, 붕소) 또는 N-타입 이온들(예를 들어, 인) 중 어느 하나의 이온 주입에 의해 달성된다.
트랜지스터 핀들(1121 및 1122)의 높이 H(도 3 참조)를 따라 균일한 도핑을 달성하기 위해, 도펀트들은 트랜지스터 핀들(1121 및 1122)의 면 중 하나로부터의 각도(도 3 및 5의 화살표들(144 및 146)로서 도시됨)에서(예를 들어, 측벽들(1161/1162)을 향하여, 및 측벽들(1181/1182)을 향하여) 트랜지스터 핀들(1121 및 1122) 내로 주입될 수 있다. 트랜지스터 핀들(1121 및 1122)의 면 중 하나로부터의 각도에서 도펀트들을 주입함으로써, 도펀트들은 측면으로 대향하는 측벽 쌍들, 예를 들어, 트랜지스터 핀 측벽들(1161 및 1181) 및 대향하는 트랜지스터 핀 측벽들(1162 및 1182)(도 1 참조)을 통해 주로 주입된다. 본 기술 분야에 숙련된 자들에게 이해될 바와 같이, 트랜지스터 핀들(1121 및 1122)의 각 면으로부터의 동일한 주입은, 비평면 트랜지스터들(예를 들어, 도 1의 비평면 트랜지스터들(1001 및 1002))의 최적의 성능을 위해 결정적일 수 있는, 트랜지스터 핀들(1121 및 1122)의 높이 H(도 3 참조)에 걸친 균일한 도핑을 달성할 수 있다. 주입이 기판(102)에 수직, 즉, 실질적으로 직접적으로 트랜지스터 핀 상부 표면(1141 및 1142) 내로의 것일 수 있다는 것은 당연하다.
도 2 및 3에 도시된 바와 같이, 도펀트를 주입하는 종래의 프로세스에서, 도펀트가 주입되지 않을 영역들(트랜지스터 핀들(1121)로서 도시됨)은, 포토레지스트 재료와 같은, 차단 재료(142)의 상대적으로 두꺼운 층으로 덮일 수 있다. 명료함을 위해, 도 1에 도시된 바와 같은, 분리 영역들(104) 및 기판(102) 양쪽 모두 도 2 및 3에서 예시되지 않고, 게이트 전극은 엘리먼트(136)로서 단순히 라벨링된다.
차단 재료층(142)은 공지된 퇴적 및 리소그래피 기법들을 이용하여 형성될 수 있으며, 여기에서 차단 재료층(142)은 모든 전체 구조의 위에 퇴적될 수 있고, 리소그래피 기법을 이용한 에칭 마스크의 형성이 이에 뒤따르고, 차단 재료층(142)의 일부분들은 원하는 영역들(즉, 트랜지스터 핀들(1122))을 노출시키도록 에칭된다. 그러나, 차단 재료층(142)이 트랜지스터 핀들(1121)의 주입을 성공적으로 차단할 수 있지만, 차단 재료층(142)의 상대적인 두께는 또한, 주입이 요구되는 트랜지스터 핀들(1122)에 대한 주입의 일부를 가리고 차단할 수 있다. 차단된 이온 주입은 점선 화살표들(146)로서 예시된다. 차단되지 않은 이온 주입은 실선 화살표들(144)로서 예시된다.
도 3에서 알 수는 바와 같이, 트랜지스터 핀들(1122)의 주입의 부분적인 차단(즉, 화살표들(146))은 트랜지스터 핀들(1122)의 높이 H를 따라 바람직하지 않은 비균일 도핑을 야기할 수 있다. 이러한 문제에 대한 하나의 해결 방법은 노출된 영역들과 노출되지 않은 영역들 사이에 더 큰 간격을 이용하여 트랜지스터 핀들(1122)에 대한 주입의 차단이 발생하지 않게 하는 것일 수 있다. 그러나, 본 기술 분야에 숙련된 자들에게 이해될 바와 같이, 그러한 해법은 마이크로일렉트로닉 디바이스들의 크기를 계속하여 축소하고자 하는 요구와는 반대된다.
도 4 및 5는 본 발명의 일 실시예를 예시한다. 도 4에 도시된 바와 같이, 차단층(148)은 트랜지스터 핀들(1121 및 1122) 위에 등각 퇴적될 수 있다. 본 기술 분야에 숙련된 자들에게 이해될 바와 같이, 등각 퇴적은, 등각 차단 재료층(148)이 트랜지스터 핀들(1121 및 1122)의 표면들 상에서(예를 들어, 각각, 상부 표면(1141)및 측벽들(1161 및 1181) 상에서, 및 상부 표면(1142) 및 측벽들(1162 및 1182) 상에서) 실질적으로 동일한 두께를 갖게 할 것이다. 명료함을 위해, 도 1에 도시된 바와 같은, 분리 영역들(104) 및 기판(102) 양쪽 모두 도 4 및 5에서 예시되지 않고, 게이트 전극은 엘리먼트(136)로서 단순히 라벨링된다.
등각 차단 재료층(148)은 선택된 도펀트의 주입을 차단할 수 있는 임의의 재료를 포함할 수 있다. 일 실시예에서, 등각 차단 재료층(148)은, 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 시안화물, 및 실리콘 산시안화물을 포함하나 이에 한정되지 않는, 유전체 재료일 수 있다. 이해될 바와 같이, 원자층 퇴적된 티타늄 질화물을 포함하는, 금속들과 같은 그외의 재료들 또한 등각 차단 재료층(148)으로서 이용될 수 있다. 등각 차단 재료층(148)은 화학 기상 증착("CVD"), 원자층 증착("ALD"), 등을 포함하나 이에 한정되지 않는, 공지된 등각 퇴적 기법을 이용하여 형성될 수 있다. 등각 차단 재료층(148)이 주입 재료를 차단하도록 충분히 두꺼워야 한다는 것은 당연하다. 일 실시예에서, 등각 차단 재료층(148)은 약 2nm보다 클 수 있다. 부가적으로, 등각 차단 재료층(148)은 트랜지스터 핀들(예를 들어 엘리먼트들(1141 및 1142)) 사이에 등각층을 형성하도록 충분히 얇아야 한다. 예를 들어, 트랜지스터 핀들이 40nm 떨어져 있는 경우, 등각 차단 재료(148)는 두께가 약 20nm 미만이어야 한다.
도 5에 도시된 바와 같이, 등각 차단 재료층(148)의 일부분은 주입을 위해 원하는 트랜지스터 핀들(예를 들어, 트랜지스터 핀들(1122))을 노출시키도록 제거될 수 있다. 이는, 본 기술 분야에 숙련된 자들에게 이해될 바와 같이, 리소그래피 기법을 이용한 에칭 마스크의 형성 및 등각 차단 재료층(148)의 선택된 일부분들을 에칭함으로써 달성될 수 있다.
도 5에서 알 수 있는 바와 같이, 등각 차단 재료층(148)은, 도펀트 이온들이 트랜지스터 핀들(1122)에 대해 양쪽 면으로부터(예를 들어, 측벽들(1161/1162)을 향하여, 및 측벽들(1181/1182)을 향하여) 균등하게 주입될 수 있기 때문에, 트랜지스터 핀들(1122)의 높이 H를 따라 균일한 도핑을 허용한다. 차단된 주입은 점선 화살표들(146)로서 예시되고, 차단되지 않은 주입은 실선 화살표들(144)로서 예시된다.
도펀트 이온 주입 동안 등각 차단 재료층(148)을 이용하는 하나의 프로세스의 실시예가 도 6의 흐름도(200)에서 예시된다. 블록(210)에서 정의된 바와 같이, 비평면 트랜지스터에서 트랜지스터 핀들 상에 등각 차단층을 형성할 수 있다. 블록(220)에서 정의된 바와 같이, 등각 차단층 상의 적어도 하나의 영역에서 포토레지스트 재료를 패터닝할 수 있다. 블록(230)에서 정의된 바와 같이, 이온 주입에 의해 도핑될 적어도 하나의 트랜지스터를 노출시키도록 포토레지스트 재료에 의해 덮이지 않은 적어도 하나의 영역에서, 예를 들어, 에칭에 의해, 등각 차단층을 제거할 수 있다. 블록(240)에서 정의된 바와 같이, 포토레지스트 재료를 제거할 수 있다. 블록(250)에서 정의된 바와 같이, 그 후 적어도 하나의 트랜지스터 핀을 이온 주입에 의해 도핑할 수 있다. 블록(260)에서 정의된 바와 같이, 그 후 등각 차단 재료층을 제거할 수 있다.
본 발명의 청구 대상이 도 4 및 5에 예시된 특정 응용들에 한정될 필요는 없다는 것은 당연하다. 본 기술 분야에 숙련된 자들에게 이해될 바와 같이, 청구 대상은 그외의 마이크로일렉트로닉 디바이스 제조 응용들에 적용될 수 있다. 또한, 청구 대상은 마이크로일렉트로닉 디바이스 제조 분야 외의 임의의 적합한 응용에서 또한 이용될 수 있다.
본 발명의 실시예들을 상세히 설명하였기 때문에, 첨부된 특허청구범위에 의해 정의되는 본 발명은, 그의 다수의 명백한 변형들이 그의 기술적 사상 또는 범위로부터 벗어나지 않고 가능하기 때문에, 전술한 설명에서 기재된 특정 상세에 의해 한정되지 않는다는 것이 이해된다.

Claims (26)

  1. 비평면 트랜지스터 핀의 제조 방법으로서,
    비평면 트랜지스터에서 복수의 트랜지스터 핀 상에 등각 차단 재료층을 형성하는 단계;
    상기 복수의 트랜지스터 핀 중 적어도 하나의 트랜지스터 핀을 노출시키도록 상기 등각 차단 재료층의 일부분을 제거하는 단계;
    상기 적어도 하나의 노출된 트랜지스터 핀 상에 이온 주입을 수행하는 단계; 및
    상기 등각 차단 재료층을 제거하는 단계
    를 포함하고,
    상기 복수의 트랜지스터 핀 중 적어도 하나의 트랜지스터 핀을 노출시키도록 상기 등각 차단 재료층의 일부분을 제거하는 단계는,
    상기 등각 차단 재료층의 적어도 일부분 상에 포토레지스트 재료를 패터닝하는 단계;
    상기 포토레지스트 재료에 의해 덮이지 않은 영역들에서 상기 등각 차단 재료층을 에칭하는 단계; 및
    상기 포토레지스트 재료를 제거하는 단계를 포함하고,
    상기 적어도 하나의 노출된 트랜지스터 핀의 표면 상에 상기 이온 주입이, 상기 적어도 하나의 노출된 트랜지스터 핀의 높이를 따라 균일하게 수행되도록, 상기 등각 차단 재료층은, 상기 복수의 트랜지스터 핀 사이에 등각층을 형성할 만큼 충분히 얇은 두께를 가지는, 비평면 트랜지스터 핀의 제조 방법.
  2. 제1항에 있어서,
    등각 차단 재료층을 형성하는 단계는 등각 유전체 차단 재료층을 형성하는 단계를 포함하는, 비평면 트랜지스터 핀의 제조 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 적어도 하나의 노출된 트랜지스터 핀 상에 이온 주입을 수행하는 단계는 상기 적어도 하나의 노출된 트랜지스터 핀 상에 각을 이루는(angled) 이온 주입을 수행하는 단계를 포함하는 비평면 트랜지스터 핀의 제조 방법.
  5. 비평면 트랜지스터 핀의 제조 방법으로서,
    복수의 트랜지스터 핀을 갖는 비평면 트랜지스터를 형성하는 단계;
    상기 복수의 트랜지스터 핀 중 적어도 하나의 트랜지스터 핀이 등각 차단 재료층에 의해 덮이고 상기 복수의 트랜지스터 핀 중 적어도 하나의 트랜지스터 핀이 상기 등각 차단 재료층에 의해 덮이지 않도록, 상기 복수의 트랜지스터 핀 상에 등각 차단 재료층을 형성하는 단계; 및
    상기 등각 차단 재료층에 의해 덮이지 않은 상기 적어도 하나의 트랜지스터 핀 상에 이온 주입을 수행하는 단계
    를 포함하고,
    상기 등각 차단 재료층을 형성하는 단계는,
    복수의 트랜지스터 핀 상에 상기 등각 차단 재료층을 퇴적하는 단계; 및
    상기 복수의 트랜지스터 핀 중 적어도 하나의 트랜지스터 핀을 노출시키도록 상기 등각 차단 재료층의 일부분을 제거하는 단계를 포함하고,
    상기 복수의 트랜지스터 핀 중 적어도 하나의 트랜지스터 핀을 노출시키도록 상기 등각 차단 재료층의 일부분을 제거하는 단계는,
    상기 등각 차단 재료층의 적어도 일부분 상에 포토레지스트 재료를 패터닝하는 단계; 및
    상기 포토레지스트 재료에 의해 덮이지 않은 영역들에서 상기 등각 차단 재료층을 에칭하는 단계를 포함하고,
    상기 적어도 하나의 노출된 트랜지스터 핀의 표면 상에 상기 이온 주입이, 상기 적어도 하나의 노출된 트랜지스터 핀의 높이를 따라 균일하게 수행되도록, 상기 등각 차단 재료층은, 상기 복수의 트랜지스터 핀 사이에 등각층을 형성할 만큼 충분히 얇은 두께를 가지는, 비평면 트랜지스터 핀의 제조 방법.
  6. 삭제
  7. 삭제
  8. 제5항에 있어서,
    상기 등각 차단 재료층을 제거하는 단계를 더 포함하는 비평면 트랜지스터 핀의 제조 방법.
  9. 제5항에 있어서,
    상기 적어도 하나의 노출된 트랜지스터 핀 상에 이온 주입을 수행하는 단계는 상기 적어도 하나의 노출된 트랜지스터 핀 상에 각을 이루는 이온 주입을 수행하는 단계를 포함하는 비평면 트랜지스터 핀의 제조 방법.
  10. 제9항에 있어서,
    상기 적어도 하나의 노출된 트랜지스터 핀 상에 각을 이루는 이온 주입을 수행하는 단계는 상기 적어도 하나의 노출된 트랜지스터 핀의 대향하는 측벽들 상에 각을 이루는 이온 주입을 수행하는 단계를 포함하는 비평면 트랜지스터 핀의 제조 방법.
  11. 마이크로일렉트로닉 디바이스로서,
    복수의 트랜지스터 핀을 갖는 적어도 하나의 비평면 트랜지스터; 및
    상기 트랜지스터 핀의 높이를 따라 균일한 이온 도핑을 갖는 상기 복수의 트랜지스터 핀 중 적어도 하나의 트랜지스터 핀
    을 포함하고,
    도핑은,
    상기 복수의 트랜지스터 핀 중 적어도 하나의 트랜지스터 핀이 등각 차단 재료층에 의해 덮이고 상기 복수의 트랜지스터 핀 중 적어도 하나의 트랜지스터 핀이 상기 등각 차단 재료층에 의해 덮이지 않도록, 상기 복수의 트랜지스터 핀 상에 등각 차단 재료층을 형성하는 것, 및
    상기 등각 차단 재료층에 의해 덮이지 않은 상기 적어도 하나의 트랜지스터 핀 상에 이온 주입을 수행하는 것
    을 포함하는 프로세스에 의해 수행되고,
    상기 등각 차단 재료층을 형성하는 것은,
    상기 복수의 트랜지스터 핀 상에 상기 등각 차단 재료층을 퇴적하는 것; 및
    상기 복수의 트랜지스터 핀 중 적어도 하나의 트랜지스터 핀을 노출시키도록 상기 등각 차단 재료층의 일부분을 제거하는 것을 포함하고,
    상기 복수의 트랜지스터 핀 중 적어도 하나의 트랜지스터 핀을 노출시키도록 상기 등각 차단 재료층의 일부분을 제거하는 것은,
    상기 등각 차단 재료층의 적어도 일부분 상에 포토레지스트 재료를 패터닝하는 것; 및
    상기 포토레지스트 재료에 의해 덮이지 않은 영역들에서 상기 등각 차단 재료층을 에칭하는 것을 포함하고,
    상기 적어도 하나의 노출된 트랜지스터 핀의 표면 상에 상기 이온 주입이, 상기 적어도 하나의 노출된 트랜지스터 핀의 높이를 따라 균일하게 수행되도록, 상기 등각 차단 재료층은, 상기 복수의 트랜지스터 핀 사이에 등각층을 형성할 만큼 충분히 얇은 두께를 가지는, 마이크로일렉트로닉 디바이스.
  12. 삭제
  13. 삭제
  14. 제11항에 있어서,
    상기 등각 차단 재료층을 제거하는 것을 더 포함하는 마이크로일렉트로닉 디바이스.
  15. 제11항에 있어서,
    상기 적어도 하나의 노출된 트랜지스터 핀 상에 이온 주입을 수행하는 것은 상기 적어도 하나의 노출된 트랜지스터 핀 상에 각을 이루는 이온 주입을 수행하는 것을 포함하는 마이크로일렉트로닉 디바이스.
  16. 삭제
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