JP2014017329A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】チップ面積に対する電流量が大きいトランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上面に、第１方向に延びるフィンを形成する工程と、前記フィンを覆うマスク膜を形成する工程と、前記マスク膜に、第２方向に延びる複数本の第１の溝を形成する工程と、前記第１の溝内に絶縁性の側壁部材を埋設する工程と、前記側壁部材間の空間のうち、一部の空間から前記マスク膜を除去することにより、第２の溝を形成する工程と、前記第２の溝内にゲート電極を形成する工程と、前記側壁部材間の空間のうち、残りの空間から前記マスク膜を除去することにより、第３の溝を形成する工程と、前記フィンにおける前記第３の溝内に配置された第２部分を導電体化する工程と、を備える。
【選択図】図９

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
近年、半導体装置の高集積化に伴い、小型で大電流を流すことができるトランジスタが要求されている。このようなトランジスタとして、半導体基板の上面をフィン状に加工し、このフィンを跨ぐようにゲート電極を設けるフィン型トランジスタ（ＦｉｎＦＥＴ）が提案されている。フィン型トランジスタにおいては、チップ面積に対するチャネル幅の比率が大きいため、チップ面積に対する電流量が大きい。しかしながら、このようなフィン型トランジスタにおいても、より一層の大電流化が要求されている。
特開２００９−１０５１２２号公報
本発明の目的は、チップ面積に対する電流量が大きいトランジスタを備えた半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置の製造方法は、半導体基板の上面に、第１方向に延びるフィンを形成する工程と、前記フィンを覆うようにマスク膜を形成する工程と、前記マスク膜に、前記第１方向に対して交差した第２方向に延び、前記フィンに到達する複数本の第１の溝を形成する工程と、前記第１の溝内に絶縁性の側壁部材を埋設する工程と、前記側壁部材間の空間のうち、一部の空間から前記マスク膜を除去することにより、第２の溝を形成する工程と、前記フィンにおける前記第２の溝内に配置された第１部分の表面にゲート絶縁膜を形成する工程と、前記第２の溝内に、前記第１部分を跨ぐように、前記ゲート絶縁膜上に、前記第２方向に延びるゲート電極を形成する工程と、前記側壁部材間の空間のうち、残りの空間から前記マスク膜を除去することにより、第３の溝を形成する工程と、前記フィンにおける前記第３の溝内に配置された第２部分を導電体化する工程と、を備える。
実施形態に係る半導体装置は、上面に第１方向に延びるフィンが形成された半導体基板と、前記第１方向に対して交差した第２方向に延び、前記フィンの第１部分を跨ぐゲート電極と、前記第１部分と前記ゲート電極との間に配置されたゲート絶縁膜と、前記フィンにおける前記第１部分から前記第１方向に離隔した第２部分を覆う導電層と、を備える。前記導電層は、前記第２部分の側面上に配置されたベース部と、前記第２部分の直上域に配置され、前記ベース部から上方に突出した突出部と、を有する。前記第１方向に対して垂直な断面において、前記突出部の幅は前記ベース部の幅よりも細い。また、前記フィンにおける前記第１部分の上端及び前記第２部分の上端は、前記フィンにおける前記第１部分及び前記第２部分を除く部分の上端よりも下方に位置している。
（ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は、実施形態に係る半導体装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＤ−Ｄ’線による断面図であり、（ｄ）は（ａ）に示すＥ−Ｅ’線による断面図であり、（ｅ）は（ａ）に示すＦ−Ｆ’線による断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１〜図５は、本実施形態に係る半導体装置の製造方法を例示する図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、
図６〜図１８は、本実施形態に係る半導体装置の製造方法を例示する図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
なお、各図は、半導体装置の一部のみを示している。
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。
先ず、図１（ａ）及び（ｂ）に示すように、シリコン基板１０を用意する。シリコン基板１０の上面に対して垂直な方向をＺ方向とする。そして、シリコン基板１０上に、Ｘ方向に延びる複数本のハードマスク１１を形成する。ハードマスク１１は例えばシリコン窒化物により形成し、Ｙ方向に沿って等間隔に配置する。次に、ハードマスク１１をマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）等の異方性エッチングを施すことにより、シリコン基板１０を選択的に除去する。これにより、シリコン基板１０の上層部分に、Ｘ方向に延びる複数本のフィン１２が形成される。
次に、図２（ａ）及び（ｂ）に示すように、全面に例えばシリコン窒化膜を成膜し、全面をエッチバックすることにより、フィン１２及びハードマスク１１の側面上に、シリコン窒化物からなる側壁ハードマスク１３を形成する。次に、ハードマスク１１及び側壁ハードマスク１３をマスクとして異方性エッチングを施すことにより、シリコン基板１０を選択的に除去する。これにより、シリコン基板１０の上層部分に、Ｘ方向に延び、その長手方向（Ｘ方向）に対して垂直な断面の形状が凸字状である複数本のフィン１４が形成される。フィン１４の上部１４ｓはフィン１２であった部分であり、フィン１４の上部１４ｓは下部１４ｔよりも細い。すなわち、フィン１４の形状は、上部１４ｓと下部１４ｔとの間で太さが非連続的に変化する２段構成の形状である。
次に、図３（ａ）及び（ｂ）に示すように、全面に素子分離絶縁膜１５を成膜する。素子分離絶縁膜１５は、例えば、シリコン酸化物を塗布することにより、形成する。次に、素子分離絶縁膜１５の上面に対してＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施して平坦化し、ハードマスク１１を露出させる。
次に、図４（ａ）及び（ｂ）に示すように、例えばウェットエッチングを行い、素子分離絶縁膜１５をリセスする。これにより、素子分離絶縁膜１５の上面を後退させ、フィン１４の下端部のみが素子分離絶縁膜１５内に埋め込まれるようにする。次に、不純物をイオン注入することにより、フィン１４の根元部分にパンチスルーストッパ層（図示せず）を形成する。
次に、図５（ａ）及び（ｂ）に示すように、燐酸を用いてハードマスク１１及び側壁ハードマスク１３（図４（ａ）及び（ｂ）参照）を除去する。これにより、フィン１４の下端部を除く部分が露出する。すなわち、フィン１４の上部１４ｓは全体が露出し、フィン１４の下部１４ｔも上側の半分以上の部分が露出する。一方、フィン１４の下端部は素子分離絶縁膜１５に埋め込まれたままである。
次に、図６（ａ）〜（ｃ）に示すように、例えば塗布法により、フィン１４を覆うように、全面にマスク膜としてのカーボン膜２０を成膜する。なお、カーボン膜２０はＣＶＤ（chemical vapor deposition：化学気相成長）法によって成膜してもよく、成膜後、ＣＭＰによって上面を平坦化してもよい。次に、カーボン膜２０上にノンドープのアモルファスシリコンからなるノンドープシリコン膜２１を成膜し、その上に、反射防止膜（ＡＲＣ：anti-reflection coating）２２を成膜する。次に、レジストを塗布し、露光してパターニングすることにより、Ｘ方向に対して交差、例えば直交する方向（Ｙ方向）に延びる複数本のレジストパターン２３を形成する。
次に、図７（ａ）〜（ｃ）に示すように、ＲＩＥを施すことにより、レジストパターン２３の幅を細くしながら、レジストパターン２３のパターンを反射防止膜２２に転写する。これにより、反射防止膜２２及びレジストパターン２３からなり、Ｙ方向に延びる芯材２４を形成する。次に、全面に例えばシリコン酸化膜を成膜し、全面をエッチバックすることにより、芯材２４の両側面上に側壁ハードマスク２５を形成する。なお、側壁ハードマスク２５は、レジストパターン２３が損傷を受けないように低温で成膜される必要があるため、上述の如く、例えばシリコン酸化物によって形成する。
次に、各芯材２４及びその両側面上に形成された一対の側壁ハードマスク２５からなる構造体２６をマスクとして、直上方向からＸ方向の片側に傾斜した斜め上方から、ボロンをイオン注入する。これにより、構造体２６におけるボロンの飛来方向側の直下域に、ボロンが注入される。この結果、ノンドープシリコン膜２１のうち、構造体２６を構成する一対の側壁ハードマスク２５のうちの一方の直下域を含む部分がボロンドープシリコン膜２７となり、他方の直下域を含む部分がノンドープシリコン膜２１のまま残留する。すなわち、Ｘ方向に配列された複数本の側壁ハードマスク２５のうち、１本おきの側壁ハードマスク２５の直下域がノンドープシリコン膜２１となり、その間の１本おきの側壁ハードマスク２５の直下域がボロンドープシリコン膜２７となる。
次に、図８（ａ）〜（ｃ）に示すように、アッシングを行うことにより、レジストパターン２３及び反射防止膜２２（図７（ａ）〜（ｃ）参照）を除去する。次に、側壁ハードマスク２５（図７（ａ）〜（ｃ）参照）をマスクとしてＲＩＥ等の異方性エッチングを施すことにより、ノンドープシリコン膜２１及びボロンドープシリコン膜２７、並びにカーボン膜２０を選択的に除去する。これにより、側壁ハードマスク２５の直下域に、カーボン膜２０及びノンドープシリコン膜２１からなる積層体、並びに、カーボン膜２０及びボロンドープシリコン膜２７からなる積層体が形成される。これらの積層体は交互に配列され、その間はＹ方向に延びる溝２８となる。このとき、側壁ハードマスク２５は、カーボン膜２０の加工に伴い消失する場合もあり、一部が残留する場合もある。側壁ハードマスク２５が残留している場合には、ウェット処理により除去する。
次に、図９（ａ）〜（ｃ）に示すように、全面に絶縁材料、例えばシリコン窒化物を堆積させることにより、溝２８内に側壁部材２９を埋設する。このとき、側壁部材２９をシリコン窒化物によって形成することにより、カーボン膜２０に影響を与えない比較的低温なプロセスにより、側壁部材２９を形成することができる。次に、全面をエッチバックすることにより、側壁部材２９の上面を後退させて、ノンドープシリコン膜２１の上面及びボロンドープシリコン膜２７の上面を露出させる。
次に、図１０（ａ）〜（ｃ）に示すように、例えばＴＭＹ（コリン水溶液）を用いてアルカリ処理を施す。これにより、ボロンドープシリコン膜２７はほとんど溶解されないが、ノンドープシリコン膜２１は溶解されて除去され、カーボン膜２０が露出する。次に、アッシングを行うことにより、カーボン膜２０における露出部分、すなわち、ノンドープシリコン膜２１の直下域に位置していた部分が除去される。これにより、側壁部材２９間の空間の１つおきに、Ｙ方向に延びる溝３１が形成される。溝３１の内部においては、フィン１４の長手方向の一部が露出する。一方、側壁部材２９間の空間のうち、ボロンドープシリコン膜２７の直下域に位置する空間は、ボロンドープシリコン膜２７が除去されず、従って、カーボン膜２０も除去されないため、溝３１は形成されない。溝３１は、後の工程において、ゲート電極が埋め込まれる予定の空間である。
次に、図１１（ａ）〜（ｃ）に示すように、酸化処理を施す。これにより、フィン１４のうち、溝３１内において露出した部分が表面側から酸化されて、シリコン酸化膜３２となる。シリコン酸化膜３２の厚さは、酸化前のシリコン層の厚さよりも厚くなる。このとき、フィン１４における溝３１内に位置する部分のうち、相対的に細い上部１４ｓは全て酸化されてシリコン酸化膜３２となる。一方、相対的に太い下部１４ｔは、両側部及び上端部が酸化されてシリコン酸化膜３２となるが、幅方向中央部のうち、上端部を除く部分はシリコンのまま残留する。
以下、このように、フィン１４のうち、溝３１内に位置し、シリコンのまま残留した部分を、未酸化部分１４ｂという。未酸化部分１４ｂは、酸化処理前のフィン１４における下部の幅方向中央部に相当し、Ｘ方向に対して垂直な断面の形状はＩ字状である。一方、フィン１４におけるカーボン膜２０及び側壁部材２９によって覆われた部分は、酸化されずに残留する。このような部分を、便宜上、残留部分１４ａという。この段階において、フィン１４においては、残留部分１４ａと未酸化部分１４ｂとが、Ｘ方向に沿って交互に且つ一体的に配列される。また、このとき、ボロンドープシリコン膜２７の上層部分も酸化されて、シリコン酸化膜３２となる。
次に、図１２（ａ）〜（ｃ）に示すように、例えばウェット処理を施すことにより、シリコン酸化膜３２（図１１（ａ）〜（ｃ）参照）を除去する。これにより、溝３１内において、フィン１４の未酸化部分１４ｂが露出する。未酸化部分１４ｂの高さは、図２（ａ）及び（ｂ）に示す工程におけるエッチング量及び図１１（ａ）〜（ｃ）に示す工程における酸化量によって決定される。
なお、図１１（ａ）〜（ｃ）に示す酸化工程及び図１２（ａ）〜（ｃ）に示すウェット処理工程の替わりに、フィン１４に対して等方エッチングを施してもよい。これによっても、フィン１４から未酸化部分１４ｂに相当する部分を形成することができる。この場合は、未酸化部分１４ｂに相当する部分の高さは、図２（ａ）及び（ｂ）に示す工程におけるエッチング量及び等方エッチング量によって決定される。
次に、図１３（ａ）〜（ｃ）に示すように、例えば熱酸化処理を施すことにより、フィン１４の表面にゲート絶縁膜３５を形成する。次に、例えば、チタン窒化物を堆積させ、タングステンを堆積させることにより、溝３１内に金属からなるゲート電極３６を埋め込む。次に、全面をエッチバックすることにより、ゲート電極３６をリセスし、その上面を所望の高さまで後退させる。
次に、図１４（ａ）〜（ｃ）に示すように、絶縁材料、例えばシリコン窒化物を堆積させることにより、溝３１内におけるゲート電極３６上の部分に、ゲート上絶縁膜３７を埋設する。次に、全面をエッチバックすることにより、ボロンドープシリコン膜２７の上面及び側壁部材２９の上面を露出させる。
次に、図１５（ａ）〜（ｃ）に示すように、ＲＩＥ等の異方性エッチングを施すことにより、ボロンドープシリコン膜２７（図１４（ａ）〜（ｃ）参照）を除去する。これにより、ボロンドープシリコン膜２７の直下域に配置されていたカーボン膜２０（図１４（ａ）〜（ｃ）参照）が露出する。次に、アッシングにより、カーボン膜２０の露出部分、すなわち、ボロンドープシリコン膜２７の直下域に位置していた部分を除去する。これにより、側壁部材２９の間の空間であって、溝３１が形成されなかった空間に、溝４１が形成される。溝４１内には、フィン１４の残留部分１４ａのうち、ボロンドープシリコン膜２７及びカーボン膜２０によって保護されていた部分が露出する。次に、残留部分１４ａに対して不純物をイオン注入し、拡散領域（図示せず）を形成する。
次に、図１６（ａ）〜（ｃ）に示すように、例えばニッケルを堆積させ、アニール処理を施してシリコンの露出部分と反応させ、その後、未反応のニッケルを除去することにより、フィン１４の表面をシリサイド化する。これにより、シリサイド層４２が形成される。このとき、フィン１４の残留部分１４ａの露出部分のうち、相対的に細い上部１４ｓは全てシリサイド化されてシリサイド層４２となるか、中央部分をシリコンのまま残し、外周部分がシリサイド化されてシリサイド層４２となる。なお、図１６（ｂ）及び（ｃ）においては、残留部分１４ａの上部１４ｓ全体がシリサイド層４２となった場合を示している。一方、相対的に太い下部１４ｔは、両側部及び上端部がシリサイド化されてシリサイド層４２となるが、幅方向中央部のうち、上端部を除く部分はシリコンのまま残留する。以下、このように、シリサイド層４２に囲まれたシリコン部分を、未反応部分１４ｃという。未反応部分１４ｃは、シリサイド化される前は、残留部分１４ａの一部であった部分である。なお、シリサイド層４２は、反応前のシリコンと比較して、体積が増加する。このようにして、フィン１４の残留部分１４ａのうち、未酸化部分１４ｂからＸ方向に離隔した部分について、下部１４ｔの両側部及び上部１４ｓを導電体化、すなわち、シリサイド化する。
以下、残留部分１４ａ、未酸化部分１４ｂ及び未反応部分１４ｃを総称して、フィン４４という。フィン４４はフィン１４が局所的に加工されて形成されたものである。フィン４４においては、ゲート絶縁膜３５及びゲート電極３６に覆われた未酸化部分１４ｂと、シリサイド層４２に覆われた未反応部分１４ｃとが交互に配列され、未酸化部分１４ｂと未反応部分１４ｃとの間には、側壁部材２９によって覆われた残留部分１４ａが配置されている。残留部分１４ａ、未酸化部分１４ｂ及び未反応部分１４ｃは、一体的に連結されている。
次に、図１７（ａ）〜（ｃ）に示すように、全体に例えばシリコン酸化物からなる層間絶縁膜４６を成膜する。次に、全面に対してエッチバック又はＣＭＰを施すことにより、ゲート上絶縁膜３７及び側壁部材２９を露出させる。
次に、図１８（ａ）〜（ｃ）に示すように、層間絶縁膜４６における未反応部分１４ｃの直上域に相当する部分にコンタクトホールを形成し、その内部に金属材料を埋め込む。これにより、層間絶縁膜４６内にコンタクト４７が埋設されて、シリサイド層４２に接続される。これにより、本実施形態に係る半導体装置１が製造される。
次に、このようにして製造された半導体装置１の構成について説明する。
図１９（ａ）〜（ｅ）は、本実施形態に係る半導体装置を例示する図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＤ−Ｄ’線による断面図であり、（ｄ）は（ａ）に示すＥ−Ｅ’線による断面図であり、（ｅ）は（ａ）に示すＦ−Ｆ’線による断面図である。
なお、図１９（ａ）においては、図示の便宜上、導電部分のみを示し、絶縁部分は省略している。
図１９（ａ）〜（ｅ）に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０の上面に、Ｘ方向に延びる複数本のフィン４４が形成されている。フィン４４の上方には、Ｙ方向に延びる複数本のゲート電極３６が設けられている。ゲート電極３６は、例えば、金属材料からなるメタル電極であり、例えば、チタン窒化層上にタングステン膜が積層されている。フィン４４においては、未酸化部分１４ｂと未反応部分１４ｃとが交互に配列されており、未酸化部分１４ｂと未反応部分１４ｃとの間に残留部分１４ａが配置されている。
未酸化部分１４ｂの上端は、その両側の残留部分１４ａの上端よりも低い位置にあり、ゲート電極３６は、この未酸化部分１４ｂを跨ぐように配置されている。また、フィン４４とゲート電極３６との間にはゲート絶縁膜３５が設けられている。これにより、各フィン４４と各ゲート電極３６との最近接部分毎に、フィン型トランジスタ５０が形成されている。フィン４４の未酸化部分１４ｂにおけるゲート絶縁膜３５を介してゲート電極３６と対向する部分は、フィン型トランジスタ５０のチャネル領域として機能する。
また、未反応部分１４ｃの上端も、その両側の残留部分１４ａの上端よりも低い位置にあり、未反応部分１４ｃの上面及び両側面は、導電層としてのシリサイド層４２によって覆われている。シリサイド層４２は、未反応部分１４ｃの直上域を含む領域において、上方に大きく突出している。すなわち、シリサイド層４２には、未反応部分１４ｃの側面上に配置されたベース部４２ａと、未反応部分１４ｃの直上域に配置され、ベース部４２ａから上方に突出した突出部４２ｂとが設けられている。ＹＺ平面において、突出部４２ｂの幅はベース部４２ａの幅よりも細い。従って、未反応部分１４ｃ及びシリサイド層４２の結合体の形状は、フィン４４の長手方向（Ｘ方向）に対して垂直な断面（ＹＺ断面）において、上に突出した凸字形である。シリサイド層４２は、フィン型トランジスタ５０のオン抵抗を低減するバイパスとして機能する。
更に、残留部分１４ａの上端はその両側の未酸化部分１４ｂの上端及び未反応部分１４ｃの上端よりも高い位置にあり、残留部分１４ａのＹＺ断面における形状は、上に突出した凸字形である。残留部分１４ａは、フィン型トランジスタ５０における拡散領域（ソース・ドレイン領域）として機能する。
また、ゲート電極３６上には、例えばシリコン窒化物からなるゲート上絶縁膜３７が設けられている。シリサイド層４２上には、例えばシリコン酸化物からなる層間絶縁膜４６が設けられている。層間絶縁膜４６内には、コンタクト４７が埋設されており、シリサイド層４２の上面に接続されている。フィン４４の残留部分１４ａの上方には、例えばシリコン窒化物からなる側壁２９が設けられている。
次に、本実施形態の効果について説明する。
先ず、デバイスの効果について説明する。
本実施形態に係る半導体装置１においては、シリコン基板１０の上面にフィン４４が形成されており、ゲート電極３６がフィン４４を跨ぐように配置されている。これにより、ＹＺ断面において、フィン４４とゲート電極３６とが対向する領域の長さが長くなり、フィン型トランジスタ５０のチャネル幅が大きくなる。この結果、各フィン型トランジスタ５０に流れる電流が増加する。
また、フィン４４においては、チャネル領域となる未酸化部分１４ｂの上端よりも、拡散領域となる残留部分１４ａの上端の方が高い位置にあり、また、未酸化部分１４ｂの相互間に配置された未反応部分１４ｃを覆うようにシリサイド層４２が設けられている。このシリサイド層４２が電流経路となるため、フィン型トランジスタ５０のオン抵抗を低減し、電流をより一層増加させることができる。
更に、シリサイド層４２には、未反応部分１４ｃの直上域において上方に大きく突出した突出部４２ｂが設けられている。これにより、チップ面積を増加させることなく、シリサイド層４２の断面積を増加させ、フィン型トランジスタ５０に流れる電流をより一層増加させることができる。
このように、本実施形態に係る半導体装置１においては、チップ面積に対する電流量が大きいフィン型トランジスタ５０を形成することができる。このようなフィン型トランジスタ５０は、例えば、集積度が高く、大電流を必要とする素子の制御用トランジスタとして用いることができ、例えば、電流制御型のメモリ素子の制御用トランジスタとして好適に用いることができる。半導体装置１は、例えば、ＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）である。
次に、プロセスの効果について説明する。
本実施形態においては、図１（ａ）及び（ｂ）に示す工程において、ハードマスク１１をマスクとしてエッチングを行うことによりフィン１２を形成し、図２（ａ）及び（ｂ）に示す工程において、ハードマスク１１及び側壁ハードマスク１３をマスクとして再びエッチングを行うことにより、断面形状が凸字状のフィン１４を形成している。そして、図１０（ａ）〜（ｃ）に示す工程において、フィン１４におけるゲート電極３６によって覆われる予定の部分を露出させ、図１１（ａ）〜（ｃ）に示す工程において酸化処理を行うことにより、フィン１４の表層部分を酸化してシリコン酸化膜３２を形成すると共に、フィン１４の幅方向中央部を未酸化部分１４ｂとして残留させ、図１２（ａ）〜（ｃ）に示す工程においてウェット処理を行ってシリコン酸化膜３２を除去している。
これにより、凸字形のフィン１４から、Ｉ字形の未酸化部分１４ｂを自己整合的に形成することができる。このとき、図１（ａ）及び（ｂ）に示す工程におけるエッチング量によって、フィン１４のリセス量、すなわち、拡散領域となる残留部分１４ａの上端とチャネル領域となる未酸化部分１４ｂの上端との高さの差が決定される。このエッチングは平面に対するエッチングであるため、そのエッチング量を精度よく制御することができ、従って、フィン１４のリセス量を均一に制御することができる。これにより、例えば、拡散領域の抵抗の大きさを均一にすることができる。
また、図２（ａ）及び（ｂ）に示す工程におけるエッチング量は、未酸化部分１４ｂ及び未反応部分１４ｃの高さと、フィン４４間の素子分離深さの合計量に相当するため、このエッチング量によってフィン型トランジスタ５０のチャネル幅が決定される。このエッチングは平面に対するエッチングであるため、そのエッチング量を精度よく制御することができる。なお、酸化処理及びウェット処理の替わりに、等方エッチングを施しても、同様な効果が得られる。
同様に、本実施形態においては、断面形状が凸字状のフィン１４を形成した後、図１６（ａ）〜（ｃ）に示す工程においてシリサイド化処理を行うことにより、フィン１４の表層部分をシリサイド化してシリサイド層４２を形成すると共に、フィン１４の幅方向中央部を未反応部分１４ｃとして残留させている。これにより、凸字形のフィン１４から、Ｉ字形の未反応部分１４ｃ及びこれを覆うシリサイド層４２を自己整合的に形成することができる。このとき、上述の如く、図１（ａ）及び（ｂ）に示す工程におけるエッチング量によって、フィン１４のリセス深さを決定することができるため、シリサイド層４２の突出部分の高さを均一にすることができる。この結果、コンタクト４７からチャネル領域（未酸化部分１４ｂ）までの抵抗の大きさを精度よく制御することができる。
このように、本実施形態においては、図１（ａ）及び（ｂ）に示す工程におけるエッチング量、並びに、図２（ａ）及び（ｂ）に示す工程におけるエッチング量によって、各部の形状を決定し、フィン型トランジスタ５０の特性を制御することができる。上述の如く、これらのエッチングは平面に対するエッチングであるため、そのエッチング量を精度よく制御することができる。このため、本実施形態によれば、チップ面積に対する電流量が大きいフィン型トランジスタを備えた半導体装置を、容易に安定して製造することができる。
これに対して、最初からＩ字形のフィンを形成し、このフィンに対して選択的にエッチングを施すことにより、フィンの一部分をリセスすることも考えられる。しかしながら、この場合は、リセス量がフィンの形状に極めて敏感に依存してしまうという問題がある。例えば、フィンが設計値よりも少し細いと、エッチングを施したときにフィンの肩落ちが生じ、リセス量が極めて大きくなってしまう場合がある。このため、このような方法によって製造された半導体装置は、フィン型トランジスタの形状安定性が低く、従って、特性安定性も低い。
更に、本実施形態においては、図１６（ａ）〜（ｃ）に示す工程において、凸字状のフィン１４に対してシリサイド化処理を施すことにより、シリサイド層４２を形成している。これにより、シリサイド層４２の材料となるシリコンはフィン１４から供給されるため、フィン１４を形成した後、シリサイド化させるためのシリコンを供給する必要がない。この結果、工程数を低減することができる。
これに対して、仮に、細いＩ字形のフィンに対してシリサイド化処理を施そうとすると、十分な膜厚のシリサイド層を形成するためには、例えば、フィンの側面上にシリコン層をエピタキシャル成長させる等の手段により、シリコンを追加供給する必要がある。このため、工程数が増加してしまう。
また、本実施形態においては、図９（ａ）〜（ｃ）に示す工程において、Ｙ方向に延びる複数本の側壁部材２９を形成し、図１０（ａ）〜（ｃ）に示す工程において、側壁部材２９間の空間のうち、１つおきの空間に溝３１を形成し、図１３（ａ）〜（ｃ）に示す工程において、溝３１内に金属材料を埋め込むことにより、ゲート電極３６を形成している。また、図１５（ａ）〜（ｃ）に示す工程において、側壁部材２９間の空間のうち、残りの空間に溝４１を形成し、図１６（ａ）〜（ｃ）に示す工程において、溝４１内にニッケル等の遷移金属を埋め込んで反応させることにより、シリサイド層４２を形成している。このように、側壁部材２９を先に形成することにより、通常のプロセスを組み合わせて、ゲート電極３６及びシリサイド層４２を容易に形成することができる。
これに対して、先にフィンの全体を覆うように保護用の側壁を形成し、その後、ゲート電極及びシリサイド層を形成する予定の領域から保護用の側壁を除去してフィンを選択的に露出させ、露出した部分に対して酸化処理及びシリサイド化処理を施すことも考えられる。しかしながら、この場合は、フィンのアスペクト比が高くなると、フィンの側面上から保護用の側壁を除去することが極めて困難になる。
更にまた、本実施形態においては、図７（ａ）〜（ｃ）に示す工程において、構造体２６をマスクとして、ノンドープシリコン膜２１に対して斜め方向からボロンをイオン注入している。これにより、各構造体２６を構成する一対の側壁ハードマスク２５の直下域において、ノンドープシリコン膜２１とボロンドープシリコン膜２７とを作り分けている。そして、図１０（ａ）〜（ｃ）に示す工程において、アルカリ処理を施すことにより、ボロンドープシリコン膜２７を残留させつつ、ノンドープシリコン膜２１を除去している。これにより、側壁部材２９間の空間のうち、１つおきの空間に溝３１を形成し、ゲート電極３６を形成することができる。また、図１５（ａ）〜（ｃ）に示す工程において、ＲＩＥを施すことにより、ノンドープシリコン膜２１を除去し、側壁部材２９間の空間のうち、残りの１つおきの空間に溝４１を形成し、シリサイド層４２を形成することができる。
これにより、図７（ａ）〜（ｃ）に示す工程において、側壁法により側壁ハードマスク２５を短い周期で配列させ、図８（ａ）〜（ｃ）に示す工程において、カーボン膜２０に側壁ハードマスク２５を転写して溝２８を形成し、図９（ａ）〜（ｃ）に示す工程において、溝２８内に側壁部材２９を埋設した後、ゲート電極３６とシリサイド層４２とを作り分けることが可能となる。このようにして、ゲート電極３６及びシリサイド層４２を途中まで共通のプロセスによって形成することができるため、工程数を低減することができる。また、図６（ａ）〜（ｃ）に示す工程において、レジストパターン２３を形成した後は、それ以降のプロセスについて、自己整合的に位置決めすることができる。この結果、形状精度が高い半導体装置を製造することができる。
以上説明した実施形態によれば、チップ面積に対する電流量が大きいトランジスタを備えた半導体装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置、１０：シリコン基板、１１：ハードマスク、１２：フィン、１３：側壁ハードマスク、１４：フィン、１４ａ：残留部分、１４ｂ：未酸化部分、１４ｃ：未反応部分、１４ｓ：上部、１４ｔ：下部、１５：素子分離絶縁膜、２０：カーボン膜、２１：ノンドープシリコン膜、２２：反射防止膜、２３：レジストパターン、２４：芯材、２５：側壁ハードマスク、２６：構造体、２７：ボロンドープシリコン膜、２８：溝、２９：側壁部材、３１：溝、３２：シリコン酸化膜、３５：ゲート絶縁膜、３６：ゲート電極、３７：ゲート上絶縁膜、４１：溝、４２：シリサイド層、４２ａ：ベース部、４２ｂ：突出部、４４：フィン、４６：層間絶縁膜、４７：コンタクト、５０：フィン型トランジスタ

Claims (7)

  1. 半導体基板の上面に、第１方向に延び、上部が下部よりも細い断面が凸字状のフィンを形成する工程と、
    前記フィンを覆うようにカーボン膜を形成する工程と、
    前記カーボン膜上にノンドープ膜を形成する工程と、
    前記ノンドープ膜上に前記第１方向に対して交差した第２方向に延びる芯材を形成する工程と、
    前記芯材の両側面上に側壁ハードマスクを形成する工程と、
    前記芯材及び前記芯材の両側面上に形成された一対の前記側壁ハードマスクからなる構造体をマスクとし、前記ノンドープ膜に対して、直上方向に対して前記第１方向の片側に傾斜した方向から不純物を注入することにより、前記ノンドープ膜のうち、前記一対の側壁ハードマスクのうち一方の直下域を含む部分を不純物ドープ膜とする工程と、
    前記芯材を除去する工程と、
    前記側壁ハードマスクをマスクとした異方性エッチングを施して前記カーボン膜を選択的に除去することにより、前記カーボン膜に、前記第２方向に延び、前記フィンに到達する第１の溝を形成する工程と、
    前記第１の溝内に絶縁性の側壁部材を埋設する工程と、
    前記不純物ドープ膜を除去せずに前記ノンドープ膜を除去する工程と、
    前記カーボン膜における前記ノンドープ膜の直下域に位置していた部分を除去することにより、第２の溝を形成する工程と、
    酸化処理を施すことにより、前記フィンにおける前記第２の溝内に配置された第１部分について、前記下部の両側部及び前記上部を酸化膜とする工程と、
    前記酸化膜を除去する工程と、
    前記第１部分の表面にゲート絶縁膜を形成する工程と、
    前記第１部分を跨ぐように、前記ゲート絶縁膜上に、前記第２方向に延びるゲート電極を形成する工程と、
    前記不純物ドープ膜を除去する工程と、
    前記カーボン膜における前記不純物ドープ膜の直下域に位置していた部分を除去することにより、第３の溝を形成する工程と、
    前記フィンにおける前記第３の溝内に配置された第２部分について、前記下部の両側部及び前記上部を導電体化する工程と、
    を備えた半導体装置の製造方法。
  2. 半導体基板の上面に、第１方向に延びるフィンを形成する工程と、
    前記フィンを覆うようにマスク膜を形成する工程と、
    前記マスク膜に、前記第１方向に対して交差した第２方向に延び、前記フィンに到達する複数本の第１の溝を形成する工程と、
    前記第１の溝内に絶縁性の側壁部材を埋設する工程と、
    前記側壁部材間の空間のうち、一部の空間から前記マスク膜を除去することにより、第２の溝を形成する工程と、
    前記フィンにおける前記第２の溝内に配置された第１部分の表面にゲート絶縁膜を形成する工程と、
    前記第２の溝内に、前記第１部分を跨ぐように、前記ゲート絶縁膜上に、前記第２方向に延びるゲート電極を形成する工程と、
    前記側壁部材間の空間のうち、残りの空間から前記マスク膜を除去することにより、第３の溝を形成する工程と、
    前記フィンにおける前記第３の溝内に配置された第２部分を導電体化する工程と、
    を備えた半導体装置の製造方法。
  3. 前記フィンを形成する工程において、前記フィンの形状を上部が下部よりも細い断面が凸字状の形状とし、
    前記第２部分を導電体化する工程において、前記下部の両側部及び前記上部を導電体化し、
    前記第２の溝を形成する工程と前記ゲート絶縁膜を形成する工程の間に、
    酸化処理を施すことにより、前記第１部分の前記下部の両側部及び前記上部を酸化膜とする工程と、
    前記酸化膜を除去する工程と、
    をさらに備えた請求項２記載の半導体装置の製造方法。
  4. 前記フィンを形成する工程において、前記フィンの形状を上部が下部よりも細い断面が凸字状の形状とし、
    前記第２部分を導電体化する工程において、前記下部の両側部及び前記上部を導電体化し、
    前記第２の溝を形成する工程と前記ゲート絶縁膜を形成する工程の間に、前記第１部分に対して等方エッチングを施す工程をさらに備えた請求項２記載の半導体装置の製造方法。
  5. 前記第１の溝を形成する工程は、
    前記マスク膜上にノンドープ膜を形成する工程と、
    前記ノンドープ膜上に前記第２方向に延びる芯材を形成する工程と、
    前記芯材の両側面上に側壁ハードマスクを形成する工程と、
    前記芯材及び前記芯材の両側面上に形成された一対の前記側壁ハードマスクからなる構造体をマスクとし、前記ノンドープ膜に対して、不純物を直上方向に対して前記第１方向の片側に傾斜した方向から注入することにより、前記ノンドープ膜のうち、前記一対の側壁ハードマスクのうち一方の直下域を含む部分を不純物ドープ膜とする工程と、
    前記芯材を除去する工程と、
    前記側壁ハードマスクをマスクとして異方性エッチングを施して、前記マスク膜を選択的に除去する工程と、
    を有し、
    前記第２の溝を形成する工程は、
    前記不純物ドープ膜を除去せずに前記ノンドープ膜を除去する工程と、
    前記マスク膜における前記ノンドープ膜の直下域に位置していた部分を除去する工程と、
    を有し、
    前記第３の溝を形成する工程は、
    前記不純物ドープ膜を除去する工程と、
    前記マスク膜における前記不純物ドープ膜の直下域に位置していた部分を除去する工程と、
    を有した請求項２〜４のいずれか１つに記載の半導体装置の製造方法。
  6. 前記マスク膜を炭素により形成する請求項２〜５のいずれか１つに記載の半導体装置の製造方法。
  7. 上面に第１方向に延びるフィンが形成された半導体基板と、
    前記第１方向に対して交差した第２方向に延び、前記フィンの第１部分を跨ぐゲート電極と、
    前記第１部分と前記ゲート電極との間に配置されたゲート絶縁膜と、
    前記フィンにおける前記第１部分から前記第１方向に離隔した第２部分を覆う導電層と、
    を備え、
    前記導電層は、
    前記第２部分の側面上に配置されたベース部と、
    前記第２部分の直上域に配置され、前記ベース部から上方に突出した突出部と、
    を有し、
    前記第１方向に対して垂直な断面において、前記突出部の幅は前記ベース部の幅よりも細く、
    前記フィンにおける前記第１部分の上端及び前記第２部分の上端は、前記フィンにおける前記第１部分及び前記第２部分を除く部分の上端よりも下方に位置している半導体装置。
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