KR100688687B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막을 형성한다는 것으로, 이를 위하여 본 발명은, 반도체 소자의 소자 분리막 형성 과정에서 새로우 트렌치 분리막 형성에 이용된 패드 산화막 및 패드 질화막을 습식 식각 공정을 통해 제거하는 종래 방법과는 달리, 실리콘 기판 상에 패드 산화막, 패드 질화막을 순차 증착하고, 실리콘 기판의 소정 영역에 트렌치를 형성한 후에, 절연 물질을 갭필하며, 절연 물질을 패드 질화막이 드러나도록 평탄화한 후에, 제 1 건식 식각 공정을 통해 패드 질화막 상부에 생성된 산화막을 제거하고, 제 2 건식 식각 공정을 통해 패드 질화막 및 패드 질화막을 제거함으로써, 반도체 소자의 소자 분리막 형성 시 건식 식각 공정을 수행하여 패드 산화막 및 패드 질화막을 제거하여 모트 발생을 방지할 수 있는 것이다.
소자 분리막, 패드 산화막, 패드 질화막, 트렌치, LOCOS, STI

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMING DEVICE ISOLATION OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 방법에 따라 반도체 기판 상에 소자 분리막을 형성하는 과정을 나타내는 공정 순서도,
도 2a 내지 도 2g는 본 발명의 일 실시 예에 따라 반도체 기판 상에 소자 분리막을 형성하는 과정을 나타내는 공정 순서도.
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 기판 상에 형성되는 다수의 소자간을 전기적으로 분리하는데 이용되는 소자 분리막을 형성하는데 적합한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자에는 트랜지스터, 커패시터 등의 단위 소자들이 반도체 소자의 용량에 따라 제한된 다수 개(예를 들면, 수천 내지 수십 억 등)가 집적되는데, 이러한 반도체 소자들은 독립적인 동작 특성을 위해 전기적으로 분리(또는 격리)하는 것이 필요하다.
따라서, 이러한 반도체 소자들 간의 전기적인 분리를 위한 방법으로서, 실리 콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCOS : LOCal Oxidation of Silicon)와 실리콘 기판을 수직 방향으로 식각하여 절연 물질로 매립하는 섀로우 트렌치 분리막(STI : Shallow Trench Isolation)이 잘 알려져 있다.
이 중에서 섀로우 트렌치 분리막 방법은 반응성 이온 식각, 플라즈마 식각 등과 같은 건식 식각법을 사용하여 좁고 깊은 섀로우 트렌치를 형성하고, 그 속에 절연막을 갭필하는 방법으로서, 절연막이 채워진 트렌치 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적을 줄여 미세화에 유리한 방법이다.
도 1a 내지 도 1e는 종래 방법에 따라 반도체 기판 상에 소자 분리막을 형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 종래 방법에 따른 소자 분리막 형성 방법을 설명한다.
도 1a를 참조하면, 도전형 불순물(즉, P-type)로 도핑된 실리콘 기판(100) 위에 패드 산화막(102)을 형성하며, 패드 산화막(102) 상에 섀로우 트렌치 패턴막으로서 패드 질화막(104)을 순서대로 증착한다. 예를 들면, 패드 산화막(102)은 대략 40 Å 두께로 형성하고, 패드 질화막(104)은 대략 1000Å 두께로 형성한다.
그리고, 사진 및 건식 식각 공정을 수행하여 소자 분리 영역을 정의하도록 포토레지스트 패턴(106)에 따라 패드 질화막(104)에서부터 실리콘 기판(100)의 소정 깊이까지 예를 들면, 3500 Å - 4500 Å 정도를 식각하여 도 1b에 도시한 바와 같이 섀로우 트렌치(108)를 형성한다. 여기에서, 습식 또는 건식 식각 공정을 통해 형성된 섀로우 트렌치(108) 표면에 산화막을 형성할 수 있고, 이러한 산화막은 섀로우 트렌치(108) 측면 및 바닥에 균일하게 대략 40 Å 두께로 형성한다.
다음에, 포토레지스트 패턴(106)을 제거한 후 도 1c에 도시한 바와 같이 CVD를 이용하는 증착 공정을 수행함으로써, 트렌치(108) 내부를 완전히 갭필(gap-fill)할 수 있는 절연 물질(110)로서 산화막을 실리콘 기판(100) 상에 증착한다. 여기에서, 증착 공정은 예를 들면, PE-CVD(플라즈마 화학 기상 증착 : Plasma Enhanced Chemical Vapor Deposition), HDP-CVD(고밀도 플라즈마 화학 기상 증착 : High Density Plasma Chemical Vapor Deposition) 등의 방법을 이용하여 수행한다.
그리고, CMP(Chemical Mechanical Polishing) 공정을 수행하여 섀로우 트렌치(108)가 형성되지 않은 실리콘 기판(100)의 패드 질화막(104) 상부가 드러나도록 도 1d에 도시한 바와 같이 절연 물질(110)을 평탄하게 제거한다.
마지막으로, 습식 식각 공정을 통해 패드 질화막(104) 및 패드 산화막(102)을 제거하는 공정을 차례대로 수행함으로써, 도 2e에 도시한 바와 같이 실리콘 기판(100) 내체 절연 물질로 매립된 소자 분리막으로서 섀로우 트렌치 분리막(110a)을 형성한다.
하지만, 상술한 종래 방법에 따라 소자 분리막을 형성할 경우 패드 질화막을 제거할 때, 습식 식각 공정을 수행하면서 도 1e에 도시한 바와 같이 트렌치 상단 가장자리가 침식되어 모트(moat)가 발생하고, 이로 인해 트랜지스터의 전류-전압 그래프 상 가장자리의 트랜지스터가 먼저 턴온되는 험프(hump) 현상 및 트랜지스터의 문턱 전압이 낮아지는 INWE(Inverse Narrow Width Effect) 현상을 유발하여 반도체 소자와 트렌치의 전기적인 특성을 열화시키는 문제점이 있었다.
따라서, 본 발명은, 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 소자의 소자 분리막 형성 과정에서 CH3F를 이용한 건식 식각 공정으로 패드 질화막을 제거하여 모트 발생을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은, 반도체 소자의 소자 분리막 형성 과정에서 모트 발생으로 인한 험프 현상 및 INWE 현상을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 소자 분리막을 형성하는 방법으로서, 실리콘 기판 상에 패드 산화막, 패드 질화막을 순차 증착하는 과정과, 상기 실리콘 기판의 소정 영역에 트렌치를 형성한 후에, 절연 물질을 갭필하는 과정과, 상기 절연 물질을 상기 패드 질화막이 드러나도록 평탄화하는 과정과, 제 1 건식 식각 공정을 통해 상기 패드 질화막 상부에 생성된 산화막을 제거하는 과정과, 제 2 건식 식각 공정을 통해 상기 패드 산화막 및 상기 패드 질화막을 제거하는 과정을 포함하는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하 게 설명한다.
본 발명의 핵심 기술요지는, 반도체 소자의 소자 분리막 형성 과정에서 새로우 트렌치 분리막 형성에 이용된 패드 산화막 및 패드 질화막을 습식 식각 공정을 통해 제거하는 종래 방법과는 달리, 실리콘 기판 상에 패드 산화막, 패드 질화막을 순차 증착하고, 실리콘 기판의 소정 영역에 트렌치를 형성한 후에, 절연 물질을 갭필하며, 절연 물질을 패드 질화막이 드러나도록 평탄화한 후에, 제 1 건식 식각 공정을 통해 패드 질화막 상부에 생성된 산화막을 제거하고, 제 2 건식 식각 공정을 통해 패드 산화막 및 패드 질화막을 제거한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시 예에 따라 반도체 기판 상에 소자 분리막을 형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 소자 분리막 형성 방법을 설명한다.
도 2a를 참조하면, 도전형 불순물(즉, P-type)로 도핑된 실리콘 기판(200) 위에 패드 산화막(202)을 형성하며, 패드 산화막(202) 상에 섀로우 트렌치 패턴막으로서 패드 질화막(204)을 순서대로 증착한다.
그리고, 사진 및 건식 식각 공정을 수행하여 소자 분리 영역을 정의하도록 포토레지스트 패턴(206)에 따라 패드 질화막(204)에서부터 실리콘 기판(200)의 소정 깊이까지 식각하여 도 2b에 도시한 바와 같이 섀로우 트렌치(208)를 형성한다. 여기에서, 습식 또는 건식 식각 공정을 통해 형성된 섀로우 트렌치(208) 표면에 산화막을 형성할 수 있다.
다음에, 포토레지스트 패턴(206)을 제거한 후 도 2c에 도시한 바와 같이 CVD를 이용하는 증착 공정을 수행함으로써, 트렌치(208) 내부를 완전히 갭필(gap-fill)할 수 있는 절연 물질(210)로서 산화막을 실리콘 기판(200) 상에 증착한다. 여기에서, 증착 공정은 예를 들면, PE-CVD(플라즈마 화학 기상 증착 : Plasma Enhanced Chemical Vapor Deposition), HDP-CVD(고밀도 플라즈마 화학 기상 증착 : High Density Plasma Chemical Vapor Deposition) 등의 방법을 이용하여 수행한다.
그리고, CMP(Chemical Mechanical Polishing) 공정을 수행하여 섀로우 트렌치(208)가 형성되지 않은 실리콘 기판(200)의 패드 질화막(204) 상부가 드러나도록 도 2d에 도시한 바와 같이 절연 물질(210)을 평탄하게 제거한다. 이 때, 도 2d에는 도시하지 않았지만 패드 질화막(204) 상부면에 자연 산화막이 생성될 수 있다.
다음에, 도 2e에 도시한 바와 같이 제 1 건식 식각 공정을 통해 패드 질화막(204) 표면에 형성 가능한 산화막(도시 생략함)을 제거한다. 여기에서, 제 1 건식 식각 공정은, CH3F, CF4, O2, Ar을 포함하는 혼합 가스를 이용하여 수행되는데, 140 mT - 160 mT의 압력, 200 W - 400 W의 소스 전원, 100 W - 200 W의 바이어스 전원, 10 sccm - 30 sccm의 CH3F, 10 sccm - 20 sccm의 CF4, 30 sccm - 70 sccm의 O2, 100 sccm - 400 sccm의 Ar으로 수행되고, CF4에 대한 CH3F의 비율을 1.5 이하로 하며, 식각 선택비는 5 미만이 되도록 한다.
마지막으로, 도 2f에 도시한 바와 같이 제 2 건식 식각 공정을 통해 패드 질화막(204) 및 패드 산화막(202)을 제거함으로써, 도 2g에 도시한 바와 같이 실리콘 기판(200) 내체 절연 물질로 매립된 소자 분리막으로서 섀로우 트렌치 분리막(210a)을 형성한다. 여기에서, 제 2 건식 식각 공정은, CH3F, CF4, O2, Ar을 포함하는 혼합 가스를 이용하여 수행되는데, 140 mT - 160 mT의 압력, 200 W - 400 W의 소스 전원, 0 W - 200 W의 바이어스 전원, 20 sccm - 30 sccm의 CH3F, 10 sccm - 20 sccm의 CF4, 150 sccm - 250 sccm의 O2, 100 sccm - 400 sccm의 Ar으로 수행되고, CF4에 대한 CH3F의 비율을 2 이상으로 하여 수행된다.
따라서, 반도체 소자의 소자 분리막 형성 과정에서 제 1 건식 식각 공정 및 제 2 건식 식각 공정을 이용하여 패드 질화막 및 패드 산화막을 제거함으로써, 모트 발생을 방지하는 소자 분리막을 형성할 수 있다.
이상 설명한 바와 같이 본 발명은, 반도체 소자의 소자 분리막 형성 과정에서 습식 식각 공정을 이용하여 실리콘 기판 상에 형성된 패드 산화막 및 패드 질화막을 제거하는 종래 방법과는 달리, 실리콘 기판 상에 패드 산화막, 패드 질화막을 순차 증착하고, 실리콘 기판의 소정 영역에 트렌치를 형성한 후에, 절연 물질을 갭필하며, 절연 물질을 패드 질화막이 드러나도록 평탄화한 후에, 제 1 건식 식각 공정을 통해 패드 질화막 상부에 생성된 산화막을 제거하고, 제 2 건식 식각 공정을 통해 패드 질화막 및 패드 질화막을 제거함으로써, 반도체 소자의 소자 분리막 형성 과정에서 건식 식각 공정을 수행하여 패드 산화막 및 패드 질화막을 제거하므로 모트 발생을 방지할 수 있다.
또한, 반도체 소자의 소자 분리막 형성 과정에서 건식 식각 공정을 수행하여 패드 질화막 상부에 생성 가능한 산화막을 제거하고, 험프 발생 및 INWE 현상을 미연에 방지하는 반도체 소자의 소자 분리막을 형성할 수 있다.

Claims (6)

  1. 반도체 소자의 소자 분리막을 형성하는 방법으로서,
    실리콘 기판 상에 패드 산화막, 패드 질화막을 순차 증착하는 과정과,
    상기 실리콘 기판의 소정 영역에 트렌치를 형성한 후에, 절연 물질을 갭필하는 과정과,
    상기 절연 물질을 상기 패드 질화막이 드러나도록 평탄화하는 과정과,
    제 1 건식 식각 공정을 통해 상기 패드 질화막 상부에 생성된 산화막을 제거하는 과정과,
    제 2 건식 식각 공정을 통해 상기 패드 산화막 및 상기 패드 질화막을 제거하는 과정
    을 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 건식 식각 공정은 CF4에 대한 CH3F의 비율을 1.5 이하로 한 CH3F, CF4, O2, Ar을 포함하는 혼합 가스 분위기에서 수행하며, 상기 제 2 건식 식각 공정은 CF4에 대한 CH3F의 비율을 2 이상으로 한 CH3F, CF4, O2, Ar을 포함하는 혼합 가스 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 1 건식 식각 공정은, 140 mT - 160 mT 범위의 압력, 200 W - 400 W의 소스 전원, 100 W - 200 W의 바이어스 전원 조건에서 수행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 2 항에 있어서,
    상기 제 1 건식 식각 공정은, 10 sccm - 30 sccm의 CH3F, 10 sccm - 20 sccm의 CF4, 30 sccm - 70 sccm의 O2, 100 sccm - 400 sccm의 Ar을 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 2 항에 있어서,
    상기 제 2 건식 식각 공정은, 140 mT - 160 mT 범위의 압력, 200 W - 400 W의 소스 전원, 0 W - 200 W의 바이어스 전원 조건에서 수행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 2 항에 있어서,
    상기 제 2 건식 식각 공정은, 20 sccm - 30 sccm의 CH3F, 10 sccm - 20 sccm의 CF4, 150 sccm - 250 sccm의 O2, 100 sccm - 400 sccm의 Ar을 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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