CN110265290B - 增强半导体蚀刻能力的方法 - Google Patents

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Abstract

本发明提供一种用于增强半导体图案蚀刻能力的方法，包括：在半导体核心结构上沉积掩模层，其中该核心结构包括半导体衬底以及位于该半导体衬底之上的待形成图案的半导体堆叠层，其中所述掩模层沉积在所述堆叠层之上；通过离子注入在所述掩模层内掺杂离子，其中所述离子用于在蚀刻过程中钝化所述掩模层上形成的图案开孔的侧壁以提高垂直方向上的蚀刻选择性。

Description

增强半导体蚀刻能力的方法
技术领域
本发明涉及半导体制造方法，具体涉及3D NAND制造过程中的新型工艺。
背景技术
3D NAND存储器作为一种堆叠数据单元的技术提高了存储容量，降低了每一数据位的存储成本，已成为主流的存储技术。典型的3D NAND存储器包括衬底以及在衬底中心区域形成的多个堆叠层。通过对堆叠层进行多晶硅沟道刻蚀来形成沟道通孔并进一步完成栅极以及金属互连，最终完成3D NAND存储器芯片。图1示出3D NAND半导体结构蚀刻过程中的一个示例性结构，如图所示，该半导体结构包括核心结构，该核心结构包括衬底102以及在衬底上沉积的一系列堆叠层104。该半导体结构还包括在堆叠层之上沉积的硬掩模层200，其中在硬掩模层200上已经光刻有图案开孔。可以看到，通常由于3D架构下堆叠层104具有很高的高宽比，因此在对蚀刻过程中，需要增加掩模层200的厚度以满足蚀刻的技术要求，并因此增加了在掩模上开孔的难度，例如图案开孔的侧壁轮廓会有不期望的弯曲发生，进而会影响到下方的半导体核心结构上沟道开孔的质量，因此将造成良品率下降。
现有技术中通常采用在掩模层200的组成成分中掺杂杂质，通过改变掩模层成分来改变掩模层的模系数，进而改变了整个掩模层的属性，从而减少例如轮廓弯曲的发生可能性。然而这个方案带来了二个问题：一是会改变预先设计的掩模层对蚀刻的选择性，因此需要小心设计掩模层的成分构成及比例等；二是掩模层属性的变化必然导致工艺过程的变化及工艺设备的修改，因此既增加了复杂性，也带来的时间与费用上的成本上升。而且，在在掩模层的组成成分中整体掺杂杂质也会造成杂质的不必要的浪费，这是因为杂质价值体现在发生刻蚀之处以便增加刻蚀阻挡效果，避免发生侧蚀，而对于非刻蚀之处则不具有任何意义。
发明内容
本发明提出一种改进的工艺，在不改变掩模层的成份、因此进而不改变掩模层的沉积工艺的情况下，可实现杂质离子的精准注入，在改善掩模层中图案开孔的侧壁应力强度的同时，提高垂直方向上的蚀刻选择性，从而避免了侧壁轮廓发生弯曲现象，从而可有效地提高半导体器件的良品率。
按照本发明的一个方面，提供一种用于增强半导体图案蚀刻能力的方法，包括：在半导体核心结构上沉积掩模层，其中该核心结构包括半导体衬底以及位于该半导体衬底之上的待形成图案的半导体堆叠层，其中所述掩模层沉积在所述堆叠层之上；通过离子注入将预定剂量的掺杂离子注入到所述掩模层内预定注入深度以便钝化在蚀刻过程中在所述掩模层上形成的图案开孔的侧壁并提高垂直方向上的蚀刻选择性。
按照本发明的一个方面，提供一种用于增强半导体图案蚀刻能力的方法，包括：在半导体核心结构上沉积掩模层，其中该核心结构包括半导体衬底以及位于该半导体衬底之上的待形成图案的半导体堆叠层，其中所述掩模层沉积在所述堆叠层之上；在所述掩模层之上沉积用于防止驻波效应的介电抗反射涂层(DARC)；通过离子注入将第一注入剂量的掺杂离子注入所述DARC层内第一注入深度处，其中所述第一注入剂量与第一注入深度被设定以使得在所述DARC层内注入的掺杂离子可渗透进入所述掩模层。
附图说明
附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示意性示出了蚀刻过程中的半导体结构立体视图；
图2A示意性示出了根据一个实施例的蚀刻过程中的对应的半导体结构平面视图；
图2B示意性示出了形成图2A中的半导体结构的方法流程图；
图3A示意性示出了根据另一个实施例的蚀刻过程中的半导体结构平面视图；
图3B示意性示出了形成图3A中的半导体结构的方法流程图；
图4A示意性示出了根据另一个实施例的蚀刻过程中的半导体结构平面视图；
图4B示意性示出了形成图4A中的半导体结构的方法流程图；
图5示意性示出了根据另一个实施例的蚀刻过程中的半导体结构平面视图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在利用掩模转移光刻图案过程中，掩模的成分对光刻中形成的开孔的质量及蚀刻的选择性具有很大的影响，因此按照本发明，在掩模沉积过程中通过离子注入的方式掺杂离子，例如碳(C)、硼(B)、钨(W)、氮(N)或磷(P)等，来实现对掩模层的修改，从而增强了半导体图案的蚀刻能力。离子注入是现代集成电路制造中的一种非常重要的技术，其利用离子注入机实现半导体的掺杂，即将特定的杂质离子以离子加速的方式注入硅半导体晶体中改变其导电特性并最终形成晶体管结构。以下结合附图中示出的在蚀刻过程半导体结构的平面视图，描述根据本发明实施例的半导体蚀刻中增强蚀刻能力的方法。
【示例1】
如图2A所示，该半导体结构包括核心结构100，该核心结构100包括半导体衬底102以及位于该半导体衬底之上的待形成图案的半导体堆叠层104，该堆叠层104例如可以包括多层铺设的多晶硅层、绝缘层、氧化层、浮动栅等，通过蚀刻图案化，核心结构最终可形成半导体器件例如3D NAND存储器等。该结构还包括沉积在核心结构100之上用于实现堆叠层104刻蚀的掩模层200以及在掩模层200之上形成的介电抗反射涂层(DARC)300，其中在该掩模层200中注入有杂质离子，且该离子距掩模层200上表面即注入深度为d。
图2B示出了形成图2A所示的半导体结构的方法流程图。如图所示，在步骤201，在半导体衬底102上生成多个堆叠层，从而形成半导体的核心结构100。然后，进程前进到步骤203，在核心结构100上沉积掩模层200，该掩模层可以是硬掩模层。这里可以采用现有技术中已知的任意掩模沉积技术来实现掩模层200的沉积。
在完成掩模层200的沉积后，进程前进到步骤205，通过离子注入方式将预定剂量的掺杂离子注入到掩模层200内预定注入深度d处，所掺杂的离子例如可以是碳、硼、钨、氮或磷等。这里可采用现有技术已知的常规离子注入机或高电流离子注入机，将杂质离子以离子加速的方式注入已经沉积好的掩模层200中，从而改变掩模层中包含了注入离子的部分的模应力结构。按照本发明实施例，掺杂离子的注入深度与注入剂量C可根据待蚀刻的核心结构及堆叠的层数来进行设定。作为一个示例，这里将离子注入到掩模层200中的注入剂量及深度d是基于堆叠层104的高宽比(Hight Aspect Ratio,HAR)确定的，这里深度d表示所掺杂的离子距掩模层200上表面的距离。这里在确定注入剂量C时可结合现有技术中经验来设定，例如现有技术通常基于半导体的堆叠层104的高宽比在掩模层的成分中混入一定比例的掺杂离子成分来提高掩模层的模系数，因此作为一个示例，本发明在确定掺杂离子的注入剂量C时可参考现有技术的掺杂离子的混入比例来设定，从而使得在掩模层200的注入深度d处所获得的离子深度与现有技术中通过混入一定比例的掺杂离子所达到的浓度相同或近似，例如离子注入剂量可在1013至1016之间。在本发明的另一实施例中，考虑到注入的离子的扩散效应，通常注入离子会按正态分布的规律在掩模层200内扩散，如图2A所示。因此在实施例中，可对增大注入剂量以便在注入深度d处，所注入的离子最大浓度达到预期目标。这里需要指出的是，注入剂量C不应过大，以防止在包含掺杂离子的掩模层的周围分区域内发生过硬化。
在本发明的中另一实施例中，注入深度d可选择为靠近掩模层200与堆叠层104的交界处，同时控制注入深度d与注入剂量C以便掺杂离子不扩散到堆叠层104中。
本发明通过离子注入方式来实现离子注入深度与浓度的准确控制，可达到增强了掩模层应力强度，避免发生轮廓弯曲变形，并提高垂直方向上的蚀刻选择性的目标。此外，按照本发明的方案，通过在沉积好的掩模层中注入离子，在增加了掩模层的应力强度的同时，不需要改变掩模层的成份，因此对掩模的图案选择性不产生影响，而且对掩模层的沉积工艺及沉积设备也没有任何改变，因此可以采用现有技术中已知的工艺来实现掩模层200的沉积，同时通过精准注入掺杂离子而减少了掺杂离子的消耗量，因此节省了成本。
在完成离子注入操作后，可以进一步执行后续的其它处理过程以完成整个半导体器件的制作。例如，作为一个示例，离子注入之后，进程前进到步骤207，在掩模层200之上形成例如用于防止驻波效应的介电抗反射涂层(DARC)，如图2A中的300所示，由此，在光刻时，通过DARC层300将光刻图案转移到掩模层200以及核心结构100中。
按照本发明的另一个实施例，如果在掩模层200或堆叠层104的蚀刻过程发生了掩模层开孔或堆叠层内沟道孔的轮廓弯曲现象，可通过调整离子注入机的参数来消除轮廓弯曲现象，例如调整注入能量或离子注入剂量，其中注入能量直接影响到离子的注入深度。例如在注入剂量C不变情况下调整注入深度d至发生弯曲的地方；或者，在深度d不变时加大剂量C，从而通过将掺杂离子直接注入到发生弯曲的地方或使掺杂离子扩散到发生弯曲的地方来提高该地方的模应力。
【示例2】
图3A示意性示出了根据另一个实施例的蚀刻过程中的半导体结构平面视图。结合图3A所示的半导体结构，图3B描述了增强图案蚀刻能力的方法流程图。与图2A类似，首先形成半导体核心结构100，该核心结构包括半导体衬底102以及位于该半导体衬底之上的待形成图案的半导体堆叠层104。然后，在核心结构100上沉积掩模层200。
按照本示例，为了进一步提高在掩模层200内的离子注入的精准控制以提高掩模层200的蚀刻能力，按照本例，可根据待蚀刻的半导体核心结构100的高度或高宽比，在掩模层200的不同深度处分别进入离子注入，如图3A所示。具体地，在沉积掩模层200过程中，采用分段方式来完成整个掩模层200的沉积，将待沉积的掩模层200划分成多个段。作为一个示意性说明，图3A示出了掩模层200包括三个段，即具有预定的高度H1的第一段202，具有预定的高度H2的第二段204以及具有预定的高度H3的第三段206，其中每一段均采用离子注入有杂质离子例如硼或钨等。在每一段中离子注入的深度d1,d2以及d3可以相同或不同，这里每一段的注入深度d1,d2以及d3是相对于该段的上表面而言的。
在本例中，首先沉积掩模层200的第一段202，然后停止掩模沉积处理，转入离子注入处理，利用离子注入机在掩模层的第一段202内掺杂离子例如硼，并通过设置离子注入机的参数注入能量与剂量C1以使得所掺杂离子的注入位置距第一段202的上表面的距离即注入深度是d1且在深度d1处的掺杂离子具有期望浓度DC1。随后再次转换入掩模沉积处理，在已经注入有离子的第一段202之上继续掩模沉积处理，沉积具有高度H2的掩模层200的第二段204。在完成第二段204的沉积后，再次转入离子注入处理，设定离子注入机的注入能量与剂量C2以在掩模层的第二段204内通过离子注入方式掺杂离子硼，所掺杂的离子距第二段204的上表面的深度是d2且在深度d2处的掺杂离子具有期望浓度DC2。完成第二段204的离子注入后，再次转入掩模沉积处理，在已经注入有离子的第二段204之上继续未完成的掩模的第三段206的沉积。如图所示，在第三段206中仍需要进行离子注入，则在完成第三段206的沉积后通过离子注入掺杂离子例如硼，且注入的深度为d3、剂量为C3。这里需要指出的是，在针对每层的离子注入中，离子注入机的参数可根据蚀刻环境而定，可以设定为相同，从而，在第一、二、三段掩模202-206中具有相同的注入深度和离子剂量。在另一实施例中，也可以设置每层的离子注入深度和注入剂量不同。在一个实施例中，在各段中所注入的离子深度d1、d2或d3可基于堆叠层104的高宽比确定，并且可以基于在光刻图案过程中发生的掩模层开孔或堆叠层内沟道孔的轮廓弯曲现象，来调整离子注入的参数以使得形成的离子深度d1、d2或d3中的一个或多个以及剂量C1、C2、C3中的来消除轮廓弯曲现象。
在对整个掩模层200完成离子注入操作后，在掩模层200之上形成例如介电抗反射涂(DARC)层300。由此可对所形成的半导体结构执行后续的光刻图案转移工艺。由于在掩模层200的不同段上事先注入有离子，因此与图2所示的示例相比，极大增强了在蚀刻掩模层200时形成的开孔的侧壁抗压应力，保证了侧壁的直线特性。按照该示例的方案，由于仅仅是在掩模沉积中暂停了沉积处理以便转换到离子注入处理，但对掩模层的沉积工艺及沉积设备均没有任何改变，因此仍可以采用现有技术中已知的工艺来实现整个掩模层200的沉积。
图3B示出了根据本示例的通过多段离子注入实现增强图案蚀刻能力的方法流程图。如图所示，在步骤301，形成半导体的核心结构100，该核心结构包括半导体衬底102以及位于该半导体衬底之上的待形成图案的半导体堆叠层104。然后，进程前进到步骤303，开始在核心结构100上沉积掩模层200。首先，在步骤303，在核心结构100上沉积具有预定高度H1的掩模层200的第一段。完成第一段的沉积后，在步骤305转入离子注入处理，按照预定的离子注入能量与注入剂量，通过离子注入在掩模层的第一段内掺杂离子例如硼，所掺杂的离子距第一段的上表面的深度是d1。随后进入步骤307，再次转换入掩模处理，在已经注入有离子的第一段之上继续沉积具有预定高度H2的掩模层200的第二段掩模。在完成第二段掩模的沉积后，在步骤309，判断是否需要在第二段中进行离子注入。如果在步骤309判断不需要进行离子注入，则在步骤410完成了整个掩模沉积，并可进入后续处理，例如形成其它层。如果在步骤309判断需要进行离子注入，则在步骤311,按照预定的离子注入参数，通过离子注入在掩模层的第二段内继续掺杂离子，所掺杂的离子距第二段的上表面的深度是d2。依据设定的离子注入参数，这里每次注入的深度d1、d2以及注入剂量可以相同或不同。在完成第二段的离子注入后，则进入步骤312，判断是否完成了整个掩模层200的沉积，例如可判断H总-H1-H2是否等于零，其中H总表示掩模的总高度；如果不等于零，则表示还有余下的掩模层未沉积，因此进程返回到步骤307，继续沉积另一段掩模，并重复步骤309-312。则如果在步骤312确定已经完成了整个掩模层200的沉积，则进程前进到步骤310，继续后续处理，例如形成DARC层300，以及对所形成的半导体结构执行后续的光刻图案转移工艺。
【示例3】
图4A示出根据本发明另一实施例的半导体结构，与前面实施例类似，该半导体结构包括核心结构100，沉积在在核心结构100之上掩模层200，以及在掩模层200上形成的DARC层300，如图所示，其中在DARC层300中通过离子注入掺杂有离子，所掺杂的离子距离DARC层的上表面d′。
图4B示出了形成图4A所示的半导体结构的方法流程图。如图所示，在步骤401，形成半导体的核心结构100。然后，进程前进到步骤403，在核心结构100上沉积掩模层200。
在完成掩模层200的沉积后，进程前到步骤405，在掩模层200之上形成用于防止驻波效应的介电抗反射涂(DARC)层300。在完成DARC层300沉积后，进程进到步骤407，根据预定的离子深度d′,设定离子注入机的注入能量，通过离子注入在DARC层内300掺杂离子，掺杂的离子可以是碳、硼、钨、氮或磷等，以便用于在随后的蚀刻过程中钝化DARC层上的开孔的侧壁。在完成离子注入后，可执行后续的工艺，例如将光刻图案转移到DARC层300与掩模层200，在光刻过程中，由于注入的离子的作用，在DARC层与掩模层中形成的开孔侧壁轮廓不会发生变形，从而进一步保证了在核心结构100上的蚀刻效果。
按照上述示例，可以注入的离子限定在DARC层300内，而在另一示例中，也可以设定离子注入的能量与剂量，从而使得在DARC层300内的注入深度靠近DARC层300与掩模层200的边界，并且同时设定离子注入剂量以便在对DARC层300进行离子注入时使离子进一步穿透渗入到下方的掩模层200内，如图5所示，从而可进一步增强DARC层与掩模层在光刻时抗轮廓弯曲的能力，避免在DARC层与掩模层的边界处发生侧蚀，因此可进一步提高在核心结构100上的蚀刻效果。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的结构和工艺方法应该理解为用本领域中的普通方式予以实施，例如上述示例3也可以结合到示例1与示例2中，从而在对掩模层执行离子注入后，可以进一步对随后沉积的DARC层进入离子注入，从而可进一步提高蚀刻能力。
任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种用于增强半导体图案蚀刻能力的方法，包括：
在半导体核心结构上沉积掩模层，其中该核心结构包括半导体衬底以及位于该半导体衬底之上的待形成图案的半导体堆叠层，其中所述掩模层沉积在所述堆叠层之上；
通过离子注入将预定剂量的掺杂离子注入到所述掩模层内预定注入深度处以便钝化在蚀刻过程中在所述掩模层上形成的图案开孔的侧壁并提高垂直方向上的蚀刻选择性；
其中所述掩模层至少包括第一段与至少一个第二段，所述方法进一步包括：
在所述半导体核心结构上首先沉积所述掩模层的第一段；
在沉积所述第一段之后，通过离子注入将第一注入剂量的掺杂离子注入在所述第一段内第一注入深度处；
在经过掺杂的第一段之上继续沉积所述掩模层的所述至少一个第二段，以及
在所述至少一个第二段沉积完成后，通过离子注入将第二注入剂量的所述掺杂离子注入在所述至少一个第二段内的第二注入深度处。
2.如权利要求1的方法，其中，所述第一注入剂量与第二注入剂量不同，并且所述第一注入深度与第二注入深度不同。
3.如权利要求1或2的方法，进一步包括：
在所述掩模层之上形成用于防止驻波效应的介电抗反射涂层；
通过离子注入将第三注入剂量的掺杂离子注入所述介电抗反射涂层内第三深度处，其中所述第三注入剂量与第三深度被设定以使得在所述介电抗反射涂层内注入的掺杂离子可渗透进入所述掩模层。
4.如权利要求1的方法，其中，所述预定剂量和预定注入深度是基于所述堆叠层的高宽比确定的。
5.如权利要求1的方法，其中控制所述预定剂量以使得在包含所述掺杂离子的掩模层的部分区域内不会发生过硬化。
6.如权利要求1的方法，其中所述预定注入深度被设定为靠近所述掩模层与所述堆叠层的交界处，同时控制所述预定剂量以便所述掺杂离子不扩散到所述堆叠层。
7.如权利要求1或2的方法，其中所掺杂离子包括碳、硼、钨、氮或磷之一。
8.一种用于增强半导体图案蚀刻能力的方法，包括：
在半导体核心结构上沉积掩模层，其中该核心结构包括半导体衬底以及位于该半导体衬底之上的待形成图案的半导体堆叠层，其中所述掩模层沉积在所述堆叠层之上；
在所述掩模层之上沉积用于防止驻波效应的介电抗反射涂层；
通过离子注入将第一注入剂量的掺杂离子注入所述介电抗反射涂层内第一注入深度处，其中所述第一注入剂量与第一注入深度被设定以使得在所述介电抗反射涂层内注入的掺杂离子可渗透进入所述掩模层；
穿过所述介电抗反射涂层，通过离子注入将不同注入剂量的掺杂离子分别注入在所述掩模层内不同注入深度处，其中所述不同注入剂量和不同注入深度是基于所述堆叠层的高宽比确定的。
9.如权利要求8的方法，进一步包括：穿过所述介电抗反射涂层，通过离子注入将第二注入剂量的掺杂离子注入所述掩模层内第二注入深度处。
10.如权利要求9的方法，其中所述第二注入深度被设定为靠近所述掩模层与所述堆叠层的交界处，同时控制所述第二注入剂量以便所述掺杂离子不扩散到所述堆叠层。
11.如权利要求8-10之一的方法，其中所述离子包括碳、硼、钨、氮或磷之一。
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