KR102372892B1 - 집적회로 소자의 제조 방법 - Google Patents

집적회로 소자의 제조 방법 Download PDF

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Abstract

집적회로 소자를 제조하기 위하여 기판 상에 탄소 함유막 및 실리콘 함유 유기 반사방지막을 포함하는 마스크 적층 구조를 형성한 후, 상기 실리콘 함유 유기 반사방지막을 식각하여 실리콘 함유 유기 반사방지 패턴을 형성하고, 상기 실리콘 함유 유기 반사방지 패턴을 식각 마스크로 이용하여 상기 탄소 함유막을 식각하여 탄소 함유 마스크 패턴과 상기 탄소 함유 마스크 패턴의 측벽을 덮는 프로파일 제어 라이너와의 결합 구조로 이루어지는 복합 마스크 패턴을 형성한다. 상기 복합 마스크 패턴에 의해 한정되는 복수의 공간을 통해 상기 기판에 불순물 이온을 주입한다.

Description

집적회로 소자의 제조 방법 {method of manufacturing integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자의 제조 방법에 관한 것으로, 특히 미세한 선폭의 패턴들을 구비하는 집적회로 소자의 제조 방법에 관한 것이다.
최근 집적회로 소자의 다운-스케일링(down-scaling) 및 고집적화가 급속도로 진행됨에 따라 감소된 디자인 룰(design rule)을 가지는 집적회로 소자를 형성하는 데 있어서, 미세한 CD(critical dimension)를 가지는 단위 소자들을 구현하기 위하여 이온 주입 공정을 수행할 때 이온주입 마스크로서 포토레지스트 패턴 만을 이용하는 경우에는 형성하고자 하는 패턴들 또는 단위 소자들의 치수 정밀도를 보장하기 어렵다. 따라서, 포토리소그래피 공정에서의 해상도 한계를 극복하면서 형성하고자 하는 단위 소자들의 치수 정밀도를 정밀하게 제어할 수 있는 새로운 공정 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적회로 소자의 다운-스케일링에 따라 매우 미세한 CD를 가지는 미세 패턴들을 이용하여 이온주입 공정을 수행하는 경우에도 포토리소그래피 공정에서의 해상도 한계를 극복하면서 형성하고자 하는 단위 소자들의 치수 정밀도를 정밀하게 제어할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 탄소 함유막 및 실리콘 함유 유기 반사방지막을 포함하는 마스크 적층 구조를 형성한다. 상기 실리콘 함유 유기 반사방지막을 식각하여 실리콘 함유 유기 반사방지 패턴을 형성한다. 상기 실리콘 함유 유기 반사방지 패턴을 식각 마스크로 이용하여 상기 탄소 함유막을 식각하여 탄소 함유 마스크 패턴과 상기 탄소 함유 마스크 패턴의 측벽을 덮는 프로파일 제어 라이너와의 결합 구조로 이루어지는 복합 마스크 패턴을 형성한다. 상기 복합 마스크 패턴에 의해 한정되는 복수의 공간을 통해 상기 기판에 불순물 이온을 주입한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판에 복수의 활성 영역을 정의한다. 상기 복수의 활성 영역 위에 탄소 함유막 및 실리콘 함유 유기 반사방지막을 포함하는 마스크 적층 구조를 형성한다. 상기 실리콘 함유 유기 반사방지막을 식각하여 실리콘 함유 유기 반사방지 패턴을 형성한다. 상기 실리콘 함유 유기 반사방지 패턴을 식각 마스크로 이용하여 상기 탄소 함유막을 식각하여 탄소 함유 마스크 패턴과 상기 탄소 함유 마스크 패턴의 측벽을 덮는 프로파일 제어 라이너와의 결합 구조로 이루어지는 복합 마스크 패턴을 형성한다. 상기 복합 마스크 패턴을 이온주입 마스크로 이용하여 상기 복수의 활성 영역 중 일부의 활성 영역에 불순물 이온을 주입한다. 상기 실리콘 함유 유기 반사방지 패턴 및 상기 복합 마스크 패턴을 제거한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 일부를 식각하여 제1 수평 방향으로 상호 평행하게 연장되는 복수의 핀형 활성 영역을 형성한다. 상기 복수의 핀형 활성 영역 각각의 사이의 공간들을 채우는 절연막을 형성한다. 상기 절연막 및 상기 복수의 핀형 활성 영역 위에 탄소 함유막 및 실리콘 함유 유기 반사방지막을 포함하는 마스크 적층 구조를 형성한다. 상기 실리콘 함유 유기 반사방지막을 식각하여 실리콘 함유 유기 반사방지 패턴을 형성한다. 상기 실리콘 함유 유기 반사방지 패턴을 식각 마스크로 이용하여 상기 탄소 함유막을 식각하여 탄소 함유 마스크 패턴과 상기 탄소 함유 마스크 패턴의 측벽을 덮는 프로파일 제어 라이너와의 결합 구조로 이루어지는 복합 마스크 패턴을 형성한다. 상기 복합 마스크 패턴을 이온주입 마스크로 이용하여 상기 복수의 핀형 활성 영역 중 일부의 핀형 활성 영역에 불순물 이온을 주입하여 상기 복수의 핀형 활성 영역에 각각 웰(well)을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 다운-스케일링에 따라 매우 미세한 CD를 가지는 미세 패턴들을 이용하여 이온주입 공정을 수행하는 경우에도 포토리소그래피 공정에서의 해상도 한계를 극복하면서 비교적 단순화된 방법으로 이온주입 공정에 필요한 패턴들을 원하는 형상으로 형성할 수 있으며, 형성하고자 하는 단위 소자들의 치수 정밀도를 정밀하게 제어할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2f는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3r은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 이용하여 제조될 수 있는 예시적인 집적회로 소자의 회로도이다.
도 4b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 이용하여 제조될 수 있는 예시적인 집적회로 소자의 주요 구성들의 평면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대하여는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2f는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1 및 도 2a를 참조하면, 공정 P12에서, 기판(110) 상에 탄소 함유막(122) 및 실리콘 함유 유기 반사방지막(124)을 포함하는 마스크 적층 구조(MS)를 형성한다.
기판(110)은 반도체 기판으로 이루어질 수 있다. 일부 실시예들에서, 기판(110)은 Si 또는 Ge과 같은 반도체로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(110)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 또 다른 일부 실시예들에서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
탄소 함유막(122)은 SOH(spin-on hardmask) 막 또는 ACL(amorphous carbon layer)로 이루어질 수 있다. 상기 SOH 막은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 유기 화합물로 이루어질 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다.
탄소 함유막(122)을 형성하기 위하여 스핀 코팅 (spin coating) 공정 또는 CVD (chemical vapor deposition) 공정을 이용할 수 있다. 일부 실시예들에서, 탄소 함유막(122)을 형성하기 위하여 기판(110) 상에 스핀 코팅 공정에 의해 유기 화합물층을 형성할 수 있다. 상기 유기 화합물층은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체를 포함할 수 있다. 상기 유기 화합물층은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가질 수 있다. 상기 유기 화합물층을 약 150 ∼ 350 ℃의 온도하에서 약 60 초 동안 1차 베이크(bake)한 후, 약 300 ∼ 550 ℃의 온도하에서 약 30 ∼ 300 초 동안 2차 베이크하여 경화시켜 탄소 함유막(122)이 얻어질 수 있다. 탄소 함유막(122)은 약 400 ∼ 800 nm의 두께로 형성될 수 있다.
실리콘 함유 유기 반사방지막(124)은 약 10 ∼ 50 중량%의 실리콘 함량을 가지는 가교된 폴리머로 이루어질 수 있다. 일부 실시예들에서, 실리콘 함유 유기 반사방지막(124)은 시판되는 제품(예를 들면, Shin Etsu Chemical Co., Ltd.에서 시판하는 Sepr-Shb Aseries SiARC)으로부터 입수될 수 있다. 실리콘 함유 유기 반사방지막(124)은 약 50 ∼ 100 nm의 두께로 형성될 수 있다. 일부 실시예들에서, 마스크 적층 구조(MS) 중 탄소 함유막(122)의 두께는 실리콘 함유 유기 반사방지막(124)의 두께의 약 5 ∼ 10 배 일 수 있다.
도 1 및 도 2b를 참조하면, 공정 P14에서, 마스크 적층 구조(MS)(도 2a 참조) 위에 포토레지스트 패턴(PR)을 형성하고, 포토레지스트 패턴(PR)을 식각 마스크로 이용하여 실리콘 함유 유기 반사방지막(124)을 식각하여 실리콘 함유 유기 반사방지 패턴(124P)을 형성한다.
일부 실시예들에서, 포토레지스트 패턴(PR)은 포지티브형 포토레지스트로 이루어질 수 있다. 예를 들면, 포토레지스트 패턴(PR)은 산 분해성 기 (acid-labile group)를 포함하는 수지와, PAG (photo-acid generator)를 포함하는 화학증폭형 포토레지스트로 이루어질 수 있다. 포토레지스트 패턴(PR)을 형성하기 위한 노광 공정에서는 i-line (365 nm), KrF 엑시머 레이저 (248 nm), ArF 엑시머 레이저 (193nm), F2 엑시머 레이저 (157nm), 또는 EUV (13.5 nm)의 노광 파장을 이용할 수 있다. 일부 실시예들에서, 193 nm의 노광 파장을 이용하는 경우, 액침 리소그래피 (immersion lithography) 공정이 이용될 수도 있다.
실리콘 함유 유기 반사방지 패턴(124P)을 형성하기 위하여, CxFyHz 함유 가스 (x 및 y는 각각 1 내지 10의 정수이고, z는 0 내지 10의 정수)를 포함하는 프로세스 가스를 이용하여 실리콘 함유 유기 반사방지막(124)을 플라즈마 식각할 수 있다. CxFyHz 함유 가스는, 탄소(C) 및 불소(F)를 함유하는 가스, 또는 C, F 및 수소(H)를 함유하는 가스일 수 있다. 예를 들면, CxFyHz 함유 가스는 CF4, C3F6, C4F6, C4F8 , C5F8, CHF3, CH2F2, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 프로세스 가스는 아르곤(Ar)과 같은 불활성 가스를 더 포함할 수 있다.
도 1 및 도 2c를 참조하면, 공정 P16에서, 실리콘 함유 유기 반사방지 패턴(124P)을 식각 마스크로 이용하여 탄소 함유막(122)을 식각하여 탄소 함유 마스크 패턴(122P)과 탄소 함유 마스크 패턴(122P)의 측벽을 덮는 프로파일 제어 라이너(122Q)와의 결합 구조로 이루어지는 복합 마스크 패턴(122X)을 형성한다.
일부 실시예들에서, 도 2b에 예시한 바와 같이 실리콘 함유 유기 반사방지 패턴(124P) 상에 있던 포토레지스트 패턴(PR)은 탄소 함유막(122)을 식각하는 동안 탄소 함유막(122)의 식각 분위기에 의해 소모되어 제거될 수 있다. 다른 일부 실시예들에서, 공정 P16을 수행하기 전에, 실리콘 함유 유기 반사방지 패턴(124P) 상에 있던 포토레지스트 패턴(PR)을 제거하여 실리콘 함유 유기 반사방지 패턴(124P)의 상면을 노출시킬 수 있다.
복합 마스크 패턴(122X)을 형성하기 위하여, 황 함유 가스를 포함하는 식각 가스를 이용하여 탄소 함유막(122)을 플라즈마 식각할 수 있다. 상기 황 함유 가스는 COS, CS2, SO2, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 탄소 함유막(122)을 플라즈마 식각하기 위한 식각 가스는 황 함유 가스 외에, O2, CO2, H2, 및 불활성 가스 중 적어도 하나의 성분을 더 포함할 수 있다. 예를 들면, 탄소 함유막(122)을 플라즈마 식각하기 위한 식각 가스는 황 함유 가스 및 O2 가스를 포함할 수 있다.
탄소 함유막(122)을 플라즈마 식각하여 탄소 함유 마스크 패턴(122P)이 형성되는 동안, 상기 황 함유 가스로부터 유래되는 황 또는 황 함유 부산물들이 탄소 함유 마스크 패턴(122P)의 노출된 측벽에 흡착 또는 화학 결합되어 탄소 함유 마스크 패턴(122P)의 측벽에 황을 포함하는 프로파일 제어 라이너(122Q)가 형성될 수 있다. 이와 같이, 탄소 함유 마스크 패턴(122P)의 측벽이 프로파일 제어 라이너(122Q)로 보호된 복합 마스크 패턴(122X)이 얻어짐으로써, 탄소 함유막(122)을 플라즈마 식각하는 동안 또는 플라즈마 식각 후 얻어지는 탄소 함유 마스크 패턴(122P)에서 씨닝(thinning), 언더컷(undercut), 휨(bowing), 리프팅(lifting) 등과 같은 물리적 변형이 야기되는 것을 억제할 수 있다. 또한, 복합 마스크 패턴(122X)이 형성된 후, 프로파일 제어 라이너(122Q)는 복합 마스크 패턴(122X)에 의해 한정되는 복수의 공간(S1)의 내부 측벽 프로파일을 제공할 수 있다. 프로파일 제어 라이너(122Q)에 의해 한정되는 복수의 공간(S1) 각각의 내부 측벽은 기판(110)의 주면(110M)에 실질적으로 수직으로 연장되는 수직 측벽 프로파일을 가질 수 있다. 이와 같이 수직 측벽 프로파일을 제공하는 복합 마스크 패턴(122X)을 이용하여 기판(110)을 가공함으로써, 기판(110)에서의 가공 정밀도를 수 nm 오더의 매우 미세한 수준까지 엄격하게 제어할 수 있다.
탄소 함유막(122)을 플라즈마 식각하기 위한 식각 가스 중 상기 황 함유 가스는 상기 식각 가스의 총 부피를 기준으로 약 35 ∼ 50 부피%의 양으로 포함될 수 있다. 예를 들면, 탄소 함유막(122)을 플라즈마 식각하기 위한 식각 가스가 황 함유 가스 및 O2 가스를 포함하는 경우, 탄소 함유막(122)을 플라즈마 식각하는 동안 O2 가스는 상기 황 함유 가스의 유량과 같거나 더 큰 유량으로 공급될 수 있다. 일부 실시예들에서, 탄소 함유막(122)을 플라즈마 식각하기 위한 식각 가스가 COS 가스 및 O2 가스를 포함하는 경우, COS 가스 및 O2 가스의 공급 유량비는 약 1:1 내지 1:2 일 수 있다. 예를 들면, 약 40 sccm의 유량으로 공급되는 COS 가스와, 약 60 sccm의 유량으로 공급되는 O2 가스를 포함하는 식각 가스를 사용하여 탄소 함유막(122)을 플라즈마 식각할 수 있다.
탄소 함유막(122)을 플라즈마 식각하는 데 있어서, 황 함유 가스의 유량이 너무 작으면 탄소 함유막(122)을 플라즈마 식각하는 동안 상기 황 함유 가스로부터 유래되는 황 또는 황 함유 부산물들이 탄소 함유 마스크 패턴(122P)의 노출된 측벽까지 충분한 양으로 공급되지 않아 원하는 형상의 프로파일 제어 라이너(122Q)를 얻기 어려울 수 있다. 예를 들면, 탄소 함유막(122)을 플라즈마 식각하기 위한 식각 가스가 황 함유 가스 및 O2 가스를 포함하는 경우, O2 가스의 유량이 황 함유 가스의 유량의 2 배를 초과하는 경우, 탄소 함유 마스크 패턴(122P)의 측벽 중 적어도 일부가 프로파일 제어 라이너(122Q)로 덮이지 않게 될 수 있다. 이 경우, 탄소 함유 마스크 패턴(122P)의 측벽들 중 프로파일 제어 라이너(122Q)로 덮이지 않는 부분을 통해 탄소 함유 마스크 패턴(122P)의 소모되거나 휘는 등 물리적 변형이 야기될 수 있고, 그 결과 탄소 함유 마스크 패턴(122P)을 포함하는 복합 마스크 패턴(122X)에서 원하는 수직 측벽 프로파일을 얻기 어려울 수 있다.
탄소 함유막(122)을 플라즈마 식각하기 위한 식각 가스가 황 함유 가스 및 O2 가스를 포함하는 경우, 황 함유 가스의 유량이 O2 가스의 유량보다 더 크면 탄소 함유막(122)을 플라즈마 식각하는 동안 과다한 양의 식각 부산물이 생성되어 탄소 함유막(122)의 식각 속도가 너무 느려지거나, 탄소 함유막(122)이 원하는 두께만큼 식각되기 전에 식각이 종료되어버리는 현상이 나타날 수 있다.
일부 실시예들에서, 복합 마스크 패턴(122X)은 수평 방향, 예를 들면 X 방향 및/또는 Y 방향에서 적어도 100 nm의 폭을 가질 수 있다. 일부 실시예들에서, 복합 마스크 패턴(122X)의 폭에 대한 높이의 비, 즉 아스펙트비(aspect ratio)는 적어도 4, 예를 들면 약 4 내지 10 일 수 있으나, 이에 한정되는 것은 아니다.
도 1 및 도 2d를 참조하면, 공정 P18에서, 복합 마스크 패턴(122X)에 의해 한정되는 복수의 공간(S1)을 통해 기판(110)에 불순물 이온(130)을 주입하여 기판(110)에 복수의 웰(112)을 형성한다. 복수의 웰(112)은 각각 불순물 이온(130)이 주입된 불순물 영역으로 이루어질 수 있다.
불순물 이온(130)은 n 형 도판트 또는 p 형 도판트일 수 있다. 기판(110)이 4 족 반도체, 예를 들면 Si로 이루어진 경우, n 형 도판트는 인(P), 비소(As), 안티몬(Sb) 등의 5 족 원소로 이루어지고, p 형 도판트는 붕소(B)와 같은 3 족 원소로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되지 않으며, 기판(110)을 구성하는 재료에 따라 불순물 이온(130)은 다양하게 변형될 수 있다.
기판(110)에 불순물 이온(130)을 주입하는 동안 실질적으로 수직으로 연장되는 수직 측벽 프로파일을 제공하는 복합 마스크 패턴(122X)을 이온주입 마스크로 이용하므로, 기판(110)에 형성되는 복수의 웰(112)의 위치 제어를 엄격하게 할 수 있다.
도 1 및 도 2e를 참조하면, 공정 P20에서, 도 2d의 결과물로부터 실리콘 함유 유기 반사방지 패턴(124P)을 제거한다.
실리콘 함유 유기 반사방지 패턴(124P)을 제거하기 위하여 제1 식각액을 이용하는 습식 식각 공정을 수행할 수 있다. 상기 제1 식각액은 H2SO4를 포함할 수 있다. 예를 들면, 상기 제1 식각액은 H2SO4, H2O2, 및 DIW(deionized water)의 혼합물로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 식각액 중 H2SO4(순도 98 %) 및 H2O2(순도 30 %)는 약 4:1의 부피비로 포함될 수 있으나, 이에 한정되는 것은 아니다.
도 1 및 도 2f를 참조하면, 공정 P22에서, 도 2e의 결과물로부터 복합 마스크 패턴(122X)을 제거한다.
복합 마스크 패턴(122X)을 제거하기 위하여 상기 제1 식각액과는 다른 조성을 가지는 제2 식각액을 이용하는 습식 식각 공정을 수행할 수 있다. 상기 제2 식각액은 NH4OH, H2O2, 및 DIW의 혼합물로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 식각액 중 NH4OH(순도 28 %), H2O2(순도 30 %), 및 DIW는 약 1:1:5의 부피비로 포함될 수 있으나, 이에 한정되는 것은 아니다.
도 1 및 도 2a 내지 도 2f를 참조하여 설명한 집적회로 소자의 제조 방법에 의하면, 다운-스케일링에 따라 매우 미세한 CD를 가지는 복수의 웰(112)을 형성하기 위한 이온주입 공정을 수행할 때, 실질적으로 수직으로 연장되는 수직 측벽 프로파일을 제공하는 복합 마스크 패턴(122X)을 이온주입 마스크로 이용하므로, 복수의 웰(112)의 위치 및 치수 정밀도를 정밀하게 제어할 수 있다.
도 3a 내지 도 3r은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 3a 내지 도 3r에 있어서, 도 2a 내지 도 2f에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a를 참조하면, 기판(110) 위에 복수의 패드산화막 패턴(212) 및 복수의 마스크 패턴(214)을 형성한다.
복수의 패드산화막 패턴(212) 및 복수의 마스크 패턴(214)은 기판(110) 상에서 일 방향 (Y 방향)을 따라 상호 평행하게 연장될 수 있다. 일부 실시예들에서, 복수의 패드산화막 패턴(212)은 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 복수의 마스크 패턴(214)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 3b를 참조하면, 복수의 마스크 패턴(214)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 기판(110)에 복수의 셸로우 트렌치(ST)를 형성한다. 복수의 셸로우 트렌치(ST)가 형성됨에 따라, 기판(110)으로부터 수직 방향 (Z 방향)을 따라 상부로 돌출되고 일 방향 (Y 방향)으로 연장되는 복수의 핀형 활성 영역(FA)이 얻어질 수 있다. 셸로우 트렌치(ST)의 저면은 핀형 활성 영역(FA)의 상면으로부터 제1 깊이(D1)만큼 낮은 레벨에 있을 수 있다.
도 3c를 참조하면, 복수의 핀형 활성 영역(FA) 각각의 사이의 공간에서 복수의 셸로우 트렌치(ST)를 채우는 제1 분리 절연막(216)을 형성한다.
일부 실시예들에서, 제1 분리 절연막(216)은 복수의 핀형 활성 영역(FA) 각각의 양 측벽을 차례로 덮는 절연 라이너, 스트레서 라이너, 및 매립 절연막을 포함할 수 있다. 상기 절연 라이너는 각각 복수의 핀형 활성 영역(FA)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 예를 들면, 상기 절연 라이너는 열 산화 공정을 이용하여 형성된 실리콘 산화막으로 이루어질 수 있다. 상기 절연 라이너는 각각 약 10 ∼ 100 Å의 두께를 가질 수 있다. 상기 스트레서 라이너는 상기 절연 라이너를 컨포멀(conformal)하게 덮도록 균일한 두께로 형성될 수 있다. 상기 스트레서 라이너는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 상기 스트레서 라이너는 약 10 ∼ 100 Å의 두께를 가질 수 있다. 상기 스트레서 라이너를 형성하기 위하여 PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), 또는 CCP CVD (capacitor coupled plasma CVD) 공정을 이용할 수 있다. 상기 매립 절연막은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 상기 매립 절연막을 형성하기 위하여, 복수의 셸로우 트렌치(ST) 각각의 내부를 채우는 산화막을 형성한 후, 상기 산화막을 어닐링(annealing)할 수 있다. 그 후, 상기 산화막을 상부로부터 일부 제거하여 복수의 마스크 패턴(214)의 상면이 노출되도록 할 수 있다. 상기 매립 절연막은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정을 이용하여 형성될 수 있다.
복수의 마스크 패턴(214)의 상면과 제1 분리 절연막(216)의 상면에 의해 평탄화된 표면이 얻어질 수 있다. 일부 실시예들에서, 복수의 마스크 패턴(214)의 상면과 제1 분리 절연막(216)의 상면은 동일 평면상에서 연장될 수 있다.
도 3d를 참조하면, 복수의 핀형 활성 영역(FA) 중 일부 핀형 활성 영역(FA)과 이들의 주위를 감싸는 절연막들을 제거하여 기판(110)에 복수의 딥 트렌치(DT)를 형성한다.
딥 트렌치(DT)의 저면은 핀형 활성 영역(FA)의 상면으로부터 제2 깊이(D2)만큼 낮은 레벨에 있을 수 있다. 딥 트렌치(DT)의 저면의 제2 깊이(D2)는 셸로우 트렌치(ST)의 저면의 제1 깊이(D1)보다 더 깊을 수 있다. 예를 들면, 제2 깊이(D2)는 제1 깊이(D1)보다 약 50 ∼ 150 nm 더 깊을 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 복수의 딥 트렌치(DT)에 의해 기판(110)이 복수의 소자 영역으로 구분될 수 있다. 상기 복수의 소자 영역은 서로 다른 문턱 전압이 요구되는 영역들일 수 있다. 예를 들면, 상기 복수의 소자 영역 중 일부 소자 영역들은 NMOS 트랜지스터 영역들이고, 다른 일부 소자 영역들은 PMOS 트랜지스터 영역들일 수 있다.
복수의 딥 트렌치(DT)를 형성하기 위하여, 도 3c의 결과물상에 상기 결과물의 상면을 일부 노출시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 결과물의 노출된 부분들을 건식 식각하는 공정을 이용할 수 있다.
도 3e를 참조하면, 복수의 딥 트렌치(DT)를 채우는 제2 분리 절연막(218)을 형성한다. 제1 분리 절연막(216) 및 제2 분리 절연막(218)은 소자분리막(220)을 구성할 수 있다.
제2 분리 절연막(218)을 형성하기 위하여, 코팅 공정 또는 증착 공정을 이용할 수 있다. 일부 실시예들에서, 제2 분리 절연막(218)은 USG로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제2 분리 절연막(218)의 일부 영역은 제1 분리 절연막(216)과 직접 접하도록 형성될 수 있다.
일부 실시예들에서, 제2 분리 절연막(218)을 형성하기 위하여, 복수의 딥 트렌치(DT)를 채우는 절연막을 형성한 후, 복수의 마스크 패턴(214)이 노출되도록 상기 절연막의 상면을 평탄화할 수 있다. 이 때, 복수의 마스크 패턴(214)의 일부와 제1 분리 절연막(216)의 일부가 소모되어 이들의 높이가 낮아질 수 있다.
제2 분리 절연막(218)이 형성된 후, 복수의 마스크 패턴(214)의 상면과, 제1 분리 절연막(216)의 상면과, 제2 분리 절연막(218)의 상면에 의해 평탄화된 표면이 얻어질 수 있다. 일부 실시예들에서, 복수의 마스크 패턴(214)의 상면, 제1 분리 절연막(216)의 상면, 및 제2 분리 절연막(218)의 상면은 동일 평면상에서 연장될 수 있다.
도 3f를 참조하면, 도 3e의 결과물로부터 복수의 패드산화막 패턴(212) 및 복수의 마스크 패턴(214)을 제거하여 복수의 핀형 활성 영역(FA) 각각의 상면을 노출시킨다.
복수의 패드산화막 패턴(212) 및 복수의 마스크 패턴(214)이 제거된 후, 소자분리막(220)에는 복수의 핀형 활성 영역(FA) 각각의 상면을 노출시키는 복수의 홀(220H)이 형성될 수 있다. 복수의 홀(220H)은 복수의 핀형 활성 영역(FA)의 길이 방향, 즉 Y 방향을 따라 길게 연장될 수 있다.
도 3g를 참조하면, 복수의 핀형 활성 영역(FA) 및 소자분리막(220) 위에 탄소 함유막(232) 및 실리콘 함유 유기 반사방지막(234)을 포함하는 제1 마스크 적층 구조(MS1)를 형성한다.
탄소 함유막(232)은 SOH 막 또는 ACL로 이루어질 수 있다. 실리콘 함유 유기 반사방지막(234)은 약 10 ∼ 50 중량%의 실리콘 함량을 가지는 가교된 폴리머로 이루어질 수 있다. 탄소 함유막(232) 및 실리콘 함유 유기 반사방지막(234)을 형성하기 위하여 도 1의 공정 P12 및 도 2a를 참조하여 탄소 함유막(122) 및 실리콘 함유 유기 반사방지막(124)의 형성 공정에 대하여 설명한 방법을 이용할 수 있다.
탄소 함유막(232)은 소자분리막(220)의 상면과 복수의 핀형 활성 영역(FA) 각각의 상면에 직접 접하도록 형성될 수 있다. 탄소 함유막(232)은 복수의 홀(220H)을 채우도록 형성될 수 있으며, 이에 따라 탄소 함유막(232)은 복수의 핀형 활성 영역(FA)의 상면에 접하는 복수의 돌출부(232R)를 포함할 수 있다.
도 3h를 참조하면, 제1 마스크 적층 구조(MS1)(도 3g 참조) 위에 포토레지스트 패턴(PR1)을 형성하고, 포토레지스트 패턴(PR1)을 식각 마스크로 이용하여 실리콘 함유 유기 반사방지막(234)을 식각하여 실리콘 함유 유기 반사방지 패턴(234P)을 형성한다.
포토레지스트 패턴(PR1)은 기판(110)에 포함된 복수의 소자 영역들 중 어느 한 종류의 소자 영역에서 탄소 함유막(232)을 노출시키는 개구(OP1)를 가질 수 있다. 일부 실시예들에서, 포토레지스트 패턴(PR1)의 개구(OP1)를 통해 탄소 함유막(232) 중 기판(110)의 NMOS 트랜지스터 영역을 덮는 부분들이 노출될 수 있다. 다른 일부 실시예들에서, 포토레지스트 패턴(PR1)의 개구(OP1)를 통해 탄소 함유막(232) 중 기판(110)의 PMOS 트랜지스터 영역을 덮는 부분들이 노출될 수 있다. 포토레지스트 패턴(PR1)에 대한 보다 상세한 설명은 도 2b를 참조하여 포토레지스트 패턴(PR)에 대하여 설명한 바와 대체로 동일하다. 실리콘 함유 유기 반사방지 패턴(234P)을 형성하기 위한 보다 구체적인 방법은 도 2b를 참조하여 실리콘 함유 유기 반사방지 패턴(124P)의 형성 방법에 대하여 설명한 바와 같다.
도 3i를 참조하면, 실리콘 함유 유기 반사방지 패턴(234P)을 식각 마스크로 이용하여 탄소 함유막(232)을 식각하여 탄소 함유 마스크 패턴(232P)과 탄소 함유 마스크 패턴(232P)의 측벽을 덮는 프로파일 제어 라이너(232Q)와의 결합 구조로 이루어지는 복합 마스크 패턴(232X)을 형성한다.
복합 마스크 패턴(232X)을 형성하기 위하여 도 1의 공정 P16 및 도 2c를 참조하여 복합 마스크 패턴(122X)의 형성 공정에 대하여 설명한 바와 같은 방법을 이용할 수 있다. 실리콘 함유 유기 반사방지 패턴(234P) 상의 포토레지스트 패턴(PR1)(도 3h 참조)은 탄소 함유막(232)을 식각하는 동안 소모되어 제거될 수 있다. 또는, 실리콘 함유 유기 반사방지 패턴(234P) 상의 포토레지스트 패턴(PR1)을 제거하여 실리콘 함유 유기 반사방지 패턴(234P)의 상면을 노출시킨 후 탄소 함유막(232)을 식각하여 탄소 함유 마스크 패턴(232P)을 형성할 수도 있다.
일부 실시예들에서, 복합 마스크 패턴(232X)은 수평 방향, 예를 들면 X 방향 및/또는 Y 방향에서 적어도 100 nm의 폭을 가질 수 있다. 일부 실시예들에서, 복합 마스크 패턴(232X)의 폭에 대한 높이의 비, 즉 아스펙트비는 적어도 4, 예를 들면 약 4 내지 10 일 수 있으나, 이에 한정되는 것은 아니다.
복합 마스크 패턴(232X)에는 프로파일 제어 라이너(232Q)에 의해 폭이 한정되는 복수의 공간(S2)이 형성될 수 있다. 복수의 공간(S2)을 통해 복수의 핀형 활성 영역(FA) 중 일부의 상면과 소자분리막(220)의 상면이 노출될 수 있다.
도 3j를 참조하면, 복합 마스크 패턴(232X)에 의해 한정되는 복수의 공간(S2)을 통해 기판(110)에 불순물 이온(236)을 주입하여 기판(110)에 복수의 제1 웰(238)을 형성한다.
복수의 제1 웰(238)을 형성하기 위한 이온주입 공정은 도 1의 공정 P18 및 도 2d를 참조하여 복수의 웰(112)을 형성하는 방법에 대하여 설명한 바와 대체로 유사하다.
일부 실시예들에서, 복수의 제1 웰(238)은 NMOS 트랜지스터 영역의 활성 영역을 제공할 수 있다. 이 경우, 불순물 이온(236)은 p 형 도판트로 이루어질 수 있으며, 복수의 제1 웰(238)은 각각 p 형 도판트로 도핑된 p 형 웰일 수 있다. 다른 일부 실시예들에서, 복수의 제1 웰(238)은 PMOS 트랜지스터 영역의 활성 영역을 제공할 수 있다. 이 경우, 불순물 이온(236)은 n 형 도판트로 이루어질 수 있으며, 복수의 제1 웰(238)은 각각 n 형 도판트로 도핑된 n 형 웰일 수 있다.
도 3k를 참조하면, 도 3j의 결과물로부터 실리콘 함유 유기 반사방지 패턴(234P) 및 복합 마스크 패턴(232X)을 제거한다.
실리콘 함유 유기 반사방지 패턴(234P) 및 복합 마스크 패턴(232X)을 제거하기 위하여, 도 1의 공정 P20 및 공정 P22와, 도 2e 및 도 2f를 참조하여 실리콘 함유 유기 반사방지 패턴(124P) 및 복합 마스크 패턴(122X)의 제거 방법에 대하여 설명한 바와 같은 방법을 이용할 수 있다.
실리콘 함유 유기 반사방지 패턴(234P) 및 복합 마스크 패턴(232X)이 제거된 후, 기판(110) 상에서 소자분리막(220)의 상면과 복수의 핀형 활성 영역(FA) 각각의 상면이 다시 노출될 수 있다.
도 3l을 참조하면, 복수의 핀형 활성 영역(FA) 및 소자분리막(220) 위에 탄소 함유막(242) 및 실리콘 함유 유기 반사방지막(244)을 포함하는 제2 마스크 적층 구조(MS2)를 형성한다.
탄소 함유막(242) 및 실리콘 함유 유기 반사방지막(244)을 형성하기 위하여 도 1의 공정 P12 및 도 2a를 참조하여 탄소 함유막(122) 및 실리콘 함유 유기 반사방지막(124)의 형성에 대하여 설명한 바와 같은 방법을 이용할 수 있다. 탄소 함유막(242)은 소자분리막(220)의 상면과 복수의 핀형 활성 영역(FA) 각각의 상면에 직접 접하도록 형성될 수 있다. 탄소 함유막(242)은 복수의 홀(220H)을 채우도록 형성될 수 있으며, 이에 따라 탄소 함유막(242)은 복수의 핀형 활성 영역(FA)의 상면에 접하는 복수의 돌출부(242R)를 포함할 수 있다.
도 3m을 참조하면, 제2 마스크 적층 구조(MS2)(도 3l 참조) 위에 포토레지스트 패턴(PR2)을 형성하고, 포토레지스트 패턴(PR2)을 식각 마스크로 이용하여 실리콘 함유 유기 반사방지막(244)을 식각하여 실리콘 함유 유기 반사방지 패턴(244P)을 형성한다.
포토레지스트 패턴(PR2)은 개구(OP2)를 가질 수 있다. 일부 실시예들에서, 기판(110)에 형성된 복수의 제1 웰(238)이 NMOS 트랜지스터 영역의 활성 영역을 제공하는 경우, 개구(OP2)를 통해 탄소 함유막(242) 중 기판(110)의 PMOS 트랜지스터 영역을 덮는 부분들이 노출될 수 있다. 다른 일부 실시예들에서, 기판(110)에 형성된 복수의 제1 웰(238)이 PMOS 트랜지스터 영역의 활성 영역을 제공하는 경우, 개구(OP2)를 통해 탄소 함유막(242) 중 기판(110)의 NMOS 트랜지스터 영역을 덮는 부분들이 노출될 수 있다. 포토레지스트 패턴(PR2)에 대한 보다 상세한 설명은 도 2b를 참조하여 포토레지스트 패턴(PR)에 대하여 설명한 바와 대체로 동일하다. 실리콘 함유 유기 반사방지 패턴(244P)을 형성하기 위한 보다 구체적인 방법은 도 2b를 참조하여 실리콘 함유 유기 반사방지 패턴(124P)의 형성 방법에 대하여 설명한 바와 같다.
도 3n을 참조하면, 실리콘 함유 유기 반사방지 패턴(244P)을 식각 마스크로 이용하여 탄소 함유막(242)(도 3m 참조)을 식각하여 탄소 함유 마스크 패턴(242P)과 탄소 함유 마스크 패턴(242P)의 측벽을 덮는 프로파일 제어 라이너(242Q)와의 결합 구조로 이루어지는 복합 마스크 패턴(242X)을 형성한다.
복합 마스크 패턴(242X)을 형성하기 위하여 도 1의 공정 P16 및 도 2c를 참조하여 복합 마스크 패턴(122X)의 형성 방법에 대하여 설명한 바와 같은 방법을 이용할 수 있다. 실리콘 함유 유기 반사방지 패턴(244P) 상의 포토레지스트 패턴(PR2)(도 3m 참조)은 탄소 함유막(242)을 식각하는 동안 소모되어 제거될 수 있다. 또는, 실리콘 함유 유기 반사방지 패턴(244P) 상의 포토레지스트 패턴(PR2)을 제거하여 실리콘 함유 유기 반사방지 패턴(244P)의 상면을 노출시킨 후 탄소 함유막(242)을 식각하여 탄소 함유 마스크 패턴(242P)을 형성할 수도 있다. 복합 마스크 패턴(242X)에는 프로파일 제어 라이너(242Q)에 의해 폭이 한정되는 복수의 공간(S3)이 형성될 수 있다. 복수의 공간(S3)을 통해 복수의 핀형 활성 영역(FA) 중 일부의 상면과 소자분리막(220)의 상면이 노출될 수 있다.
도 3o를 참조하면, 복합 마스크 패턴(242X)에 의해 한정되는 공간(S3)을 통해 기판(110)에 불순물 이온(246)을 주입하여 기판(110)에 제2 웰(248)을 형성한다. 본 예에서는 1 개의 제2 웰(248)이 도시되어 있으나, 기판(110)에는 복수의 제2 웰(248)이 형성될 수 있다.
제2 웰(248)을 형성하기 위한 이온주입 공정은 도 1의 공정 P18 및 도 2d를 참조하여 복수의 웰(112)을 형성하는 방법에 대하여 설명한 바와 대체로 유사하다.
일부 실시예들에서, 복수의 제1 웰(238)이 NMOS 트랜지스터 영역의 활성 영역을 제공하는 경우, 제2 웰(248)은 PMOS 트랜지스터 영역의 활성 영역을 제공할 수 있다. 이 경우, 불순물 이온(246)은 n 형 도판트로 이루어질 수 있으며, 제2 웰(248)은 n 형 도판트로 도핑된 n 형 웰일 수 있다. 다른 일부 실시예들에서, 복수의 제1 웰(238)이 PMOS 트랜지스터 영역의 활성 영역을 제공하는 경우, 제2 웰(248)은 NMOS 트랜지스터 영역의 활성 영역을 제공할 수 있다. 이 경우, 제2 웰(248)은 p 형 도판트로 도핑된 p 형 웰일 수 있다.
도 3p를 참조하면, 도 3o의 결과물로부터 실리콘 함유 유기 반사방지 패턴(244P) 및 복합 마스크 패턴(242X)을 제거한다.
실리콘 함유 유기 반사방지 패턴(244P) 및 복합 마스크 패턴(242X)을 제거하기 위하여, 도 1의 공정 P20 및 공정 P22와, 도 2e 및 도 2f를 참조하여 실리콘 함유 유기 반사방지 패턴(124P) 및 복합 마스크 패턴(122X)의 제거 방법에 대하여 설명한 바와 같은 방법을 이용할 수 있다.
실리콘 함유 유기 반사방지 패턴(244P) 및 복합 마스크 패턴(242X)이 제거된 후, 소자분리막(220)의 상면과 복수의 핀형 활성 영역(FA) 각각의 상면이 다시 노출될 수 있다.
도 3q를 참조하면, 소자분리막(220)의 일부를 제거하기 위한 리세스(recess) 공정을 수행하여 복수의 핀형 활성 영역(FA) 각각의 상부를 노출시킨다.
일부 실시예들에서, 상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다. 상기 리세스 공정을 수행하는 동안, 복수의 핀형 활성 영역(FA) 각각의 상부가 식각 분위기 및/또는 식각 후 세정 분위기에 노출됨으로써 식각 및/또는 세정에 의해 그 외측 표면으로부터 일부가 소모되어, 도 3q에 예시한 바와 같이 복수의 핀형 활성 영역(FA) 각각의 상부의 폭이 감소될 수 있다.
일부 실시예들에서, 소자분리막(220) 위로 노출된 복수의 핀형 활성 영역(FA) 각각의 상부에 문턱 전압 조절용 불순물을 주입하기 위한 이온주입 공정을 수행할 수 있다. 이 때, 도 3j에 예시한 복합 마스크 패턴(232X) 및 실리콘 함유 유기 반사방지 패턴(234P)의 조합과 유사한 구성을 가지는 이온주입 마스크를 이용하여 복수의 제1 웰(238)에 있는 복수의 핀형 활성 영역(FA)의 상부에 문턱 전압 조절용 불순물을 이온 주입할 수 있다. 또한, 도 3n에 예시한 복합 마스크 패턴(242X) 및 실리콘 함유 유기 반사방지 패턴(244P)의 조합과 유사한 구성의 이온주입 마스크를 이용하여 제2 웰(248)에 있는 복수의 핀형 활성 영역(FA)의 상부에 문턱 전압 조절용 불순물을 이온 주입할 수 있다. 복수의 제1 웰(238) 및 제2 웰(248) 중 NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P), 비소(As), 또는 안티몬(Sb) 이온을 주입할 수 있다.
도 3r을 참조하면, 복수의 핀형 활성 영역(FA) 상에 복수의 소스/드레인 영역(도시 생략)을 형성한 후, 복수의 핀형 활성 영역(FA) 상에 복수의 게이트 유전막(262), 복수의 게이트 라인(264), 및 복수의 절연 캡핑막(266)을 형성할 수 있다. 복수의 게이트 라인(264) 중 이웃하는 2 개의 게이트 라인(264) 사이에는 게이트 컷 절연막(268)이 형성될 수 있다. 게이트 컷 절연막(268)은 복수의 게이트 유전막(262), 복수의 게이트 라인(264), 및 복수의 절연 캡핑막(266)을 형성하기 전에 형성될 수 있다.
일부 실시예들에서, 복수의 게이트 유전막(262)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 일부 실시예들에서, 핀형 활성 영역(FA)과 게이트 유전막(262)과의 사이에 인터페이스막(도시 생략)이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(264)은 금속 질화막, 금속막, 도전성 캡핑막, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화막 및 상기 금속막은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 게이트 라인(264)은 일함수 금속 함유막 포함할 수 있다. 상기 일함수 금속 함유막은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 게이트 라인(264)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 절연 캡핑막(266) 및 게이트 컷 절연막(268)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 복수의 게이트 유전막(262), 복수의 게이트 라인(264), 및 복수의 절연 캡핑막(266)을 형성하기 위하여 게이트-라스트 (gate-last) 공정 (또는, RPG (replacement poly-gate) 공정이라 칭해질 수 있음)을 이용할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 3a 내지 도 3r를 참조하여 설명한 집적회로 소자의 제조 방법에 의하면, 다운-스케일링에 따라 매우 미세한 CD를 가지는 복수의 제1 웰(238) 및 제2 웰(248)을 형성하기 위한 이온주입 공정을 수행할 때, 실질적으로 수직으로 연장되는 수직 측벽 프로파일을 제공하는 복합 마스크 패턴(232X, 242X)을 이온주입 마스크로 이용하므로, 복수의 제1 웰(238) 및 제2 웰(248)의 위치 및 치수 정밀도를 정밀하게 제어할 수 있다.
이상, 도 1 내지 도 3r을 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법에 대하여 설명하였으나, 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양한 구조의 집적회로 소자를 제조할 수 있다. 또한, 도 3a 내지 도 3r을 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법을 수평형(planar) MOSFET을 포함하는 집적회로 소자의 제조 방법에도 유사하게 적용할 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 이용하여 제조될 수 있는 예시적인 집적회로 소자(300)의 회로도이다. 도 4a에는 6 개의 트랜지스터를 포함하는 6T SRAM 셀의 회로도를 예시하였다. 도 4b는 도 4a에 예시한 집적회로 소자(300)의 주요 구성들의 예시적인 평면도이다.
도 4a를 참조하면, 집적회로 소자(300)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)의 게이트는 각각 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터로 이루어질 수 있다.
제1 인버터(INV1) 및 제2 인버터(INV2)가 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
도 4b를 참조하면, 집적회로 소자(300)는 기판상에 행렬로 배열된 복수의 SRAM 셀(310A, 310B, 310C, 310D)을 포함하는 SRAM 어레이(310)를 포함한다. 도 4b에는 1 개의 메모리 셀 당 6 개의 FinFET을 포함하는 4 개의 SRAM 셀(310A, 310B, 310C, 310D)이 예시되어 있다. 복수의 SRAM 셀(310A, 310B, 310C, 310D)은 각각 도 4a에 예시한 회로 구성을 가질 수 있다.
복수의 SRAM 셀(310A, 310B, 310C, 310D)은 각각 기판, 예를 들면 도 2a 내지 도 3r에 예시한 기판(110)으로부터 돌출되고 일 방향 (Y 방향)을 따라 서로 평행하게 연장되는 복수의 핀형 활성 영역(FA)을 포함한다.
복수의 SRAM 셀(310A, 310B, 310C, 310D)에는 복수의 게이트 라인(GL)이 복수의 핀형 활성 영역(FA)의 상부를 덮으면서 복수의 핀형 활성 영역(FA)과 교차하는 방향 (X 방향)으로 연장될 수 있다. 복수의 SRAM 셀(310A, 310B, 310C, 310D)에서, 복수의 핀형 활성 영역(FA) 각각의 사이의 이격 거리는 일정할 수도 있고, 위치에 따라 다를 수 있다.
복수의 SRAM 셀(310A, 310B, 310C, 310D)을 구성하는 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 및 제2 패스 트랜지스터(PS2)는 각각 복수의 게이트 라인(GL)과 복수의 핀형 활성 영역(FA)이 교차하는 교차점에 형성되는 복수의 FinFET 소자로 구현될 수 있다.
예를 들면, SRAM 셀(410A) 내에서는 복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(GL)과의 사이의 6 개의 교차점에 각각 트랜지스터가 형성되고, 이들은 제1 패스 트랜지스터(PS1), 제2 패스 트랜지스터(PS2), 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 풀업 트랜지스터(PU1), 및 제2 풀업 트랜지스터(PU2)를 포함할 수 있다.
제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 각각 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 패스 트랜지스터(PS1), 및 제2 패스 트랜지스터(PS2)는 각각 NMOS 트랜지스터로 이루어질 수 있다.
집적회로 소자(300)를 제조하기 위하여 도 1 내지 도 3r을 참조하여 설명한 방법들 중 적어도 하나의 방법을 이용할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
112: 웰, 122P: 탄소 함유 마스크 패턴, 122Q: 프로파일 제어 라이너, 122X: 복합 마스크 패턴, 124P: 실리콘 함유 유기 반사방지 패턴, 130: 불순물 이온.

Claims (10)

  1. 기판 상에 탄소 함유막 및 실리콘 함유 유기 반사방지막을 포함하는 마스크 적층 구조를 형성하는 단계와,
    상기 실리콘 함유 유기 반사방지막을 식각하여 실리콘 함유 유기 반사방지 패턴을 형성하는 단계와,
    상기 실리콘 함유 유기 반사방지 패턴을 식각 마스크로 이용하여 상기 탄소 함유막을 식각하여 탄소 함유 마스크 패턴과 상기 탄소 함유 마스크 패턴의 측벽을 덮는 프로파일 제어 라이너와의 결합 구조로 이루어지는 복합 마스크 패턴을 형성하는 단계와,
    상기 복합 마스크 패턴에 의해 한정되는 복수의 공간을 통해 상기 기판에 불순물 이온을 주입하는 단계를 포함하는 집적회로 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘 함유 유기 반사방지 패턴을 형성하는 단계에서는 CxFyHz 함유 가스 (x 및 y는 각각 1 내지 10의 정수이고, z는 0 이상의 정수)를 이용하여 상기 실리콘 함유 유기 반사방지막을 플라즈마 식각하는 집적회로 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 복합 마스크 패턴을 형성하는 단계는 황 함유 가스를 포함하는 식각 가스를 이용하여 상기 탄소 함유막을 플라즈마 식각하는 단계를 포함하고,
    상기 프로파일 제어 라이너는 황을 포함하는 집적회로 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 황 함유 가스는 COS, CS2, SO2, 또는 이들의 조합으로 이루어지는 집적회로 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 식각 가스는 O2 가스를 더 포함하고,
    상기 탄소 함유막을 플라즈마 식각하는 동안 상기 황 함유 가스는 제1 유량으로 공급되고 O2 가스는 상기 제1 유량과 같거나 더 큰 제2 유량으로 공급되는 집적회로 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 불순물 이온을 주입하는 단계 후,
    H2SO4를 포함하는 제1 식각액을 이용하여 상기 실리콘 함유 유기 반사방지 패턴을 제거하는 단계와,
    상기 제1 식각액과는 다른 조성을 가지는 제2 식각액을 이용하여 상기 복합 마스크 패턴을 제거하는 단계를 더 포함하는 집적회로 소자의 제조 방법.
  7. 기판에 복수의 활성 영역을 정의하는 단계와,
    상기 복수의 활성 영역 위에 탄소 함유막 및 실리콘 함유 유기 반사방지막을 포함하는 마스크 적층 구조를 형성하는 단계와,
    상기 실리콘 함유 유기 반사방지막을 식각하여 실리콘 함유 유기 반사방지 패턴을 형성하는 단계와,
    상기 실리콘 함유 유기 반사방지 패턴을 식각 마스크로 이용하여 상기 탄소 함유막을 식각하여 탄소 함유 마스크 패턴과 상기 탄소 함유 마스크 패턴의 측벽을 덮는 프로파일 제어 라이너와의 결합 구조로 이루어지는 복합 마스크 패턴을 형성하는 단계와,
    상기 복합 마스크 패턴을 이온주입 마스크로 이용하여 상기 복수의 활성 영역 중 일부의 활성 영역에 불순물 이온을 주입하는 단계와,
    상기 실리콘 함유 유기 반사방지 패턴 및 상기 복합 마스크 패턴을 제거하는 단계를 포함하는 집적회로 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 실리콘 함유 유기 반사방지 패턴을 형성하는 단계 및 상기 복합 마스크 패턴을 형성하는 단계에서는 각각 플라즈마를 이용하는 건식 식각 공정을 이용하고,
    상기 실리콘 함유 유기 반사방지 패턴 및 상기 복합 마스크 패턴을 제거하는 단계에서는 각각 습식 식각 공정을 이용하는 집적회로 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 복합 마스크 패턴을 형성하는 단계는 황 함유 가스를 포함하는 식각 가스를 이용하여 상기 탄소 함유막을 플라즈마 식각하는 단계를 포함하고,
    상기 프로파일 제어 라이너는 상기 황 함유 가스로부터 유래되는 황을 포함하는 집적회로 소자의 제조 방법.
  10. 기판의 일부를 식각하여 제1 수평 방향으로 상호 평행하게 연장되는 복수의 핀형 활성 영역을 형성하는 단계와,
    상기 복수의 핀형 활성 영역 각각의 사이의 공간들을 채우는 절연막을 형성하는 단계와,
    상기 절연막 및 상기 복수의 핀형 활성 영역 위에 탄소 함유막 및 실리콘 함유 유기 반사방지막을 포함하는 마스크 적층 구조를 형성하는 단계와,
    상기 실리콘 함유 유기 반사방지막을 식각하여 실리콘 함유 유기 반사방지 패턴을 형성하는 단계와,
    상기 실리콘 함유 유기 반사방지 패턴을 식각 마스크로 이용하여 상기 탄소 함유막을 식각하여 탄소 함유 마스크 패턴과 상기 탄소 함유 마스크 패턴의 측벽을 덮는 프로파일 제어 라이너와의 결합 구조로 이루어지는 복합 마스크 패턴을 형성하는 단계와,
    상기 복합 마스크 패턴을 이온주입 마스크로 이용하여 상기 복수의 핀형 활성 영역 중 일부의 핀형 활성 영역에 불순물 이온을 주입하여 상기 복수의 핀형 활성 영역에 각각 웰(well)을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
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