KR102392058B1 - 집적회로 소자의 제조 방법 - Google Patents

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Abstract

집적회로 소자를 제조하기 위하여, 기판 상에 형성된 복수의 핀형 활성 영역 상에 확산 버퍼막 및 탄소 함유막을 차례로 형성한다. 상기 확산 버퍼막을 이용하여 상기 복수의 핀형 활성 영역으로의 산소 확산을 차단하면서 산소 원자를 포함하는 식각 가스를 이용하여 상기 탄소 함유막을 식각하여, 상기 확산 버퍼막의 일부를 노출시키는 개구를 가지는 탄소 함유 마스크 패턴을 형성한다. 상기 탄소 함유 마스크 패턴을 이온주입 마스크로 이용하여 상기 개구 및 상기 확산 버퍼막을 통해 상기 복수의 핀형 활성 영역 중에서 선택되는 일부의 핀형 활성 영역에 불순물 이온을 주입한다.

Description

집적회로 소자의 제조 방법 {method of manufacturing integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자의 제조 방법에 관한 것으로, 특히 미세한 선폭의 패턴들을 구비하는 집적회로 소자의 제조 방법에 관한 것이다.
집적회로 소자의 다운-스케일링(down-scaling) 및 고집적화가 급속도로 진행됨에 따라 감소된 디자인 룰(design rule)을 가지는 집적회로 소자를 제조하기 위한 새로운 기술 개발이 필요하다. 예를 들면, 미세한 CD(critical dimension)를 가지는 패턴들을 구현하기 위한 포토리소그래피 공정을 수행할 때 마스크 패턴으로서 포토레지스트 패턴만을 이용하는 경우에는 형성하고자 하는 패턴들 또는 단위 소자들의 치수 정밀도를 보장하기 어렵다. 이를 개선하기 위하여 포토리소그래피 공정을 수행할 때 다중층 구조의 마스크 패턴을 이용하는 경우, 상기 다중층 구조의 패터닝을 위한 다양한 식각 공정들이 추가되고, 상기 식각 공정들을 수행할 때 하부 구조물들이 손상되어 원하는 치수 정밀도 및 원하는 전기적 특성을 가지는 집적회로 소자를 제조하는 데 어려움이 있다. 따라서, 포토리소그래피 공정에서의 해상도 한계를 극복하면서, 다중층 구조의 패터닝을 위한 식각 공정을 수행하는 동안 하부 패턴들에 악영향이 미치는 것을 방지할 수 있는 새로운 공정 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적회로 소자의 다운-스케일링에 따라 미세한 CD를 가지는 미세 패턴들을 형성하기 위한 포토리소그래피 공정에서의 해상 한계를 극복하면서, 다중층 구조의 패터닝을 위한 식각 공정시 하부 패턴들에 악영향이 미치는 것을 방지함으로써 하부 패턴들에 결함이 발생하는 것을 억제하여 형성하고자 하는 단위 소자들의 치수 정밀도를 정밀하게 제어할 수 있고 원하는 전기적 특성을 확보할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판에 복수의 핀형 활성 영역을 형성한다. 상기 복수의 핀형 활성 영역 상에 확산 버퍼막을 형성한다. 상기 확산 버퍼막 상에 탄소 함유막을 형성한다. 상기 확산 버퍼막을 이용하여 상기 복수의 핀형 활성 영역으로의 산소 확산을 차단하면서 산소 원자를 포함하는 식각 가스를 이용하여 상기 탄소 함유막을 식각하여, 상기 확산 버퍼막의 일부를 노출시키는 개구를 가지는 탄소 함유 마스크 패턴을 형성한다. 상기 탄소 함유 마스크 패턴을 이온주입 마스크로 이용하여 상기 개구 및 상기 확산 버퍼막을 통해 상기 복수의 핀형 활성 영역 중에서 선택되는 일부의 핀형 활성 영역에 불순물 이온을 주입한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 복수의 핀형 활성 영역을 가지는 기판 상에 확산 버퍼막을 형성한다. 상기 확산 버퍼막 상에 제1 마스크 적층 구조를 형성한다. 상기 제1 마스크 적층 구조를 식각하여 상기 확산 버퍼막의 제1 영역을 노출시키는 제1 개구를 가지고 상기 확산 버퍼막의 제2 영역을 덮는 제1 마스크 패턴을 형성한다. 제1 마스크 패턴을 이온주입 마스크로 이용하여 상기 제1 개구 및 상기 확산 버퍼막의 상기 제1 영역을 통해 상기 복수의 핀형 활성 영역 중에서 선택되는 제1 그룹의 핀형 활성 영역에 제1 불순물 이온을 주입한다. 상기 제1 마스크 패턴을 제거하여 상기 확산 버퍼막의 상기 제2 영역을 노출시킨다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 일부를 식각하여 상호 평행하게 연장되는 복수의 핀형 활성 영역을 형성한다. 상기 복수의 핀형 활성 영역 각각의 사이의 공간들을 채우는 절연막을 형성한다. 상기 복수의 핀형 활성 영역 및 상기 절연막 위에 확산 버퍼막을 형성한다. 상기 확산 버퍼막 위에 다중층으로 이루어지는 마스크 적층 구조를 형성한다. 상기 확산 버퍼막을 이용하여 상기 복수의 핀형 활성 영역으로의 산소 확산을 차단하면서 상기 마스크 적층 구조를 식각하여 상기 확산 버퍼막의 일부를 노출시키는 개구를 가지는 마스크 패턴을 형성한다. 상기 마스크 패턴을 이온주입 마스크로 이용하여 상기 개구 및 상기 확산 버퍼막을 통해 상기 복수의 핀형 활성 영역 중에서 선택된 핀형 활성 영역에 불순물 이온을 주입하여 상기 선택된 핀형 활성 영역에 웰(well)을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 다운-스케일링에 따라 미세한 CD를 가지는 미세 패턴 형성 공정에서, 포토리소그래피 공정에서의 해상 한계를 극복하면서, 다중층 구조의 패터닝을 위한 식각 공정시 하부 패턴들에 악영향이 미치는 것을 방지함으로써 하부 패턴들에 결함이 발생하는 것을 억제하여, 형성하고자 하는 단위 소자들의 치수 정밀도를 정밀하게 제어할 수 있고, 원하는 전기적 특성을 확보함으로써 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1t는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2h는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 이용하여 제조될 수 있는 예시적인 집적회로 소자의 회로도이다.
도 3b는 도 3a에 예시한 집적회로 소자의 주요 구성들의 예시적인 평면도이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에서 사용되는 확산 버퍼막에 의한 핀형 활성 영역의 산화 억제 효과를 평가한 결과를 나타낸 그래프이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a 내지 도 1t는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 기판(110) 상에 복수의 패드산화막 패턴(112) 및 복수의 마스크 패턴(114)을 형성한다.
기판(110)은 반도체 기판으로 이루어질 수 있다. 일부 실시예들에서, 기판(110)은 Si 또는 Ge과 같은 반도체로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(110)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다.
복수의 패드산화막 패턴(112) 및 복수의 마스크 패턴(114)은 기판(110) 상에서 일 방향 (Y 방향)을 따라 상호 평행하게 연장될 수 있다. 일부 실시예들에서, 복수의 패드산화막 패턴(112)은 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 복수의 마스크 패턴(114)은 실리콘 질화막으로 이루어질 수 있다.
도 1b를 참조하면, 복수의 마스크 패턴(114)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 기판(110)에 복수의 셸로우 트렌치(ST)를 형성한다. 복수의 셸로우 트렌치(ST)가 형성됨에 따라, 기판(110)으로부터 수직 방향 (Z 방향)을 따라 상부로 돌출되고 일 방향 (Y 방향)으로 연장되는 복수의 핀형 활성 영역(FA)이 얻어질 수 있다. 셸로우 트렌치(ST)의 저면은 핀형 활성 영역(FA)의 상면으로부터 제1 깊이(D1)만큼 낮은 레벨에 있을 수 있다.
도 1c를 참조하면, 복수의 핀형 활성 영역(FA) 각각의 사이의 공간에서 복수의 셸로우 트렌치(ST)를 채우는 제1 소자 분리막(116)을 형성한다.
제1 소자 분리막(116)은 절연막으로 이루어질 수 있다. 일부 실시예들에서, 제1 소자 분리막(116)은 복수의 핀형 활성 영역(FA) 각각의 양 측벽을 차례로 덮는 절연 라이너, 스트레서 라이너, 및 매립 절연막을 포함할 수 있다. 상기 절연 라이너는 각각 복수의 핀형 활성 영역(FA)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 예를 들면, 상기 절연 라이너는 열 산화 공정을 이용하여 형성된 실리콘 산화막으로 이루어질 수 있다. 상기 절연 라이너는 각각 약 10 ∼ 100 Å의 두께를 가질 수 있다. 상기 스트레서 라이너는 상기 절연 라이너를 컨포멀(conformal)하게 덮도록 균일한 두께로 형성될 수 있다. 상기 스트레서 라이너는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 상기 스트레서 라이너는 약 10 ∼ 100 Å의 두께를 가질 수 있다. 상기 스트레서 라이너를 형성하기 위하여 PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), 또는 CCP CVD (capacitor coupled plasma CVD) 공정을 이용할 수 있다. 상기 매립 절연막은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 상기 매립 절연막을 형성하기 위하여, 복수의 셸로우 트렌치(ST) 각각의 내부를 채우면서 복수의 마스크 패턴(114)의 상면을 덮는 산화막을 형성한 후, 상기 산화막을 어닐링(annealing)할 수 있다. 그 후, 상기 산화막을 상부로부터 일부 제거하여 복수의 마스크 패턴(114)의 상면이 노출되도록 할 수 있다. 상기 매립 절연막은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정을 이용하여 형성될 수 있다.
복수의 마스크 패턴(114)의 상면과 제1 소자 분리막(116)의 상면에 의해 평탄화된 표면이 얻어질 수 있다. 일부 실시예들에서, 복수의 마스크 패턴(114)의 상면과 제1 소자 분리막(116)의 상면은 동일 평면상에서 연장될 수 있다.
도 1d를 참조하면, 복수의 핀형 활성 영역(FA) 중 일부 핀형 활성 영역(FA)과 이들의 주위를 감싸는 절연막들을 제거하여 기판(110)에 복수의 딥 트렌치(DT)를 형성한다.
딥 트렌치(DT)의 저면은 핀형 활성 영역(FA)의 상면으로부터 제2 깊이(D2)만큼 낮은 레벨에 있을 수 있다. 딥 트렌치(DT)의 저면의 제2 깊이(D2)는 셸로우 트렌치(ST)의 저면의 제1 깊이(D1)보다 더 깊을 수 있다. 예를 들면, 제2 깊이(D2)는 제1 깊이(D1)보다 약 50 ∼ 150 nm 더 깊을 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 복수의 딥 트렌치(DT)에 의해 기판(110)이 복수의 소자 영역으로 구분될 수 있다. 상기 복수의 소자 영역은 서로 다른 문턱 전압이 요구되는 영역들일 수 있다. 예를 들면, 상기 복수의 소자 영역 중 일부 소자 영역들은 NMOS 트랜지스터 영역들이고, 다른 일부 소자 영역들은 PMOS 트랜지스터 영역들일 수 있다.
복수의 딥 트렌치(DT)를 형성하기 위하여, 도 1c의 결과물상에 상기 결과물의 상면을 일부 노출시키는 포토레지스트 패턴(도시 생략)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 결과물의 노출된 부분들 중 일부를 건식 식각할 수 있다. 그 후, 상기 포토레지스트 패턴을 제거할 수 있다.
도 1e를 참조하면, 복수의 딥 트렌치(DT)를 채우는 제2 소자 분리막(118)을 형성한다. 제1 소자 분리막(116) 및 제2 소자 분리막(118)은 소자분리막(120)을 구성할 수 있다.
제2 소자 분리막(118)을 형성하기 위하여, 코팅 공정 또는 증착 공정을 이용할 수 있다. 일부 실시예들에서, 제2 소자 분리막(118)은 USG로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제2 소자 분리막(118)의 일부 영역은 제1 소자 분리막(116)과 직접 접하도록 형성될 수 있다.
일부 실시예들에서, 제2 소자 분리막(118)을 형성하기 위하여, 복수의 딥 트렌치(DT)를 채우면서 복수의 마스크 패턴(114)의 상면을 덮는 절연막을 형성한 후, 복수의 마스크 패턴(114)의 상면이 노출되도록 상기 절연막의 상면을 평탄화할 수 있다. 이 때, 복수의 마스크 패턴(114)의 일부와 제1 소자 분리막(116)의 일부가 소모되어 이들의 높이가 낮아질 수 있다.
제2 소자 분리막(118)이 형성된 후, 복수의 마스크 패턴(114)의 상면과, 제1 소자 분리막(116)의 상면과, 제2 소자 분리막(118)의 상면에 의해 평탄화된 표면이 얻어질 수 있다. 일부 실시예들에서, 복수의 마스크 패턴(114)의 상면, 제1 소자 분리막(116)의 상면, 및 제2 소자 분리막(118)의 상면은 동일 평면상에서 연장될 수 있다.
도 1f를 참조하면, 도 1e의 결과물로부터 복수의 마스크 패턴(114)을 제거하여 복수의 패드산화막 패턴(112)을 노출시킨다.
복수의 마스크 패턴(114)이 제거된 후, 복수의 패드산화막 패턴(112) 위에는 소자분리막(120)에 의해 폭이 한정되는 복수의 리세스 공간(RS)이 형성될 수 있다. 복수의 리세스 공간(RS)은 복수의 핀형 활성 영역(FA)의 길이 방향, 즉 Y 방향을 따라 길게 연장되는 복수의 라인 형상을 가질 수 있다.
도 1g를 참조하면, 복수의 패드산화막 패턴(112) 및 소자 분리막(120) 위에 확산 버퍼막(130)을 형성한다.
확산 버퍼막(130)은 복수의 핀형 활성 영역(FA) 위에서 복수의 리세스 공간(RS)(도 1f 참조)을 채우면서 소자 분리막(120)의 상면을 덮도록 형성될 수 있다. 복수의 핀형 활성 영역(FA)은 각각 패드산화막 패턴(112)을 사이에 두고 확산 버퍼막(130)과 이격될 수 있다.
확산 버퍼막(130)은 기판(110) 상의 위치에 따라 가변적인 두께를 가지도록 형성될 수 있다. 도 1g에 예시한 바와 같이, 확산 버퍼막(130) 중 복수의 핀형 활성 영역(FA)을 덮는 부분들의 두께(T1)는 복수의 핀형 활성 영역(FA) 각각의 사이의 영역에서 소자 분리막(120)을 덮는 부분들의 두께(T2)보다 더 클 수 있다.
본 예에서는 확산 버퍼막(130)이 복수의 리세스 공간(RS)을 채우는 복수의 돌출부(130PR)에 의해 요철 형상을 가지는 저면(130B)과, 평탄한 상면(130T)을 가지는 것으로 예시되어 있으나, 본 발명의 기술적 사상은 첨부 도면에 예시한 바에 한정되지 않는다. 예를 들면, 확산 버퍼막(130)은 복수의 리세스 공간(RS) 각각의 내벽 및 소자 분리막(120)의 상면을 따라 컨포멀(conformal)하게 연장될 수 있으며, 기판(110) 상의 위치에 따라 일정한 두께를 가지도록 형성될 수도 있다.
확산 버퍼막(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물, 실리콘 탄화물, 실리콘 산화탄화물, 실리콘 산화탄화질화물, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 확산 버퍼막(130)은 SiO2, Si3N4, SiON, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 확산 버퍼막(130)은 약 50 ∼ 300 Å의 두께를 가질 수 있다. 일부 실시예들에서, 확산 버퍼막(130) 중 소자 분리막(120)을 덮는 비교적 얇은 부분은 약 70 ∼ 150 Å의 두께를 가질 수 있다. 예를 들면, 확산 버퍼막(130) 중 소자 분리막(120)을 덮는 비교적 얇은 부분은 약 100 Å의 두께를 가질 수 있다. 확산 버퍼막(130) 중 핀형 활성 영역(FA)을 덮는 비교적 두꺼운 부분은 약 150 ∼ 300 Å의 두께를 가질 수 있다. 그러나, 본 발명의 기술적 사상에 따르면, 확산 버퍼막(130)의 두께가 상기 예시한 값들에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 확산 버퍼막(130)의 두께가 다양하게 선택될 수 있다. 일부 실시예들에서, 확산 버퍼막(130)을 형성하기 위하여 CVD (chemical vapor deposition), 또는 ALD (atomic layer deposition) 공정을 이용할 수 있다.
도 1h를 참조하면, 확산 버퍼막(130) 위에 다중층으로 이루어지는 제1 마스크 적층 구조(MS11)를 형성한다.
제1 마스크 적층 구조(MS11)는 확산 버퍼막(130)을 차례로 덮는 탄소 함유막(132) 및 실리콘 함유 유기 반사방지막(134)을 포함할 수 있다.
탄소 함유막(132)은 SOH(spin-on hardmask) 막 또는 ACL(amorphous carbon layer)로 이루어질 수 있다. 상기 SOH 막은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 유기 화합물로 이루어질 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다.
탄소 함유막(132)을 형성하기 위하여 스핀 코팅 (spin coating) 공정 또는 CVD (chemical vapor deposition) 공정을 이용할 수 있다. 일부 실시예들에서, 탄소 함유막(132)을 형성하기 위하여 확산 버퍼막(130) 상에 스핀 코팅 공정에 의해 유기 화합물층을 형성할 수 있다. 상기 유기 화합물층은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체를 포함할 수 있다. 상기 유기 화합물층은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가질 수 있다. 상기 유기 화합물층을 약 150 ∼ 350 ℃의 온도하에서 약 60 초 동안 1차 베이크(bake)한 후, 약 300 ∼ 550 ℃의 온도하에서 약 30 ∼ 300 초 동안 2차 베이크하여 경화시켜 탄소 함유막(132)이 얻어질 수 있다. 탄소 함유막(132)은 약 400 ∼ 800 nm의 두께로 형성될 수 있다.
실리콘 함유 유기 반사방지막(134)은 약 10 ∼ 50 중량%의 실리콘 함량을 가지는 가교된 폴리머로 이루어질 수 있다. 일부 실시예들에서, 실리콘 함유 유기 반사방지막(134)은 시판되는 제품(예를 들면, Shin Etsu Chemical Co., Ltd.에서 시판하는 Sepr-Shb Aseries SiARC)으로부터 입수될 수 있다. 실리콘 함유 유기 반사방지막(134)은 약 50 ∼ 100 nm의 두께로 형성될 수 있다. 일부 실시예들에서, 제1 마스크 적층 구조(MS11) 중 탄소 함유막(132)의 두께는 실리콘 함유 유기 반사방지막(134)의 두께의 약 5 ∼ 10 배 일 수 있다.
도 1i를 참조하면, 제1 마스크 적층 구조(MS11)(도 1h 참조) 위에 포토레지스트 패턴(PR11)을 형성하고, 포토레지스트 패턴(PR11)을 식각 마스크로 이용하여 실리콘 함유 유기 반사방지막(134)을 식각하여 실리콘 함유 유기 반사방지 패턴(134P)을 형성한다.
포토레지스트 패턴(PR11)은 기판(110)에 포함된 복수의 소자 영역들 중 어느 한 종류의 소자 영역에서 탄소 함유막(132)을 노출시키는 개구(OP1)를 가질 수 있다. 일부 실시예들에서, 포토레지스트 패턴(PR11)의 개구(OP1)를 통해 탄소 함유막(132) 중 기판(110)의 NMOS 트랜지스터 영역을 덮는 부분들이 노출될 수 있다. 다른 일부 실시예들에서, 포토레지스트 패턴(PR11)의 개구(OP1)를 통해 탄소 함유막(132) 중 기판(110)의 PMOS 트랜지스터 영역을 덮는 부분들이 노출될 수 있다.
포토레지스트 패턴(PR11)은 포지티브형 포토레지스트로 이루어질 수 있다. 예를 들면, 포토레지스트 패턴(PR11)은 산 분해성 기 (acid-labile group)를 포함하는 수지와, PAG (photo-acid generator)를 포함하는 화학증폭형 포토레지스트로 이루어질 수 있다. 포토레지스트 패턴(PR11)을 형성하기 위한 노광 공정에서는 i-line (365 nm), KrF 엑시머 레이저 (248 nm), ArF 엑시머 레이저 (193nm), F2 엑시머 레이저 (157nm), 또는 EUV (13.5 nm)의 노광 파장을 이용할 수 있다. 일부 실시예들에서, 193 nm의 노광 파장을 이용하는 경우, 액침 리소그래피 (immersion lithography) 공정이 이용될 수도 있다.
실리콘 함유 유기 반사방지 패턴(134P)을 형성하기 위하여, CxFyHz 함유 가스 (x 및 y는 각각 1 내지 10의 정수이고, z는 0 내지 10의 정수)를 포함하는 프로세스 가스를 이용하여 실리콘 함유 유기 반사방지막(134)을 플라즈마 식각할 수 있다. CxFyHz 함유 가스는, 탄소(C) 및 불소(F)를 함유하는 가스, 또는 C, F 및 수소(H)를 함유하는 가스일 수 있다. 예를 들면, CxFyHz 함유 가스는 CF4, C3F6, C4F6, C4F8 , C5F8, CHF3, CH2F2, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 프로세스 가스는 아르곤(Ar)과 같은 불활성 가스를 더 포함할 수 있다.
도 1j를 참조하면, 실리콘 함유 유기 반사방지 패턴(134P)을 식각 마스크로 이용하여 탄소 함유막(132)을 식각하여, 확산 버퍼막(130) 중 일부 영역들의 상면을 노출시키는 개구(132H)를 가지는 탄소 함유 마스크 패턴(132P)을 형성한다.
탄소 함유 마스크 패턴(132P)을 형성하기 위하여, 황 함유 가스를 포함하는 식각 가스를 이용하여 탄소 함유막(132)을 플라즈마 식각할 수 있다. 상기 황 함유 가스는 황 원자(S) 및 산소 원자(O)를 포함할 수 있다. 일부 실시예들에서, 탄소 함유막(132)을 플라즈마 식각하기 위한 식각 가스는 COS, SO2, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 탄소 함유막(132)을 플라즈마 식각하기 위한 식각 가스는 COS로 이루어질 수 있다. 다른 일부 실시예들에서, 탄소 함유막(132)을 플라즈마 식각하기 위한 식각 가스는 O2, CO2, H2, 및 불활성 가스 중 적어도 하나의 성분을 더 포함할 수 있다. 예를 들면, 탄소 함유막(132)을 플라즈마 식각하기 위한 식각 가스는 COS 및 O2 가스로 이루어질 수 있다.
일부 실시예들에서, 탄소 함유막(132)을 플라즈마 식각하기 위한 식각 가스 중 황 함유 가스는 상기 식각 가스의 총 부피를 기준으로 약 35 ∼ 50 부피%의 양으로 포함될 수 있다. 예를 들면, 탄소 함유막(132)을 플라즈마 식각하기 위한 식각 가스가 상기 황 함유 가스 및 O2 가스를 포함하는 경우, 탄소 함유막(132)을 플라즈마 식각하는 동안 O2 가스는 상기 황 함유 가스의 유량과 같거나 더 큰 유량으로 공급될 수 있다. 탄소 함유막(132)을 플라즈마 식각하기 위한 식각 가스가 COS 가스 및 O2 가스를 포함하는 경우, COS 가스 및 O2 가스의 공급 유량비는 약 1:1 내지 1:2 일 수 있다. 예를 들면, 약 120 sccm의 유량으로 공급되는 COS 가스와, 약 180 sccm의 유량으로 공급되는 O2 가스를 포함하는 식각 가스를 사용하여 탄소 함유막(132)을 플라즈마 식각할 수 있다.
탄소 함유막(132)을 플라즈마 식각하여 탄소 함유 마스크 패턴(132P)이 형성되는 동안, 상기 식각 가스로부터 산소 원자들, 또는 산소 원자를 포함하는 부산물들이 탄소 함유막(132)의 식각 분위기에 노출된 다른 막들 내에 확산될 수 있다.
일부 실시예들에서, 탄소 함유 마스크 패턴(132P)을 형성하는 동안, 확산 버퍼막(130) 중 개구(132H)를 통해 노출되는 부분들에는 확산 버퍼막(130)의 저면(130B)으로부터 이격된 복수의 제1 산소 확산 영역(130D)이 형성될 수 있다.
비교예로서 확산 버퍼막(130)이 없는 경우, 탄소 함유막(132)을 플라즈마 식각하는 동안 탄소 함유막(132)의 식각 분위기에 포함된 산소 원자들, 또는 산소 원자를 포함하는 부산물들이 복수의 핀형 활성 영역(FA) 각각의 탑(top) 부분에 확산될 수 있으며, 그 결과 복수의 핀형 활성 영역(FA) 각각의 탑 부분의 표면이 산화되는 문제가 발생할 수 있다. 이와 같은 문제가 발생되면, 후속의 식각 및 세정 공정들을 거치면서 복수의 핀형 활성 영역(FA) 각각의 탑 부분의 폭이 감소되고 복수의 핀형 활성 영역(FA) 각각의 높이가 감소될 수 있으며, 기판(110) 상에서 복수의 핀형 활성 영역(FA) 각각의 폭 및/또는 높이의 산포가 불량해지는 문제를 초래할 수 있다.
그러나, 본 발명의 기술적 사상에 의하면, 탄소 함유막(132)은 복수의 핀형 활성 영역(FA)을 덮는 확산 버퍼막(130) 위에 형성되어 있고, 따라서 탄소 함유막(132)을 플라즈마 식각하는 동안 복수의 핀형 활성 영역(FA)이 확산 버퍼막(130)에 의해 보호될 수 있다. 따라서, 탄소 함유막(132)을 플라즈마 식각하여 탄소 함유 마스크 패턴(132P)이 형성되는 동안, 상기 식각 가스로부터 산소 원자들, 또는 산소 원자를 포함하는 부산물들이 상기 식각 가스에 노출되는 주변의 막들에 확산되는 경우에도, 상기 산소 원자들, 또는 산소 원자를 포함하는 부산물들이 복수의 핀형 활성 영역(FA)으로 확산되는 것을 확산 버퍼막(130)을 이용하여 차단할 수 있다. 따라서, 탄소 함유 마스크 패턴(132P)을 형성하기 위하여 탄소 함유막(132)의 식각 공정이 산소 원자를 포함하는 식각 분위기 하에서 수행되는 경우에도, 복수의 핀형 활성 영역(FA)에 미칠 수 있는 상기 식각 분위기에 의한 악영향을 확산 버퍼막(130)에 의해 효과적으로 차단함으로써, 복수의 핀형 활성 영역(FA)이 상기 식각 분위기에 의해 원하지 않게 산화되거나 손상되는 문제를 방지할 수 있으며, 안정적인 프로파일을 가지는 복수의 핀형 활성 영역(FA)을 구현하는 데 기여할 수 있다.
일부 실시예들에서, 탄소 함유 마스크 패턴(132P)은 수평 방향, 예를 들면 X 방향에서 적어도 100 nm의 폭을 가질 수 있다. 일부 실시예들에서, 탄소 함유 마스크 패턴(132P)의 수평 방향 폭에 대한 수직 방향(Z 방향) 높이의 비, 즉 아스펙트비(aspect ratio)는 적어도 3, 예를 들면 약 4 내지 10 일 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 실리콘 함유 유기 반사방지 패턴(134P) 상의 포토레지스트 패턴(PR11)(도 1i 참조)은 탄소 함유막(132)을 식각하는 동안 소모되어 제거될 수 있다. 다른 일부 실시예들에서, 탄소 함유 마스크 패턴(132P)이 형성된 후, 포토레지스트 패턴(PR11)을 제거하여 실리콘 함유 유기 반사방지 패턴(134P)의 상면을 노출시킬 수 있다. 또 다른 일부 실시예들에서, 도 1i를 참조하여 설명한 바와 같이 실리콘 함유 유기 반사방지 패턴(134P)을 형성한 후, 실리콘 함유 유기 반사방지 패턴(134P) 상에 남아 있는 포토레지스트 패턴(PR11)을 제거하고 도 1j를 참조하여 설명한 바와 같이 실리콘 함유 유기 반사방지 패턴(134P)을 식각 마스크로 이용하여 탄소 함유막(132)을 식각할 수도 있다.
도 1k를 참조하면, 탄소 함유 마스크 패턴(132P)의 개구(132H) 및 확산 버퍼막(130)을 통해 복수의 핀형 활성 영역(FA) 중에서 선택되는 일부인 제1 그룹의 핀형 활성 영역(FA)과 그 하부의 기판(110)에 불순물 이온(136)을 주입하여 복수의 제1 웰(138)을 형성한다. 복수의 제1 웰(138)은 각각 불순물 이온(136)이 주입된 불순물 영역으로 이루어질 수 있다.
불순물 이온(136)은 n 형 도판트 또는 p 형 도판트일 수 있다. 기판(110)이 4 족 반도체, 예를 들면 Si로 이루어진 경우, n 형 도판트는 인(P), 비소(As), 안티몬(Sb) 등의 5 족 원소로 이루어지고, p 형 도판트는 붕소(B), 인듐(In) 등의 3 족 원소로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되지 않으며, 기판(110)을 구성하는 재료에 따라 불순물 이온(136)은 다양하게 변형될 수 있다.
일부 실시예들에서, 복수의 제1 웰(138)은 NMOS 트랜지스터 영역의 활성 영역을 제공할 수 있다. 이 경우, 불순물 이온(136)은 p 형 도판트로 이루어질 수 있으며, 복수의 제1 웰(138)은 각각 p 형 도판트로 도핑된 p 형 웰일 수 있다. 다른 일부 실시예들에서, 복수의 제1 웰(138)은 PMOS 트랜지스터 영역의 활성 영역을 제공할 수 있다. 이 경우, 불순물 이온(136)은 n 형 도판트로 이루어질 수 있으며, 복수의 제1 웰(138)은 각각 n 형 도판트로 도핑된 n 형 웰일 수 있다.
도 1l을 참조하면, 도 1k의 결과물로부터 실리콘 함유 유기 반사방지 패턴(134P) 및 탄소 함유 마스크 패턴(132P)을 제거한다.
일부 실시예들에서, 실리콘 함유 유기 반사방지 패턴(134P)을 제거하기 위하여 H2SO4, H2O2, 및 DIW(deionized water)의 혼합물로 이루어지는 제1 식각액을 이용하여 습식 식각 공정을 수행할 수 있다. 일부 실시예들에서, 상기 제1 식각액 중 H2SO4(순도 98 %) 및 H2O2(순도 30 %)는 약 4:1의 부피비로 포함될 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 탄소 함유 마스크 패턴(132P)을 제거하기 위하여 NH4OH, H2O2, 및 DIW의 혼합물로 이루어지는 제2 식각액을 이용하여 습식 식각 공정을 수행할 수 있다. 상기 제2 식각액 중 NH4OH(순도 28 %), H2O2(순도 30 %), 및 DIW는 약 1:1:5의 부피비로 포함될 수 있으나, 이에 한정되는 것은 아니다.
실리콘 함유 유기 반사방지 패턴(134P) 및 탄소 함유 마스크 패턴(132P)이 제거된 후, 확산 버퍼막(130) 중 탄소 함유 마스크 패턴(132P)으로 덮여 있던 영역들의 상면이 다시 노출될 수 있다. 실리콘 함유 유기 반사방지 패턴(134P) 및 탄소 함유 마스크 패턴(132P)이 제거된 후 노출된 확산 버퍼막(130)은 제1 산소 확산 영역(130D)이 형성된 복수의 제1 영역(130A1)과 제1 산소 확산 영역(130D)이 형성되어 있지 않은 복수의 제2 영역(130A2)을 포함할 수 있다.
도 1m을 참조하면, 복수의 제1 산소 확산 영역(130D)이 형성된 확산 버퍼막(130) 위에 다중층으로 이루어지는 제2 마스크 적층 구조(MS12)를 형성한다.
제2 마스크 적층 구조(MS12)는 확산 버퍼막(130)을 차례로 덮는 탄소 함유막(142) 및 실리콘 함유 유기 반사방지막(144)을 포함할 수 있다.
탄소 함유막(142) 및 실리콘 함유 유기 반사방지막(144)에 대한 상세한 구성은 도 1h를 참조하여 탄소 함유막(132) 및 실리콘 함유 유기 반사방지막(134)에 대하여 설명한 바와 대체로 동일하다. 탄소 함유막(142) 및 실리콘 함유 유기 반사방지막(144)의 형성에 대한 구체적인 방법은 도 1h를 참조하여 탄소 함유막(132) 및 실리콘 함유 유기 반사방지막(134)의 형성 방법에 대하여 설명한 바를 참조한다.
탄소 함유막(142)은 확산 버퍼막(130)의 상면에 접하도록 확산 버퍼막(130)의 바로 위에 형성될 수 있다.
도 1n을 참조하면, 제2 마스크 적층 구조(MS12)(도 1m 참조) 위에 포토레지스트 패턴(PR12)을 형성하고, 포토레지스트 패턴(PR12)을 식각 마스크로 이용하여 실리콘 함유 유기 반사방지막(144)을 식각하여 실리콘 함유 유기 반사방지 패턴(144P)을 형성한다.
포토레지스트 패턴(PR12)은 개구(OP2)를 가질 수 있다. 일부 실시예들에서, 기판(110)에 형성된 복수의 제1 웰(138)이 NMOS 트랜지스터 영역의 활성 영역을 제공하는 경우, 개구(OP2)를 통해 탄소 함유막(142) 중 기판(110)의 PMOS 트랜지스터 영역을 덮는 부분들이 노출될 수 있다. 다른 일부 실시예들에서, 기판(110)에 형성된 복수의 제1 웰(138)이 PMOS 트랜지스터 영역의 활성 영역을 제공하는 경우, 개구(OP2)를 통해 탄소 함유막(142) 중 기판(110)의 NMOS 트랜지스터 영역을 덮는 부분들이 노출될 수 있다. 포토레지스트 패턴(PR12)에 대한 보다 상세한 구성은 도 1i를 참조하여 포토레지스트 패턴(PR11)에 대하여 설명한 바와 대체로 동일하다. 실리콘 함유 유기 반사방지 패턴(144P)을 형성하기 위한 보다 구체적인 방법은 도 1i를 참조하여 실리콘 함유 유기 반사방지 패턴(134P)의 형성 방법에 대하여 설명한 바와 같다.
도 1o를 참조하면, 실리콘 함유 유기 반사방지 패턴(144P)을 식각 마스크로 이용하여 탄소 함유막(142)(도 1n 참조)을 식각하여 확산 버퍼막(130)의 상면 중 일부를 노출시키는 개구(142H)를 가지는 탄소 함유 마스크 패턴(142P)을 형성한다.
탄소 함유 마스크 패턴(142P)을 형성하기 위하여, 도 1j를 참조하여 탄소 함유 마스크 패턴(132P) 형성 방법에 대하여 설명한 바와 유사하게, 실리콘 함유 유기 반사방지 패턴(144P)을 식각 마스크로 이용하여 탄소 함유막(142)을 플라즈마 식각할 수 있다.
탄소 함유막(142)을 플라즈마 식각하는 동안, 식각 분위기 중의 산소 원자들, 또는 산소 원자를 포함하는 부산물들이 주변의 다른 막들 내에 확산될 수 있다. 일부 실시예들에서, 탄소 함유 마스크 패턴(142P)을 형성하는 동안, 확산 버퍼막(130) 중 개구(142H)를 통해 노출되는 부분에는 확산 버퍼막(130)의 저면(130B)으로부터 이격된 제2 산소 확산 영역(130E)이 형성될 수 있다. 본 예에서는 확산 버퍼막(130)에 1 개의 제2 산소 확산 영역(130E)만 예시되어 있으나, 기판(110) 상의 전면에 연장되어 있는 확산 버퍼막(130)에는 복수의 제2 산소 확산 영역(130E)이 형성될 수 있다.
탄소 함유막(142)을 플라즈마 식각하는 동안 복수의 핀형 활성 영역(FA)이 확산 버퍼막(130)에 의해 보호될 수 있다. 따라서, 탄소 함유막(142)을 플라즈마 식각하여 탄소 함유 마스크 패턴(142P)이 형성되는 동안, 탄소 함유막(142)의 식각 분위기로부터 산소 원자들, 또는 산소 원자를 포함하는 부산물들이 복수의 핀형 활성 영역(FA)으로 확산되는 것을 확산 버퍼막(130)을 이용하여 차단할 수 있다. 따라서, 탄소 함유 마스크 패턴(142P)을 형성하기 위하여 탄소 함유막(142)의 식각 공정을 산소 원자를 포함하는 식각 분위기 하에서 수행하는 경우에도, 복수의 핀형 활성 영역(FA)에 미칠 수 있는 상기 식각 분위기에 의한 악영향을 확산 버퍼막(130)에 의해 효과적으로 차단함으로써, 복수의 핀형 활성 영역(FA)이 상기 식각 분위기에 의해 원하지 않게 산화되거나 손상되는 문제를 방지할 수 있으며, 안정적인 프로파일을 가지는 복수의 핀형 활성 영역(FA)을 구현하는 데 기여할 수 있다.
탄소 함유 마스크 패턴(142P)은 수평 방향, 예를 들면 X 방향에서 적어도 100 nm의 폭을 가질 수 있다. 일부 실시예들에서, 탄소 함유 마스크 패턴(142P)의 아스펙트비는 적어도 3, 예를 들면 약 4 내지 10 일 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 실리콘 함유 유기 반사방지 패턴(144P) 상의 포토레지스트 패턴(PR12)(도 1n 참조)은 탄소 함유막(142)을 식각하는 동안 소모되어 제거될 수 있다. 다른 일부 실시예들에서, 탄소 함유 마스크 패턴(142P)이 형성된 후, 포토레지스트 패턴(PR12)을 제거하여 실리콘 함유 유기 반사방지 패턴(144P)의 상면을 노출시킬 수 있다. 또 다른 일부 실시예들에서, 실리콘 함유 유기 반사방지 패턴(144P)을 형성한 후, 실리콘 함유 유기 반사방지 패턴(144P) 상에 남아 있는 포토레지스트 패턴(PR12)을 제거하고 도 1o를 참조하여 설명한 바와 같이 실리콘 함유 유기 반사방지 패턴(144P)을 식각 마스크로 이용하여 탄소 함유막(142)을 식각할 수도 있다.
도 1p를 참조하면, 탄소 함유 마스크 패턴(142P)의 개구(142H) 및 확산 버퍼막(130)을 통해 복수의 핀형 활성 영역(FA) 중에서 선택되는 다른 일부인 제2 그룹의 핀형 활성 영역(FA)과 그 하부의 기판(110)에 불순물 이온(146)을 주입하여 제2 웰(148)을 형성한다. 제2 웰(148)은 각각 불순물 이온(146)이 주입된 불순물 영역으로 이루어질 수 있다. 본 예에서는 1 개의 제2 웰(148)이 도시되어 있으나, 기판(110)에는 복수의 제2 웰(148)이 형성될 수 있다.
제2 웰(148)을 형성하기 위한 이온주입 공정은 도 1k를 참조하여 복수의 제1 웰(138)을 형성하는 방법에 대하여 설명한 바와 대체로 유사하다.
일부 실시예들에서, 복수의 제1 웰(138)이 NMOS 트랜지스터 영역의 활성 영역을 제공하는 경우, 제2 웰(148)은 PMOS 트랜지스터 영역의 활성 영역을 제공할 수 있다. 이 경우, 불순물 이온(146)은 n 형 도판트로 이루어질 수 있으며, 제2 웰(148)은 n 형 도판트로 도핑된 n 형 웰일 수 있다. 다른 일부 실시예들에서, 복수의 제1 웰(138)이 PMOS 트랜지스터 영역의 활성 영역을 제공하는 경우, 제2 웰(148)은 NMOS 트랜지스터 영역의 활성 영역을 제공할 수 있다. 이 경우, 제2 웰(148)은 p 형 도판트로 도핑된 p 형 웰일 수 있다.
도 1q를 참조하면, 도 1p의 결과물로부터 실리콘 함유 유기 반사방지 패턴(144P) 및 탄소 함유 마스크 패턴(142P)을 제거한다.
실리콘 함유 유기 반사방지 패턴(144P) 및 탄소 함유 마스크 패턴(142P)을 제거하기 위하여 도 1l을 참조하여 실리콘 함유 유기 반사방지 패턴(134P) 및 탄소 함유 마스크 패턴(132P)의 제거 방법에 대하여 설명한 바와 같은 방법을 이용할 수 있다.
실리콘 함유 유기 반사방지 패턴(144P) 및 탄소 함유 마스크 패턴(142P)이 제거된 후, 확산 버퍼막(130) 중 탄소 함유 마스크 패턴(142P)으로 덮여 있던 영역들의 상면이 다시 노출될 수 있다. 실리콘 함유 유기 반사방지 패턴(144P) 및 탄소 함유 마스크 패턴(142P)이 제거된 후 노출된 확산 버퍼막(130)은 제1 산소 확산 영역(130D)이 형성된 복수의 제1 영역(130A1)과 제2 산소 확산 영역(130E)이 형성된 제2 영역(130A2)을 포함할 수 있다.
도 1r을 참조하면, 확산 버퍼막(130)을 제거하여, 복수의 리세스 공간(RS)을 다시 비운다.
확산 버퍼막(130)을 제거하기 위하여 습식 식각, 건식 식각, 또는 이들의 조합을 이용할 수 있다. 예를 들면, 확산 버퍼막(130)이 폴리실리콘으로 이루어진 경우, 확산 버퍼막(130)을 제거하기 위하여 암모니아 및 과수를 포함하는 식각액, 또는 수산화 암모늄(NH4OH) 및 과수를 포함하는 식각액을 이용할 수 있다. 확산 버퍼막(130)이 실리콘 질화막으로 이루어지는 경우, 인산을 포함하는 식각액을 이용할 수 있다. 확산 버퍼막(130)이 실리콘 산화막으로 이루어지는 경우, 불산(HF)을 포함하는 식각액, 또는 불산 및 불화암모늄(NH4F)을 포함하는 식각액을 이용할 수 있다.
일부 실시예들에서, 확산 버퍼막(130)이 제거된 후, 복수의 리세스 공간(RS)을 통해 복수의 패드산화막 패턴(112)이 노출될 수 있다. 다른 일부 실시예들에서, 확산 버퍼막(130) 및 복수의 패드산화막 패턴(112)이 동일 물질 또는 유사한 식각 특성을 가지는 물질로 이루어진 경우, 확산 버퍼막(130)을 제거하는 동안 복수의 패드산화막 패턴(112)도 함께 제거되어 복수의 리세스 공간(RS)을 통해 복수의 핀형 활성 영역(FA)이 노출될 수도 있다.
도 1s를 참조하면, 복수의 패드산화막 패턴(112)을 제거하고, 소자분리막(120)의 일부를 제거하기 위한 리세스(recess) 공정을 수행하여 복수의 핀형 활성 영역(FA) 각각의 상부를 노출시킨다.
일부 실시예들에서, 상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다. 일부 실시예들에서, 상기 리세스 공정을 수행하는 동안, 복수의 패드산화막 패턴(112)이 함께 제거될 수 있다. 복수의 패드산화막 패턴(112)이 제거됨에 따라 노출되는 복수의 핀형 활성 영역(FA) 각각의 상부가 상기 리세스 공정의 식각 분위기 및/또는 식각 후 세정 분위기에 노출됨으로써 그 외측 표면으로부터 일부가 소모되어, 도 1s에 예시한 바와 같이 복수의 핀형 활성 영역(FA) 각각의 상부의 폭이 감소될 수 있다.
도 1t를 참조하면, 복수의 핀형 활성 영역(FA) 상에 복수의 소스/드레인 영역(도시 생략)을 형성한 후, 복수의 핀형 활성 영역(FA) 상에 복수의 게이트 유전막(162), 복수의 게이트 라인(164), 및 복수의 절연 캡핑막(166)을 형성할 수 있다. 복수의 게이트 라인(164) 중 이웃하는 2 개의 게이트 라인(164) 사이에는 게이트 컷 절연막(168)이 형성될 수 있다. 일부 실시예들에서, 게이트 컷 절연막(168)은 복수의 게이트 유전막(162), 복수의 게이트 라인(164), 및 복수의 절연 캡핑막(166)을 형성하기 전에 형성될 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 복수의 게이트 유전막(162)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 일부 실시예들에서, 핀형 활성 영역(FA)과 게이트 유전막(162)과의 사이에 인터페이스막(도시 생략)이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(164)은 금속 질화막, 금속막, 도전성 캡핑막, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화막 및 상기 금속막은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트 라인(164)은 일함수 금속 함유막 포함할 수 있다. 상기 일함수 금속 함유막은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 복수의 게이트 라인(164)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 절연 캡핑막(166) 및 게이트 컷 절연막(168)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 복수의 게이트 유전막(162), 복수의 게이트 라인(164), 및 복수의 절연 캡핑막(166)을 형성하기 위하여 게이트-라스트 (gate-last) 공정 (또는, RPG (replacement poly-gate) 공정이라 칭해질 수 있음)을 이용할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 1a 내지 도 1t를 참조하여 설명한 집적회로 소자의 제조 방법에 의하면, 다운-스케일링에 따라 매우 미세한 CD를 가지는 복수의 제1 웰(138) 및 복수의 제2 웰(148)을 형성하기 위한 이온주입 공정을 수행할 때, 다중층 구조의 제1 마스크 적층 구조(MS11) 및 제2 마스크 적층 구조(MS12)로부터 얻어지는 탄소 함유 마스크 패턴(132P, 142P)을 이온주입 마스크로 이용하므로, 복수의 제1 웰(138) 및 복수의 제2 웰(148)의 위치 및 치수 정밀도를 정밀하게 제어할 수 있다. 또한, 탄소 함유 마스크 패턴(132P, 142P)을 형성하기 위하여 도 1j 및 도 1o를 참조하여 설명한 바와 같이 탄소 함유막(132, 142)을 플라즈마 식각하는 동안 복수의 핀형 활성 영역(FA)이 확산 버퍼막(130)에 의해 보호되어, 탄소 함유막(132, 142)의 식각 분위기로부터 산소 원자들, 또는 산소 원자를 포함하는 부산물들이 복수의 핀형 활성 영역(FA)으로 확산되는 것을 확산 버퍼막(130)을 이용하여 차단할 수 있다. 따라서, 탄소 함유 마스크 패턴(132P, 142P)을 형성하기 위하여 탄소 함유막(132, 142)의 식각 공정이 산소 원자를 포함하는 식각 분위기 하에서 수행되는 경우에도, 복수의 핀형 활성 영역(FA)에 미칠 수 있는 상기 식각 분위기에 의한 악영향을 확산 버퍼막(130)에 의해 효과적으로 차단함으로써, 복수의 핀형 활성 영역(FA)이 상기 식각 분위기에 의해 원하지 않게 산화되거나 손상되는 문제를 방지할 수 있으며, 안정적인 프로파일을 가지는 복수의 핀형 활성 영역(FA)을 구현하는 데 기여할 수 있다.
도 2a 내지 도 2h는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 2a 내지 도 2h에 있어서, 도 1a 내지 도 1t에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2a를 참조하면, 도 1a 내지 도 1g를 참조하여 설명한 바와 같은 방법으로 확산 버퍼막(130)을 형성하는 공정까지 수행한 후, 확산 버퍼막(130) 위에 다중층 구조의 제1 마스크 적층 구조(MS21)를 형성한 후, 제1 마스크 적층 구조(MS21) 위에 포토레지스트 패턴(PR21)을 형성한다.
제1 마스크 적층 구조(MS21)는 확산 버퍼막(130)을 차례로 덮는 탄소 함유막(132), 하드마스크층(234), 및 반사방지막(236)을 포함할 수 있다. 탄소 함유막(132)에 대한 상세한 구성은 도 1h를 참조하여 설명한 바와 같다.
확산 버퍼막(130), 탄소 함유막(132), 및 하드마스크층(234)은 각각 서로 다른 식각 특성을 가지도록 서로 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 하드마스크층(234)은 실리콘 산화물, 실리콘 질화물, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
일부 실시예들에서, 확산 버퍼막(130)은 실리콘 산화물로 이루어지고, 하드마스크층(234)은 실리콘 질화물로 이루어질 수 있다. 다른 일부 실시예들에서, 확산 버퍼막(130)은 실리콘 질화물로 이루어지고, 하드마스크층(234)은 실리콘 산화물로 이루어질 수 있다. 하드마스크층(234)은 약 200 ∼ 1000 Å의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
반사방지막(236)은 유기 반사 방지막, 무기 반사 방지막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 유기 반사방지막은 BARC (bottom anti-reflective coating) 조성물을 이용하여 형성될 수 있다. 상기 무기 반사 방지막은 SiON으로 이루어질 수 있다. 일부 실시예들에서 반사방지막(236)은 생략 가능하다.
포토레지스트 패턴(PR21)에 대한 상세한 구성은 도 1i를 참조하여 포토레지스트 패턴(PR11)에 대하여 설명한 바와 대체로 동일하다.
도 2b를 참조하면, 포토레지스트 패턴(PR21)을 식각 마스크로 이용하여 반사방지막(236)(도 2a 참조) 및 하드마스크층(234)을 식각하고, 하드마스크층(234)의 식각 결과물인 하드마스크 패턴(234P)을 식각 마스크로 이용하여 탄소 함유막(132)을 식각하여 확산 버퍼막(130) 중 일부 영역들의 상면을 노출시키는 개구(132H)를 가지는 탄소 함유 마스크 패턴(132P)을 형성한다.
일부 실시예들에서, 탄소 함유 마스크 패턴(132P)을 형성하는 동안, 확산 버퍼막(130) 중 개구(132H)를 통해 노출되는 부분에는 확산 버퍼막(130)의 저면(130B)으로부터 이격된 복수의 제1 산소 확산 영역(130D)이 형성될 수 있다.
탄소 함유막(132)의 식각 공정에 대한 상세한 사항은 도 1j를 참조하여 설명한 바를 참조한다. 탄소 함유 마스크 패턴(132P)이 형성된 후, 포토레지스트 패턴(PR21) 및 그 하부에 남아 있는 반사방지막(236)의 잔류물이 제거되어 하드마스크 패턴(234P)의 상면이 노출될 수 있다.
도 2c를 참조하면, 도 2b의 결과물에서 하드마스크 패턴(234P)을 선택적으로 제거한다.
일부 실시예들에서, 하드마스크 패턴(234P)을 선택적으로 제거하기 위하여 습식 식각 공정을 이용할 수 있다.
도 2d를 참조하면, 도 1k를 참조하여 설명한 바와 같은 방법으로 탄소 함유 마스크 패턴(132P)의 개구(132H) 및 확산 버퍼막(130)을 통해 복수의 핀형 활성 영역(FA) 중에서 선택되는 일부인 제1 그룹의 핀형 활성 영역(FA)과 그 하부의 기판(110)에 불순물 이온(136)을 주입하여 복수의 제1 웰(138)을 형성한다.
도 2e를 참조하면, 도 1l을 참조하여 설명한 바와 같은 방법으로 도 2d의 결과물로부터 탄소 함유 마스크 패턴(132P)을 제거한 후, 도 2a를 참조하여 설명한 바와 유사한 방법으로, 복수의 제1 산소 확산 영역(130D)이 형성된 확산 버퍼막(130) 위에 다중층으로 이루어지는 제2 마스크 적층 구조(MS22)를 형성하고, 제2 마스크 적층 구조(MS22) 위에 포토레지스트 패턴(PR22)을 형성한다.
제2 마스크 적층 구조(MS22)는 확산 버퍼막(130)을 차례로 덮는 탄소 함유막(142), 하드마스크층(244), 및 반사방지막(246)을 포함할 수 있다. 하드마스크층(244) 및 반사방지막(246)에 대한 상세한 구성은 도 2a를 참조하여 하드마스크층(234) 및 반사방지막(236)에 대하여 설명한 바와 대체로 동일하다. 포토레지스트 패턴(PR22)에 대한 상세한 구성은 도 1n을 참조하여 포토레지스트 패턴(PR12)에 대하여 설명한 바와 대체로 동일하다. 일부 실시예들에서, 반사방지막(246)은 생략 가능하다.
도 2f를 참조하면, 포토레지스트 패턴(PR22)(도 2e 참조)을 식각 마스크로 이용하여 반사방지막(246)(도 2e 참조) 및 하드마스크층(244)을 식각하고, 하드마스크층(244)의 식각 결과물인 하드마스크 패턴(244P)을 식각 마스크로 이용하여 탄소 함유막(142)을 식각하여 확산 버퍼막(130) 중 다른 일부 영역들의 상면을 노출시키는 개구(142H)를 가지는 탄소 함유 마스크 패턴(142P)을 형성한다.
일부 실시예들에서, 탄소 함유 마스크 패턴(142P)을 형성하는 동안, 확산 버퍼막(130) 중 개구(142H)를 통해 노출되는 부분에는 확산 버퍼막(130)의 저면(130B)으로부터 이격된 제2 산소 확산 영역(130E)이 형성될 수 있다.
탄소 함유막(142)의 식각 공정에 대한 상세한 사항은 도 1o를 참조하여 설명한 바를 참조한다. 일부 실시예들에서, 탄소 함유 마스크 패턴(142P)이 형성된 후, 포토레지스트 패턴(PR22) 및 반사방지막(246)의 잔류물이 제거되어 하드마스크 패턴(244P)의 상면이 노출될 수 있다.
도 2g를 참조하면, 도 2f의 결과물에서 하드마스크 패턴(244P)을 선택적으로 제거한다. 일부 실시예들에서, 하드마스크 패턴(244P)을 선택적으로 제거하기 위하여 습식 식각 공정을 이용할 수 있다.
도 2h를 참조하면, 도 1p를 참조하여 설명한 바와 같은 방법으로 탄소 함유 마스크 패턴(142P)의 개구(142H) 및 확산 버퍼막(130)을 통해 복수의 핀형 활성 영역(FA) 중에서 선택되는 다른 일부인 제2 그룹의 핀형 활성 영역(FA)과 그 하부의 기판(110)에 불순물 이온(146)을 주입하여 제2 웰(148)을 형성한다.
그 후, 도 2h의 결과물로부터 탄소 함유 마스크 패턴(142P)을 제거한 후, 도 1r을 참조하여 설명한 바와 같은 방법으로 확산 버퍼막(130)을 제거하고, 도 1s 및 도 1t를 참조하여 설명한 바와 같은 공정들을 수행하여 집적회로 소자를 제조할 수 있다.
이상, 도 1a 내지 도 2h를 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법들에 대하여 설명하였으나, 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양한 구조의 집적회로 소자를 제조할 수 있다. 또한, 도 1a 내지 도 2h를 참조하여 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자의 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법을 수평형(planar) MOSFET을 포함하는 집적회로 소자의 제조 방법에도 유사하게 적용할 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 이용하여 제조될 수 있는 예시적인 집적회로 소자(300)의 회로도이다. 도 3a에는 6 개의 트랜지스터를 포함하는 6T SRAM 셀의 회로도를 예시하였다.
도 3a를 참조하면, 집적회로 소자(300)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)의 게이트는 각각 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터로 이루어질 수 있다.
제1 인버터(INV1) 및 제2 인버터(INV2)가 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
도 3b는 도 3a에 예시한 집적회로 소자(300)의 주요 구성들의 예시적인 평면도이다.
도 3b를 참조하면, 집적회로 소자(300)는 기판상에 행렬로 배열된 복수의 SRAM 셀(310A, 310B, 310C, 310D)을 포함하는 SRAM 어레이(310)를 포함한다. 도 3b에는 1 개의 메모리 셀 당 6 개의 FinFET을 포함하는 4 개의 SRAM 셀(310A, 310B, 310C, 310D)이 예시되어 있다. 복수의 SRAM 셀(310A, 310B, 310C, 310D)은 각각 도 3a에 예시한 회로 구성을 가질 수 있다.
복수의 SRAM 셀(310A, 310B, 310C, 310D)은 각각 기판, 예를 들면 도 1a 내지 도 1r에 예시한 기판(110)으로부터 돌출되고 일 방향 (Y 방향)을 따라 서로 평행하게 연장되는 복수의 핀형 활성 영역(FA)을 포함한다.
복수의 SRAM 셀(310A, 310B, 310C, 310D)에는 복수의 게이트 라인(GL)이 복수의 핀형 활성 영역(FA)의 상부를 덮으면서 복수의 핀형 활성 영역(FA)과 교차하는 방향 (X 방향)으로 연장될 수 있다. 복수의 SRAM 셀(310A, 310B, 310C, 310D)에서, 복수의 핀형 활성 영역(FA) 각각의 사이의 이격 거리는 일정할 수도 있고, 위치에 따라 다를 수 있다.
복수의 SRAM 셀(310A, 310B, 310C, 310D)을 구성하는 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 및 제2 패스 트랜지스터(PS2)는 각각 복수의 게이트 라인(GL)과 복수의 핀형 활성 영역(FA)이 교차하는 교차점에 형성되는 복수의 FinFET 소자로 구현될 수 있다.
예를 들면, SRAM 셀(310A) 내에서는 복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(GL)과의 사이의 6 개의 교차점에 각각 트랜지스터가 형성되고, 이들은 제1 패스 트랜지스터(PS1), 제2 패스 트랜지스터(PS2), 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 풀업 트랜지스터(PU1), 및 제2 풀업 트랜지스터(PU2)를 포함할 수 있다.
제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 각각 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 패스 트랜지스터(PS1), 및 제2 패스 트랜지스터(PS2)는 각각 NMOS 트랜지스터로 이루어질 수 있다.
집적회로 소자(300)를 제조하기 위하여 도 1a 내지 도 2h를 참조하여 설명한 방법들 중 적어도 하나의 방법을 이용할 수 있다.
평가예
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에서 사용되는 확산 버퍼막(130)에 의한 핀형 활성 영역(FA)의 산화 억제 효과를 평가한 결과를 나타낸 그래프이다.
도 4의 평가를 위하여, 도 1a 내지 도 1s를 참조하여 설명한 방법에 따라 기판(110) 상에 복수의 핀형 활성 영역(FA)을 형성하였다. 보다 구체적으로 설명하면, 패드산화막 패턴(112)을 형성하기 위하여 35 Å의 열 산화막을 형성하였으며, 확산 버퍼막(130)을 형성하기 위하여 ALD 공정을 이용하여 패드산화막 패턴(112) 위에서 100 Å의 두께를 가지는 SiO2 막을 형성하였다. 도 1h에 예시한 제1 마스크 적층 구조(MS11) 및 도 1m에 예시한 제2 마스크 적층 구조(MS12)는 각각 확산 버퍼막(130) 위에 형성된 6000 Å의 SOH 막과 상기 SOH 막 위에 형성된 800 Å의 SiARC 막의 적층 구조로 형성하였다. 도 1i 및 도 1j를 참조하여 설명한 방법에 따라 제1 마스크 적층 구조(MS11)를 패터닝하고, 도 1k를 참조하여 설명한 바와 같은 방법으로 기판(110)에 n 형 도판트인 인(P) 이온 및 비소(As) 이온을 주입하여 n 웰로 이루어지는 복수의 제1 웰(138)을 형성하였다. 도 1n 및 도 1o를 참조하여 설명한 방법에 따라 제2 마스크 적층 구조(MS12)를 패터닝하고, 도 1p를 참조하여 설명한 바와 같은 방법으로 기판(110)에 p 형 도판트인 붕소(B) 이온 및 인듐(In) 이온을 주입하여 p 웰로 이루어지는 복수의 제2 웰(148)을 형성하였다. 그 후, 도 1r을 참조하여 설명한 바와 같은 방법에 따라 확산 버퍼막(130)을 제거하고, 도 1s를 참조하여 설명한 바와 같은 방법에 따라 복수의 핀형 활성 영역(FA) 각각의 상부를 노출시키기 위하여 복수의 패드산화막 패턴(112)을 제거하고 소자분리막(120)의 일부를 제거하기 위한 리세스 공정을 수행하였다.
상기 리세스 공정을 수행한 후 노출된 복수의 핀형 활성 영역(FA) 각각의 상부 중 탑 부분의 CD를 기판(110) 상의 서로 다른 13 지점에서 측정하여 산술 평균값을 구하였다.
대조예로서, 확산 버퍼막(130)을 형성하는 공정을 생략한 것을 제외하고, 상술한 본 발명의 평가예에서와 동일한 방법으로 복수의 핀형 활성 영역(FA) 각각의 상부를 노출시키기 위한 소자분리막(120)의 리세스 공정까지 수행한 후, 복수의 핀형 활성 영역(FA)의 노출된 상부 중 탑 부분의 CD를 측정하고 이들의 산술 평균값을 구하여 도 4에 함께 나타내었다.
도 4의 결과에서, 본 발명에 따른 방법에 따라 확산 버퍼막(130)을 형성하고, 제1 마스크 적층 구조(MS11) 및 제2 마스크 적층 구조(MS12)로부터 얻어진 이온주입 마스크를 이용하여 확산 버퍼막(130)을 통해 기판(110)에 불순물 이온(136, 146)을 이온주입하는 공정을 거친 경우(EXAMPLE)에 얻어진 복수의 핀형 활성 영역(FA)의 탑 부분의 CD가 대조예(COMPARATIVE EXAMPLE)의 경우에 얻어진 복수의 핀형 활성 영역(FA)의 탑 부분의 CD보다 목표 CD (10.20 Å)에 더 근접해 있다.
도 4의 결과로부터 알 수 있는 바와 같이, 복수의 제1 웰(138) 및 제2 웰(148)의 위치 및 치수 정밀도를 정밀하게 제어하기 위하여 다중층 구조의 제1 마스크 적층 구조(MS11) 및 제2 마스크 적층 구조(MS12)로부터 얻어지는 탄소 함유 마스크 패턴(132P, 142P)을 이온주입 마스크로 이용하여 이온주입 공정을 수행할 때, 기판(110) 상에 미리 형성된 확산 버퍼막(130) 위에 제1 마스크 적층 구조(MS11) 및 제2 마스크 적층 구조(MS12)를 각각 형성함으로써, 탄소 함유 마스크 패턴(132P, 142P)을 형성하기 위하여 도 1j 및 도 1o를 참조하여 설명한 바와 같이 탄소 함유막(132, 142)을 플라즈마 식각하는 동안, 탄소 함유막(132, 142)의 식각 분위기로부터 산소 원자들, 또는 산소 원자를 포함하는 부산물들이 복수의 핀형 활성 영역(FA)으로 확산되는 것이 확산 버퍼막(130)에 의해 차단되어, 복수의 핀형 활성 영역(FA)이 상기 식각 분위기에 의해 원하지 않게 산화되거나 손상되는 문제를 방지할 수 있으며, 안정적인 프로파일을 가지는 복수의 핀형 활성 영역(FA)을 구현하는 데 기여할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 112: 패드산화막 패턴, 114: 마스크 패턴, 116: 제1 소자 분리막, 118: 제2 소자 분리막, 120: 소자 분리막, 130: 확산 버퍼막, 130D: 제1 산소 확산 영역, 130E: 제2 산소 확산 영역, 132: 탄소 함유막, 134: 실리콘 함유 유기 반사방지막, 138: 제1 웰, 148: 제2 웰.

Claims (10)

  1. 기판에 복수의 핀형 활성 영역을 형성하는 단계와,
    상기 복수의 핀형 활성 영역 상에 요철 형상을 가지는 저면과 평탄한 상면을 가지는 확산 버퍼막을 형성하는 단계와,
    상기 확산 버퍼막 상에 탄소 함유막을 형성하는 단계와,
    상기 확산 버퍼막을 이용하여 상기 복수의 핀형 활성 영역으로의 산소 확산을 차단하면서 산소 원자를 포함하는 식각 가스를 이용하여 상기 탄소 함유막을 식각하여, 상기 확산 버퍼막의 일부를 노출시키는 개구를 가지는 탄소 함유 마스크 패턴을 형성하는 단계와,
    상기 탄소 함유 마스크 패턴을 이온주입 마스크로 이용하여 상기 개구 및 상기 확산 버퍼막을 통해 상기 복수의 핀형 활성 영역 중에서 선택되는 일부의 핀형 활성 영역에 불순물 이온을 주입하는 단계를 포함하는 집적회로 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 확산 버퍼막은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물, 실리콘 탄화물, 실리콘 산화탄화물, 실리콘 산화탄화질화물, 폴리실리콘, 또는 이들의 조합으로 이루어지는 집적회로 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 탄소 함유 마스크 패턴을 형성하는 단계는 COS, SO2, 또는 이들의 조합으로 이루어지는 식각 가스를 이용하여 상기 탄소 함유막을 식각하는 단계를 포함하는 집적회로 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 탄소 함유 마스크 패턴을 형성하는 동안 상기 확산 버퍼막 내에 상기 확산 버퍼막의 저면으로부터 이격된 산소 확산 영역을 형성하는 단계를 더 포함하는 집적회로 소자의 제조 방법.
  5. 복수의 핀형 활성 영역을 가지는 기판 상에 요철 형상을 가지는 저면과 평탄한 상면을 가지는 확산 버퍼막을 형성하는 단계와,
    상기 확산 버퍼막 상에 제1 마스크 적층 구조를 형성하는 단계와,
    상기 제1 마스크 적층 구조를 식각하여 상기 확산 버퍼막의 제1 영역을 노출시키는 제1 개구를 가지고 상기 확산 버퍼막의 제2 영역을 덮는 제1 마스크 패턴을 형성하는 단계와,
    제1 마스크 패턴을 이온주입 마스크로 이용하여 상기 제1 개구 및 상기 확산 버퍼막의 상기 제1 영역을 통해 상기 복수의 핀형 활성 영역 중에서 선택되는 제1 그룹의 핀형 활성 영역에 제1 불순물 이온을 주입하는 단계와,
    상기 제1 마스크 패턴을 제거하여 상기 확산 버퍼막의 상기 제2 영역을 노출시키는 단계를 포함하는 집적회로 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 마스크 적층 구조는 탄소 함유막을 포함하고,
    상기 제1 마스크 패턴을 형성하는 단계는 산소 원자를 포함하는 식각 분위기 하에서 상기 탄소 함유막을 식각하는 단계를 포함하는 집적회로 소자의 제조 방법.
  7. 제5항에 있어서,
    상기 제1 마스크 패턴을 형성하는 동안 상기 확산 버퍼막의 상기 제1 영역 내에 상기 확산 버퍼막의 저면으로부터 이격된 제1 산소 확산 영역을 형성하는 단계를 더 포함하는 집적회로 소자의 제조 방법.
  8. 제5항에 있어서,
    상기 확산 버퍼막 중 상기 복수의 핀형 활성 영역을 덮는 부분들의 두께가 상기 복수의 핀형 활성 영역 각각의 사이의 영역을 덮는 부분의 두께보다 더 큰 집적회로 소자의 제조 방법.
  9. 제5항에 있어서,
    상기 확산 버퍼막의 상기 제2 영역을 노출시키는 단계 후,
    상기 확산 버퍼막의 상기 제1 영역 및 상기 제2 영역을 덮는 제2 마스크 적층 구조를 형성하는 단계와,
    상기 제2 마스크 적층 구조를 식각하여 상기 확산 버퍼막의 상기 제2 영역을 노출시키는 제2 개구를 가지고 상기 확산 버퍼막의 상기 제1 영역을 덮는 제2 마스크 패턴을 형성하는 단계와,
    제2 마스크 패턴을 이온주입 마스크로 이용하여 상기 제2 개구 및 상기 확산 버퍼막의 상기 제2 영역을 통해 상기 복수의 핀형 활성 영역 중에서 선택되는 제2 그룹의 핀형 활성 영역에 제2 불순물 이온을 주입하는 단계를 더 포함하는 집적회로 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 마스크 적층 구조는 탄소 함유막을 포함하고,
    상기 제2 마스크 패턴을 형성하는 단계는 산소 원자를 포함하는 식각 분위기 하에서 상기 탄소 함유막을 식각하는 단계와, 상기 확산 버퍼막의 상기 제2 영역 내에 상기 확산 버퍼막의 저면으로부터 이격된 제2 산소 확산 영역을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
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