KR20230105178A - 반도체 장치 및 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 방향으로 연장되며, 제1 분리 영역을 사이에 두고 정렬된 복수의 제1 핀형 패턴들을 갖는 제1 활성 핀; 상기 제1 방향으로 연장되며, 제2 분리 영역을 사이에 두고 정렬된 복수의 제2 핀형 패턴들을 갖는 제2 활성 핀 - 상기 제1 및 제2 분리 영역들은 상기 제1 방향과 교차하는 제2 방향으로 중첩되지 않도록 배열되며, 상기 제1 및 제2 활성 핀들 사이의 제1 트렌치 영역은 제1 깊이를 가짐 - ; 상기 제1 방향으로 연장되며, 상기 제1 활성 핀에 인접하게 배치된 제3 활성 핀 - 상기 제1 및 제3 활성 핀들 사이의 제2 트렌치 영역은 상기 제1 깊이보다 큰 제2 깊이를 가짐 - ; 상기 제1 방향으로 연장되며, 상기 제2 활성 핀에 인접하게 배치된 제4 활성 핀 - 상기 제2 및 제4 활성 핀들 사이의 제3 트렌치 영역은 상기 제1 깊이보다 큰 제3 깊이를 가짐 - ; 상기 제2 방향으로 연장되며, 상기 제1 및 제2 활성 핀들 및 상기 제3 활성 핀과 교차하도록 배치된 적어도 하나의 제1 게이트 라인; 및 상기 제2 방향으로 연장되며, 상기 제1 및 제2 활성 핀들 및 상기 제4 활성 핀과 교차하도록 배치된 적어도 하나의 제2 게이트 라인;을 포함하며, 상기 복수의 제1 핀형 패턴들과 상기 복수의 제2 핀형 패턴들은 상기 제1 트렌치 영역에 의해 합체(merge)되고, 상기 제2 및 제3 트렌치 영역들은 각각 상기 제1 및 제2 분리 영역들과 연결되며, 상기 제1 및 제2 분리 영역들의 바닥은 각각 상기 제2 및 제3 트렌치 영역들의 바닥 레벨과 실질적으로 동일한 레벨을 갖는 반도체 장치를 제공한다.

Description

반도체 장치 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치 및 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하면서, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다.
셀 면적의 감소를 위해서 핀의 간격을 좁아짐에 따라, 핀 컷을 위한 공정을 위해 복수 회의 마스크를 이용한 식각 공정이 요구되므로, 공정이 복잡해지거나 셀 면적을 감소시키는데 문제가 있어 왔다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 고집적화된 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 고집적화된 반도체 장치의 제조 방법를 제공하는데 있다.
본 발명의 일 실시예는, 제1 방향으로 연장되며, 제1 분리 영역을 사이에 두고 정렬된 복수의 제1 핀형 패턴들을 갖는 제1 활성 핀; 상기 제1 방향으로 연장되며, 제2 분리 영역을 사이에 두고 정렬된 복수의 제2 핀형 패턴들을 갖는 제2 활성 핀 - 상기 제1 및 제2 분리 영역들은 상기 제1 방향과 교차하는 제2 방향으로 중첩되지 않도록 배열되며, 상기 제1 및 제2 활성 핀들 사이의 제1 트렌치 영역은 제1 깊이를 가짐 - ; 상기 제1 방향으로 연장되며, 상기 제1 활성 핀에 인접하게 배치된 제3 활성 핀 - 상기 제1 및 제3 활성 핀들 사이의 제2 트렌치 영역은 상기 제1 깊이보다 큰 제2 깊이를 가짐 - ; 상기 제1 방향으로 연장되며, 상기 제2 활성 핀에 인접하게 배치된 제4 활성 핀 - 상기 제2 및 제4 활성 핀들 사이의 제3 트렌치 영역은 상기 제1 깊이보다 큰 제3 깊이를 가짐 - ; 상기 제2 방향으로 연장되며, 상기 제1 및 제2 활성 핀들 및 상기 제3 활성 핀과 교차하도록 배치된 적어도 하나의 제1 게이트 라인; 및 상기 제2 방향으로 연장되며, 상기 제1 및 제2 활성 핀들 및 상기 제4 활성 핀과 교차하도록 배치된 적어도 하나의 제2 게이트 라인;을 포함하며, 상기 복수의 제1 핀형 패턴들과 상기 복수의 제2 핀형 패턴들은 상기 제1 트렌치 영역에 의해 합체(merge)되고, 상기 제2 및 제3 트렌치 영역들은 각각 상기 제1 및 제2 분리 영역들과 연결되며, 상기 제1 및 제2 분리 영역들의 바닥은 각각 상기 제2 및 제3 트렌치 영역들의 바닥 레벨과 실질적으로 동일한 레벨을 갖는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 제1 방향으로 연장되며, 분리 영역에 의해 분리된 제1 및 제2 핀형 패턴들을 갖는 제1 활성 핀; 상기 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 상기 분리 영역과 중첩된 중앙 영역과 상기 제2 방향으로 상기 제1 및 제2 핀형 패턴들과 각각 중첩된 제1 및 제2 단부 영역들을 갖는 제2 활성 핀 - 상기 제1 및 제2 활성 핀들의 마주하는 측면들을 정의하는 제1 트렌치 영역은 제1 깊이를 가짐 - ; 상기 제1 방향으로 연장되며, 상기 제1 활성 핀의 다른 측면과 마주하는 일 측면을 갖는 제3 활성 핀 - 상기 제1 활성 핀의 다른 측면과 상기 제3 활성 핀의 일 측면을 정의하는 제2 트렌치 영역은 상기 제1 깊이보다 큰 제2 깊이를 가짐 - ; 상기 제2 방향으로 연장되며, 상기 제1 활성 핀의 제1 핀형 패턴 및 상기 제2 활성 핀의 제1 부분과 교차하도록 배치된 제1 게이트 라인; 및 상기 제2 방향으로 연장되며, 상기 제1 활성 핀의 제2 핀형 패턴 및 상기 제2 활성 핀의 제2 부분과 교차하도록 배치된 제2 게이트 라인;을 포함하며, 상기 제1 활성 핀의 제1 및 제2 핀형 패턴들은 상기 제1 트렌치 영역에 의해 상기 제2 활성 핀과 합체되고, 상기 제2 트렌치 영역은 상기 분리 영역과 연결되며, 상기 분리 영역의 바닥은 상기 제2 트렌치 영역의 바닥의 레벨과 실질적으로 동일한 레벨을 갖는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 제1 방향으로 연장되며, 제1 분리 영역에 의해 서로 분리된 복수의 제1 핀형 패턴들을 갖는 제1 활성 핀; 상기 제1 방향으로 연장되며, 제2 분리 영역에 의해 서로 분리된 복수의 제2 핀형 패턴들을 갖는 제2 활성 핀 - 상기 제1 및 제2 분리 영역들은 각각 상기 제1 방향과 교차하는 제2 방향으로 상기 복수의 제2 및 제1 핀형 패턴들 각각의 중앙 영역과 중첩되도록 배치되며, 상기 복수의 제1 및 제2 핀형 패턴들은 각각 상기 제2 방향으로 상기 복수의 제2 및 제1 핀형 패턴들 중 인접한 2개의 핀형 패턴들과 중첩되도록 배열됨 - ; 상기 제1 방향으로 연장되며, 상기 제1 활성 핀에 인접하게 배치된 제3 활성 핀; 상기 제1 방향으로 연장되며, 상기 제2 활성 핀에 인접하게 배치된 제4 활성 핀; 상기 제1 및 제2 활성 핀 사이에서 배치되며, 상기 분리 영역의 깊이보다 작은 제1 깊이를 갖는 제1 트렌치 영역; 상기 제1 및 제3 활성 핀 사이에 배치되며, 상기 제1 깊이보다 큰 제2 깊이를 갖는 제2 트렌치 영역; 상기 제2 및 제4 활성 핀 사이에 배치되며, 상기 제1 깊이보다 큰 제3 깊이를 갖는 제3 트렌치 영역; 상기 제2 방향으로 연장되며, 상기 제3 활성 핀과, 상기 복수의 제1 및 제2 핀형 패턴들의 상기 중첩된 부분들을 교차하도록 배치된 제1 게이트 라인들; 및 상기 제2 방향으로 연장되며, 상기 제4 활성 핀과, 상기 복수의 제1 및 제2 핀형 패턴들의 상기 중첩된 부부들을 교차하도록 배치된 제2 게이트 라인들을 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 반도체 기판 상에 각각 제1 방향으로 평행하게 연장된 복수의 라인 패턴들을 형성하는 단계 - 상기 복수의 라인 패턴들은 인접한 제1 및 제2 라인 패턴들과 상기 제1 라인 패턴의 일 측에 위치한 제3 라인 패턴을 포함함 - ; 상기 반도체 기판 상에 상기 복수의 라인 패턴들을 덮는 하드 마스크를 형성하는 단계; 상기 하드 마스크 상에 포토 마스크를 이용한 리소그래피 공정을 수행하여 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 이용하여 상기 하드 마스크로부터 마스크 패턴을 형성하는 단계 - 상기 마스크 패턴은 상기 제1 및 제2 라인 패턴들을 덮는 제1 부분과, 상기 제3 라인 패턴을 덮는 제2 부분과, 상기 제1 부분과 상기 제2 부분 사이에 위치한 제1 개구와, 상기 제1 개구로부터 연장되어 상기 제1 라인 패턴을 분리하도록 상기 제1 라인 패턴의 일 영역을 개방하는 제2 개구를 가짐 - ; 및 상기 마스크 패턴을 이용하여 상기 반도체 기판을 에칭하여 상기 제1 방향으로 연장된 복수의 활성 핀들을 형성하는 단계;를 포함하는 반도체 장치의 제조 방법을 제공한다.
본 실시예에 따르면, 노치 영역을 갖는 마스크를 이용한 활성 핀 형성 공정을 통해서 복잡한 구조(예, 초고밀도 SRAM)의 셀을 간단한 공정(예, 1회 EUV 공정)으로 구현할 수 있다. 특히, H-CR (Hexagonal-Corner Rounding) OPC (Optical proximity Correction) 방법을 이용하여 마스크를 설계함으로써 왜곡을 최소화하여 노치의 내부 라인이 수직 성분을 도입함으로써 EUV 공정의 불가피한 오차에도 불구하고, 게이트 라인의 정렬 오류 문제를 해결할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도 2a 및 도 2b는 각각 도 1에 도시된 반도체 장치를 Ⅰ1-Ⅰ1' 및 Ⅰ2-Ⅰ2'을 따라 절단하여 본 단면도들이다.
도 3은 도 1에 도시된 반도체 장치를 Ⅱ-Ⅱ'을 따라 절단하여 본 단면도이다.
도 4a 및 도 4b는 각각 도 1에 도시된 반도체 장치의 SRAM 셀의 레이아웃도들이다.
도 5는 도 4b에 도시된 SRAM 셀의 회로도이다.
도 6은 도 2a에 도시된 SRAM 셀을 A-A', B-B' 및 C-C'를 따라 절단하여 본 단면도들이다.
도 7은 도 2a에 도시된 SRAM 셀을 D-D'을 따라 절단하여 본 단면도이다.
도 8 및 도 9는 각각 본 발명의 일 실시예에 따른 반도체 장치의 단면도들이다.
도 10a 내지 도 17a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 주요 공정별 평면도들이다.
도 10b 내지 도 12b는 각각 도 10a 내지 도 12a의 평면을 Ⅰ-Ⅰ'을 따라 절단하여 본 단면도들이다.
도 13b 내지 도 17b는 각각 도 13a 내지 도 17a의 평면을 Ⅰ1-Ⅰ1'을 따라 절단하여 본 단면도들이며, 도 13c 내지 도 17c는 각각 도 13a 내지 도 17a의 평면을 Ⅰ2-Ⅰ2'을 따라 절단하여 본 단면도들이다.
도 18은 도 12a 및 도 12b의 공정에 적용된 포토 마스크를 나타내는 평면도이다.
도 19a 및 도 19b는 도 18의 일 부분("C1")을 확대한 부분 확대도로서 노치 영역을 디자인하기 위한 광근사 보정(optical proximity correction) 과정을 설명하기 위한 개략 평면도이다.
도 20a는 도 15a의 평면을 Ⅱ-Ⅱ'을 따라 절단하여 본 단면도이며, 도 20b는 도 15a의 일 부분("C2")을 확대하여 나타내는 부분 확대도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이며, 도 2a 및 도 2b는 각각 도 1에 도시된 반도체 장치를 Ⅰ1-Ⅰ1' 및 Ⅰ2-Ⅰ2'을 따라 절단하여 본 단면도들이고, 도 3는 도 1에 도시된 반도체 장치를 Ⅱ-Ⅱ'을 따라 절단하여 본 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 반도체 장치(100)는, 기판(101)과, 기판(101) 상에 돌출되고 제1 방향(예, D1)으로 연장된 복수의 활성 핀들(105)과, 복수의 활성 핀들(105)과 교차하여 제2 방향(예, D2)으로 연장된 게이트 라인(160)을 포함한다.
상기 반도체 장치(100)는 반도체 장치의 좌우 영역에 미러 대칭으로 제1 내지 제4 활성 핀(105A,105B,105C,105D)을 가질 수 있다. 예를 들어, 상기 제 1 내지 제4 활성 핀(105A,105B,105C,105D)은 도 2a 및 도 2b에 도시된 바와 같이, 기판(101)의 상면과 수직인 제3 방향(예, D3)으로 돌출된 구조를 가질 수 있다. 예를 들어, 기판(101)은 실리콘 기판 또는 게르마늄 기판과 같은 반도체 기판 또는 실리콘-온-인슐레이터(SOI) 기판일 수 있다.
소자 분리막(110)은 제1 내지 제4 활성 핀들(105A,105B,105C,105D)을 정의할 수 있다. 도 2a 및 도 2b에 도시된 바와 같이, 소자 분리막(110)은 기판(101)의 제1 내지 제4 활성 핀들(105A,105B,105C,105D)의 측면들을 덮도록 기판(101) 상에 배치될 수 있다. 소자 분리막(110)은 예를 들어, 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 소자 분리막(110)은 제1 내지 제4 활성 핀들(105A,105B,105C,105D)을 정의하는 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 영역일 수 있다.
본 실시예에 따른 반도체 장치(100)는 1회 마스크 공정(예, EUV 공정)에 의해 제1 내지 제4 활성 핀들(105A,105B,105C,105D)을 형성하므로, STI 영역보다 깊은 딥 트렌치 소자 분리(deep trench isolation, DTI)) 영역을 포함하지 않을 수 있다. 소자 분리막(110)은 제1 내지 제4 활성 핀들(105A,105B,105C,105D)의 상부 영역이 노출되도록 형성될 수 있다. 일부 실시예에서, 소자 분리막(110)은 제1 내지 제4 활성 핀들(105A,105B,105C,105D)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다.
도 1, 도 2a 및 도 2b를 참조하면, 제1 및 제2 활성 핀들(105A,105B)은 서로 인접하게 배치되어 제1 방향(예, D1)으로 연장될 수 있다. 인접한 제1 및 제2 활성 핀들(105A,105B)은 상기 제3 및 4 활성 핀들(105C,105D) 사이에 배치될 수 있다. 즉, 상기 제3 활성 핀(105C) 및 상기 제4 활성 핀(105D)은 각각 제1 활성 핀(105A)과 제2 활성 핀(105B)에 각각 인접하도록 배치될 수 있다. 상기 제1 및 제2 활성 핀들(105A,105B)의 간격은 상기 제1 및 제3 활성 핀들(105A,105C)의 간격 및/또는 상기 제2 및 제4 활성 핀들(105B,105D)의 간격보다 작을 수 있다. 상기 제1 및 제3 활성 핀들(105A,105C)의 간격은 상기 제2 및 제4 활성 핀들(105B,105D)의 간격과 실질적으로 동일할 수 있다.
각각의 활성 핀(105A,105B,105C,105D)은 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 구성할 수 있다. 본 실시예에서, 각각의 활성 핀(105A,105B,105C,105D)은 SRAM을 구성하는 핀 전계 효과 트랜지스터들을 구성할 수 있다(도 4b 참조). 이와 같이, 도 1에 도시된 반도체 장치(100)는 "A"로 표시된 SRAM 단위 셀이 2×3으로 배열된 6개의 SRAM 셀 어레이일 수 있다.
본 실시예에서, 기판(101)은 제1 도전형(예, p형) 활성 영역을 가지며, 제2 도전형과 다른 제1 도전형(예, n형) 웰(W)을 포함할 수 있다. 상기 제1 및 제2 활성 핀들(105A,105B)은 제1 도전형(예, p형) 트랜지스터를 구성하기 위한 제2 도전형(예, n형)이며, 상기 제3 및 제4 활성 핀들(105C,105D)은 제2 도전형(예, n형) 트랜지스터를 구성하기 위한 제1 도전형(예, p형)일 수 있다.
도 1 및 도 2b를 참조하면, 제1 활성 핀(105A)은 제1 분리 영역(SP1)("제1 노치 영역"이라고도 함)을 사이에 두고 정렬된 복수(예, 2개)의 제1 핀형 패턴들(105A1,105A2)을 가지며, 제2 활성 핀(105B)은 제2 분리 영역(SP2)("제2 노치 영역"이라고도 함)을 사이에 두고 정렬된 복수(예, 2개)의 제2 핀형 패턴들(105B1,105B2)을 가질 수 있다. 복수의 제1 및 제2 핀형 패턴들(105A1,105A2 및 105B1,105B2)은 각각 동일한 라인 상에 정렬될 수 있다.
상기 제1 및 제2 활성 핀들(105A,105B) 사이에는 제1 깊이(P1)를 갖는 제1 트렌치 영역(T1)이 형성된다. 상기 제1 트렌치 영역(T1)은 상기 제1 및 제2 활성 핀들(105A,105B)의 마주하는 측면들을 정의할 수 있다. 상기 제1 및 제3 활성 핀들(105A,105C) 사이와 상기 제2 및 제4 활성 핀들(105B,105D) 사이에는 각각 제2 및 제3 트렌치 영역(T2,T3)이 형성될 수 있다. 상기 제2 트렌치 영역(T2)은 상기 제1 및 제3 활성 핀들(105A,105C)의 마주하는 측면들을 정의하며, 상기 제3 트렌치 영역(T3)은 상기 제2 및 제4 활성 핀들(105B,105D)의 마주하는 측면들을 정의할 수 있다. 제2 트렌치 영역(T2)의 제2 깊이(P2) 및 제3 트렌치 영역(T3)의 제3 깊이(P3)는 상기 제1 깊이(P1)보다 클 수 있다.
도 2b에 도시된 바와 같이, 상기 제1 및 제2 활성 핀들(105A,105B)은 제1 트렌치 영역(T1)에 의해 합체(merge)될 수 있다. 구체적으로, 상대적으로 낮은 깊이의 제1 트렌치 영역(T1)에 의해 복수의 제1 핀형 패턴들(105A1)의 하부 영역과 상기 복수의 제2 핀형 패턴들(105A2)의 하부 영역이 서로 합체될 수 있다.
제1 및 제2 분리 영역들(SP1,SP2)은 각각 제2 및 제3 트렌치 영역들(T2,T3)로부터 제1 및 제2 활성 핀들(105A,105B)을 분리하기 위한 노치 영역으로 연장된 구조일 수 있다. 제1 및 제2 분리 영역(SP1,SP2)은 제1 트렌치 영역(T1)의 제1 깊이(P1)보다 큰 깊이를 형성될 수 있다. 도 2a에 도시된 바와 같이, 상기 제1 분리 영역(SP1)의 바닥은 상기 제2 트렌치 영역(T2)의 바닥 레벨(La1)과 실질적으로 동일한 레벨(La2)을 가질 수 있다. 이와 유사하게, 상기 제2 분리 영역(SP2)의 바닥은 상기 제3 트렌치 영역(T3)의 바닥 레벨과 실질적으로 동일한 레벨을 가질 수 있다.
본 실시예에서, 제1 트렌치 영역(T1)은 상기 제1 방향(예, D1)을 따라 상기 제1 및 제2 분리 영역들(SP1,SP2)로 연장된 부분(TE)을 가질 수 있다. 도 2a 및 도 3을 참조하면, 연장된 부분(TE)은 제1 및 제2 분리 영역의 바닥 레벨(La2) 및 제2 및 제3 트렌치 영역들(T2,T3)의 바닥 레벨(La1)보다는 높은 레벨(Lb)을 가질 수 있다. 상기 연장된 부분(TE)의 상면 레벨(Lb)은 상기 제1 트렌치 영역(T1)의 바닥 레벨과 실질적으로 동일하거나 다소 낮은 레벨을 가질 수 있다.
도 1을 참조하면, 평면적 관점에서, 상기 제1 및 제2 분리 영역들(SP1,SP2)은 상기 제2 방향(예, D2)으로 중첩되지 않도록 배열될 수 있다. 본 실시예에서, 복수의 제1 핀형 패턴들(105A1,105A2)은 각각 상기 제2 방향(예, D2)으로 상기 제2 분리 영역(SP2)과 중첩된 중앙 영역과 상기 제2 방향(예, D2)으로 그와 인접한 2개의 제2 핀형 패턴들(105B1,105B2)과 각각 중첩된 양 측의 단부 영역들을 가질 수 있다. 이와 유사하게, 복수의 제2 핀형 패턴(105B1,105B2)은 상기 제2 방향(예, D2)으로 상기 제1 분리 영역(SP1)과 중첩된 중앙 영역과 상기 제2 방향(예, D2)으로 그와 인접한 2개의 제1 핀형 패턴들(105A1,105A2)과 각각 중첩된 양 측의 단부 영역들을 가질 수 있다. 이에 한정되지는 않으나, 본 실시예에서, 복수의 제1 및 제2 핀형 활성 패턴들(105A1,105A2,105B1,105B2)은 각각 서로 동일한 길이를 가질 수 있다. 또한, 상기 제2 방향(예, D2)으로 중첩된 부분의 길이는 상기 제1 및 제2 분리 영역들(SP1,SP2)의 제1 방향(예, D1)으로의 폭보다 크도록 설계될 수 있다.
본 실시예에 따른 반도체 장치(100)는 상기 제2 방향(예, D2)으로 연장되며 활성 핀들(105) 중 적어도 하나와 교차하도록 배치된 복수의 게이트 라인들(GL1,GL2,GL3,GL4)을 포함할 수 있다.
도 3을 참조하면, 상기 게이트 라인들(GL1,GL2,GL3,GL4)는 게이트 유전층(162), 게이트 전극(165), 게이트 스페이서들(164), 및 게이트 캡핑층(166)을 포함할 수 있다.
게이트 유전층(162)은 도 3 및 도 7에 도시된 바와 같이 활성 핀(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있다. 게이트 유전층(162)은 채널층들(141,142,143,144)을 제2 방향(예, D2)으로 둘러싸도록 형성될 수 있으며, 핀형 활성 영역(105)의 상면으로부터 소자 분리막(110) 상면으로 연장될 수 있다(도 7 참조). 도 3에 도시된 바와 같이, 게이트 유전층(162)은 게이트 전극(165)과 게이트 스페이서들(164)의 사이로 연장될 수 있다. 예를 들어, 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 하나일 수 있다.
게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 일부 실시예에서, 게이트 전극(165)은 인접한 트랜지스터들 사이에 걸쳐 배치되고, 게이트 전극(165)은 인접한 트랜지스터들 사이에 위치한 별도의 분리부(도 7의 "GP")에 의해 분리될 수 있다.
게이트 스페이서들(164)은 게이트 전극(165)의 양 측면에 배치될 수 있다. 일부 실시예에서, 게이트 스페이서들(164)은 다층 구조로 이루어질 수도 있다. 예를 들어, 게이트 스페이서들(164)은 산화물, 질화물 및 산질화물를 포함할 수 있으며, 특히 저유전율막을 포함할 수 있다.
게이트 캡핑층(166)은 게이트 전극(165)의 상부에 배치될 수 있으며, 게이트 전극(165)과 게이트 스페이서층들(164)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다. 예를 들어, 게이트 캡핑층(166)은 산화물, 질화물 및 산질화물을 포함할 수 있다.
도 3을 참조하면, "B"로 표시된 바와 같이, 제2 및 제3 게이트 라인들 각각의 일 측면이 제1 분리 영역에 의해 제공되는 제1 및 제2 핀형 패턴의 단면과 거의 일치하도록 정렬될 수 있다. 이러한 정렬은 OPC 방법으로 및 H-CR (Hexagonal-Corner Rounding) OPC (Optical proximity Correction)을 이용하여 마스크의 노치 영역(즉, 분리 영역에 대응되는 영역)를 설계함으로써 EUV 공정시에 발생되는 왜곡을 최소화하여 얻어질 수 있다.(도 18, 도 19a 및 도 19b 참조)
도 3에 도시된 바와 같이. 게이트 라인들(GS)의 양측에서는 활성 핀들(105)이 일부 리세스되며, 리세스된 활성 핀들(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다.
소스/드레인 영역들(150)은 게이트 라인들(GL1,GL2,GL3,GL4)의 양측에서, 활성 핀들(105)이 리세스된 영역들 상에 배치될 수 있다. 본 실시예에서, 상기 소스/드레인 영역(150)은 상기 활성 핀(105)의 일부 영역에 리세스를 형성하고, 상기 리세스에 선택적 에피택셜 성장(selective epitaxial growth; SEG)하여 활성 핀(105)의 상면보다 더 높은 레벨의 상면을 가질 수 있다. 소스/드레인 영역들(150)은 핀전계 효과 트랜지스터들(FinFET)의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(150)의 상면은, 도 3에 도시된 단면에서, 게이트 라인들(GL1,GL2,GL3,GL4)의 하면과 동일하거나 유사한 높이 레벨에 위치할 수 있다. 다른 실시예에서, 소스/드레인 영역들(150)과 게이트 라인들(GL1,GL2,GL3,GL4)의 상대적인 높이는 다양하게 변경될 수 있다.
소스/드레인 영역들(150)은 불순물들을 포함하는 에피택셜층으로 이루어질 수 있으며, 예를 들어, 활성 핀들(105)은 소스/드레인 영역들(150)과 접촉하는 영역에서 소스/드레인 영역들(120)로부터 확산된 불순물들을 포함할 수 있다.
도 2a 및 도 2b에 따른 단면이 다른 형상을 갖는 제1 및 제2 소스/드레인 영역(150P,150N)을 포함할 수 있다. 본 실시예에서, 제1 및 제2 활성 핀들(105A,105B)에 관련된 제1 소스/드레인 영역(150P)은 실리콘-게르마늄(SiGe) 에피택셜을 포함할 수 있다. 도 2a 및 도 2b에 도시된 바와 같이, 제1 소스/드레인 영역(150A)의 단면이 다소 각진 다각형, 즉 오각형상을 가질 수 있다. 일부 실시예에서, 실리콘-게르마늄(SiGe) 에피택셜은 실리콘(Si)인 제1 및 제2 활성 핀들(105A,105B)에서 압축 응력을 발생시켜 전기적 특성을 개선할 수 있다. 본 실시예에서, p형 불순물은 제1 소스/드레인 영역(150P)에 인-시추(in-situ)로 도핑되거나, 별도의 이온 주입 공정으로 도핑될 수 있다. 예를 들어, p형 불순물은 붕소(B), 인듐(In) 및/또는 갈륨(Ga)일 수 있다. 제1 및 제2 활성 핀들(105A,105B)의 간격이 상대적으로 가까우므로, 제1 및 제2 활성 핀들(105A,105B)로부터 성장된 제1 소스/드레인 영역(150A)들은 서로 합체된 구조를 가질 수도 있다.
또한, 제3 및 제4 활성 핀들(105C,105D)에 관련된 제2 소스/드레인 영역들(150N)은 실리콘(Si) 에피택셜층을 포함할 수 있다. 상기 제2 소스/드레인 영역(150N)의 단면은 완만한 육각 형상을 가질 수 있다. 제2 소스/드레인 영역들(150N)은 제1 소스/드레인들(150P)의 도핑 방식과 유사한 방식으로 n형 불순물로 도프될 수 있다. 예를 들어, n형 불순물은 인(P), 질소(N), 비소(As), 및/또는 안티몬(Sb)일 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 게이트 라인들(GL1,GL2,GL3,GL4)를 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전체를 포함할 수 있다. 콘택(도 4b의 195A,195B)은 층간 절연층(190)을 관통하여 제1 및 제2 소스/드레인 영역들(150P,150N)과 연결되거나, 게이트 캡핑층(166)을 관통하여 게이트 전극(165)과 연결될 수 있으며, 제1 및 제2 소스/드레인 영역들(150P,150N) 및 게이트 전극(165)에 전기적인 신호를 인가할 수 있다. 콘택(195A,195B)은 소스/드레인 영역들(150P,150N)을 소정 깊이로 리세스하도록 배치될 수 있으나, 이에 한정되지는 않으나, 콘택(195A,195B)은 도전성 배리어와 콘택 플러그를 포함할 수 있다. 예를 들어, 콘택 플러그는 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
이와 같이, 각각의 활성 핀(105A,105B,105C,105D)은 게이트 라인들(GL1,GL2,GL3,GL4) 및 소스/드레인(150)과 결합하여 핀 전계 효과 트랜지스터(FinFET)를 구성할 수 있다. 앞서 설명한 바와 같이, 이러한 핀 전계 효과 트랜지스터(FinFET)은 SRAM을 구성하는 트랜지스터들로 제공될 수 있다.
이하, 도 4a 및 도 4b와 도 5를 참조하여, 본 실시예에 따른 반도체 장치의 SRAM 셀을 구체적으로 설명한다.
도 4a에는 도 1의 반도체 장치(100)의 "A" 영역에 해당되는 SRAM 셀의 활성 핀 및 게이트 라인의 레이아웃이 도시되어 있다.
도 4a를 참조하면, 제1 및 제2 핀형 패턴들(105A1,105B2)은 제2 방향(예, D2)으로 중첩된 부분을 가질 수 있다. 제1 및 제2 분리 영역(SP1,SP2)은 각각 제1 및 제2 핀형 패턴들(105A1,105B2)의 다른 측의 단부에 위치하여 부분적으로 중첩되지 않도록 배열될 수 있다. 상기 제2 방향(예, D2)으로의 중첩된 부분들의 길이는 상기 제1 및 제2 분리 영역(SP1,SP2)의 제1 방향(예, D1)으로의 폭보다 클 수 있다.
제1 게이트 라인(GL1)은 제2 방향(예, D2)으로 연장되어 상기 제3 활성 핀(105C)과 상기 중첩된 부분들을 교차하도록 배치될 수 있다. 이와 유사하게, 제2 게이트 라인(GL2)은 각각 상기 제4 활성 핀(105D)과 상기 중첩된 부분들을 교차하도록 배치될 수 있다. 또한, 제3 게이트 라인(GL3)은 상기 제2 방향(예, D2)으로 연장되며 상기 제4 활성 핀(105D)과 교차하도록 배치될 수 있다. 제4 게이트 라인(GL4)은 상기 제2 방향(예, D2)으로 연장되며 제3 활성 핀(105C)과 교차하도록 배치될 수 있다. 제3 및 제4 게이트 라인들(GL3,GL4)은 각각 제1 및 제2 게이트 라인들((GL1,GL2))과 동일한 선 상에 위치할 수 있다. 일부 실시예에서는 제1 및 제2 게이트 라인들((GL1,GL2)과 제3 및 제4 게이트 라인들(GL3,GL4)은 각각 동일한 게이트 라인(또는 더미 게이트 라인)을 형성한 후에 이를 게이트 분리부(도 7의 "GP")로 분리시켜 얻어진 구조로 이해될 수 있다.
도 4b에 도시된 바와 같이, 도 4a에 도시된 활성 핀들 및 게이트 라인들의 레이 아웃을 기반하여 콘택(190,195) 및 메탈 라인(M1,M2,M3,M4)을 형성함으로써 원하는 SRAM 셀을 구성할 수 있다.
도 4b 및 도 5를 참조하면, 본 실시예에 채용된 SRAM 셀은 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 4b를 참조하면, 제1 풀업 트랜지스터(PU1)는 제1 게이트 라인(GL1)과 제1 핀형 패턴(105A1)이 교차되는 영역과 그 주위 영역에 의해 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 라인(GL1)과 제3 활성 핀(105C)이 교차되는 영역과 그 주위 영역에 의해 정의되고, 제1 패스 트랜지스터(PS1)는 제4 게이트 라인(GL4)과 제3 활성 핀(105C)이 교차되는 영역과 그 주변 영역에 의해 정의된다. 이와 유사하게, 제2 풀업 트랜지스터(PU2)는 제2 게이트 라인(GL2)과 제2 핀형 패턴(105B1)이 교차되는 영역과 그 주변 영역에 의해 정의되고, 제2 풀다운 트랜지스터(PD2)는 제2 게이트 라인(GL2)과 제4 활성 핀(105D)이 교차되는 영역과 그 주변 영역에 의해 정의되고, 제2 패스 트랜지스터(PS2)는 제3 게이트 라인(GL3)과 제4 활성 핀(105D)이 교차되는 영역과 그 주변 영역에 의해 정의된다.
도 4b에는 명확하게 도시하지 않았으나, 제1 내지 제4 게이트 라인(GL1,GL2,GL3,GL4)과, 활성 핀(제1 및 제2 핀형 패턴 포함)이 교차되는 영역의 양측에는 소스/드레인(도 6의 150)이 형성될 수 있다. 이러한 소스/드레인(150) 상에 콘택(195A)이 형성될 수 있다. 또한, 콘택(195A)뿐만 아니라, 공유 콘택(shared contact)(195B)이 형성될 수 있다. 일 공유 콘택(195B)은 제1 핀형 패턴(105A1), 제2 게이트 라인(GL2)을 동시에 연결하고, 제1 메탈 라인(M1)에 의해 제3 활성 핀(105C)에 연결될 수 있다. 이와 유사하게, 다른 하나의 공유 콘택(195B)은 제2 핀형 패턴(105B1), 제1 게이트 라인(GL1)을 동시에 연결하고, 제2 메탈 라인(M2)에 의해 제4 활성 핀(105D)에 연결될 수 있다. 이로써, 도 5에 도시된 SRAM 회로 구조가 구현될 수 있다. 본 실시예에서, 제1 및 제2 풀업 트랜지스터(PU1,PU2)는 각각 p형 MOSFET일 수 있으며, 상기 제1 및 제2 풀다운 트랜지스터(PD1,PD2)와 상기 제1 및 제2 패스 트랜지스터(PS1,PS2)는 각각 n형 MOSFET일 수 있다.
도 6은 도 2a에 도시된 SRAM 셀을 A-A', B-B' 및 C-C'를 따라 절단하여 본 단면도들이며, 도 7은 도 2a에 도시된 SRAM 셀을 D-D'을 따라 절단하여 본 단면도이다.
도 6을 참조하면, A-A', B-B' 및 C-C'를 따라 절단된 단면들은 각각 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1) 및 제1 패스 트랜지스터(PS1)의 단면을 나타낸다.
앞서 설명한 바와 같이, 제1 및 제2 풀업 트랜지스터(PU1,PU2)는, p형 MOSFET일 수 있으며, 상기 제1 및 제2 풀다운 트랜지스터(PD1,PD2)와 상기 제1 및 제2 패스 트랜지스터(PS1,PS2)는, n형 MOSFET일 수 있다.
기판(101)에서, 상기 제1 및 제2 활성 핀(105A,105B)은 n형이며, 상기 제3 및 제4 활성 핀(105C,105D)은 p형일 수 있다. 제1 풀업 트랜지스터(PU1)을 구성하는 제1 및 제2 활성 핀(105A,105B)의 제1 소스/드레인 영역(150P)은 상대적으로 격자 상수가 큰 SiGe 에피택셜을 재성장시킴으로써 형성될 수 있다. 선택적 에피택셜 성장된 SiGe층에서 성장방향에 따라 Ge 함량이 변할 수 있다. 앞서 설명한 바와 같이, 제1 소스/드레인 영역(150P)은 오각형상의 단면을 가질 수 있다(도 2a 및 도 2b 참조).
제1 및 제2 풀다운 트랜지스터(PD1,PD2) 및 제1 및 제2 패스 트랜지스터(PS1,PS2)의 소스/드레인 영역(150N)은 Si 또는 상대적으로 격자상수가 작은 SiC 에피택셜을 재성장시킴으로써 형성될 수 있다. 앞서 설명한 바와 같이, 제2 소스/드레인 영역(150N)은 육각형상이나 완만한 각을 갖는 다각형상의 단면을 가질 수 있다(도 2a 및 도 2b 참조).
도시되지 않았으나, 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD1) 및 제1 패스 트랜지스터(PS2)의 단면들도 도 6에 도시된 단면들과 유사한 구조를 갖는 것으로 이해될 수 있다.
도 7을 참조하면, 동일 선상에 위치한 제2 및 제4 게이트 라인들(GL2,GL4)이 도시되어 있다. 게이트 라인들은 제1 내지 제4 활성 핀들의 표면 및 소자 분리막의 상면을 따라 형성될 수 있다. 앞서 설명한 바와 같이, 제2 및 제4 게이트 라인들((GL2,GL4)은 동일한 게이트 라인(또는 더미 게이트 라인)을 형성한 후에 이를 게이트 분리부(GP)로 분리시켜 얻어진 구조일 수 있다.
본 실시예에 따른 반도체 장치(100)는 다양한 구조의 트랜지스터에 적용될 수 있다. 일 예로서, 도 8 및 도 9에 도시된 반도체 장치(100A)는 나노 시트를 구비한 트랜지스터(즉, MBCFET®) 구조를 갖는다. 도 8 및 도 9는 각각 본 발명의 일 실시예에 따른 반도체 장치의 단면도들로서, 도 6 및 도 7에 대응되는 단면들로 이해될 수 있다.
도 8과 도 9를 참조하면, 본 실시예에 따른 반도체 장치(100A)는, 각 트랜지스터 영역에서 활성 패턴이 단일 구조이면서, 트랜지스터를 위한 활성 구조가 복수의 나노 시트를 포함하도록 구성되는 점을 제외하고 도 1 내지 도 7에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 7에 도시된 반도체 장치(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
도 8 및 도 9를 참조하면, 본 실시예에 따른 반도체 장치(100)는 각각 트랜지스터를 위한 활성 핀(105)을 포함한다. 앞선 실시예와 유사하게, 상기 활성 핀(105)은 기판(101)의 상면으로부터 제3 방향(예, D3)으로 돌출되고, 상기 제1 방향(예, D1)을 따라 연장된 구조를 가질 수 있다.
본 실시예에 따른 반도체 장치(100A)는 활성 핀들(105)(도 9의 105A,105B,105C,105D) 위에 서로 수직하게 이격되어 배치되는 나노 시트 형상의 복수의 채널층들(140) 및 복수의 채널층들(140)의 사이에서 게이트 전극층(165)과 나란하게 배치되는 내부 스페이서층들(130)을 더 포함할 수 있다. 반도체 장치(100A)는 게이트 전극(165)이 활성 핀(105)과 최하위 채널층들(140)의 사이와 복수의 채널층들(140)의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조의 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 장치(100A)의 각 트랜지스터는 채널층들(140), 소스/드레인 영역들(150P,150N), 및 게이트 전극(165)로 구성될 수 있다.
복수의 채널층들(140)은 활성 핀(105) 상에서 제3 방향(예, D3)으로 서로 이격되어 배치되는 2개 이상의 복수개로 배치될 수 있다. 채널층들(140)은 소스/드레인 영역들(150)과 연결되면서, 활성 핀(105)의 상면들과는 이격될 수 있다. 채널층들(140)은 제2 방향(예, D2)에서 활성 핀(105)과 동일하거나 유사한 폭을 가질 수 있으며, 제1 방향(예, D1)에서 게이트 라인(GL1,GL2,G4)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 본 실시예와 같이, 내부 스페이서(130)를 채용한 경우에 채널층들(140)은 게이트 라인(GL)의 하부에 측면들 폭보다 감소된 폭을 가질 수도 있다.
복수의 채널층들(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(140)은 예를 들어, 기판(101)(특히, 활성 영역)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물을 이루는 채널층들(140)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
내부 스페이서들(130)은 복수의 채널층들(140)의 사이에서 게이트 전극층(165)의 제1 방향으로의 양 측면에 배치될 수 있다. 게이트 전극(165)은 내부 스페이서들(130)에 의해 소스/드레인 영역들(150P,150N)과 이격되어 전기적으로 분리될 수 있다. 내부 스페이서들(130)은 게이트 전극(165)과 마주하는 측면이 평탄하거나, 게이트 전극(165)을 향하여 볼록하게 라운드된 단면을 가질 수 있다(도 8 참조). 내부 스페이서들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
이와 같이, 본 실시예에 따른 반도체 장치는 다양한 구조의 트랜지스터에 적용될 수 있으며, 상술된 실시예들 외에도 기판(101)의 상면에 수직하게 연장되는 활성 영역 및 이를 둘러싸는 게이트 구조물을 갖는 수직형 FET(vertical FET, VFET)를 포함하는 반도체 장치, 또는 강유전체 특성을 갖는 게이트 절연막을 이용한 네거티브 커패시턴스 FET(negative capacitance FET, NCFET)를 포함하는 반도체 장치로 구현될 수 있다.
도 10a 내지 도 17a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 주요 공정별 평면도들이다. 도 10b 내지 도 12b는 각각 도 10a 내지 도 12a의 평면을 Ⅰ-Ⅰ'을 따라 절단하여 본 단면도들이고, 도 13b 내지 도 17b는 각각 도 13a 내지 도 17a의 평면을 Ⅰ1-Ⅰ1'을 따라 절단하여 본 단면도들이며, 도 13c 내지 도 17c는 각각 도 13a 내지 도 17a의 평면을 Ⅰ2-Ⅰ2'을 따라 절단하여 본 단면도들이다.
우선, 도 10a 및 도 10b를 참조하면, 기판(101) 상에 각각 제1 방향(예, D1)으로 평행하게 연장된 복수의 라인 패턴들(LP)을 형성할 수 있다.
복수의 라인 패턴들(LP)은 제2 방향(예, D2)으로 배열된 2개 그룹의 라인 패턴들을 포함하며, 각 그룹의 라인 패턴들(LP)은 한 쌍의 제1 라인 패턴들(LP1)과, 상기 제1 라인 패턴(LP1)의 일 측에 위치한 한 쌍의 제2 라인 패턴(LP2)과, 상기 제1 라인 패턴(LP2)의 타 측에 위치한 한 쌍의 제3 라인 패턴(LP3)을 포함할 수 있다.
본 실시예에 채용된 복수의 라인 패턴들(LP)은 제1 방향(예, D1)으로 연장된 복수의 스페이서들(SP)과, 복수의 스페이서들(SP)에 대응되는 마스크 패턴(MP)을 포함할 수 있다. 일 실시예에서, 상기 기판(101) 상에 제1 하드 마스크(HM1, 점선으로 표시됨)를 형성하고, 상기 제1 하드 마스크(HM1) 상에 자기 정렬 패터닝 공정을 수행하여 상기 제1 방향(예, D1)으로 연장된 복수의 스페이서(SP)를 형성하고, 상기 복수의 스페이서(SP)를 이용하여 상기 제1 하드 마스크(HM1)를 패터닝함으로써 마스크 패턴(MP) 및 스페이서(SP)로 구성된 라인 패턴들(LP)을 형성할 수 있다.
복수의 라인 패턴들(LP)은 자기 정렬 패터닝 공정에서 허용되는 조건에서 다양한 형태로 형성될 수 있다. 예를 들어, 복수의 스페이서들은 동일한 폭을 가지며, 복수의 스페이서들의 간격으로 다양하게 변경될 수 있다.
본 실시예에서, 한 쌍의 제1 라인 패턴들(LP1)의 간격(d1)은 각각 한 쌍의 제2 및 제4 라인 패턴의 간격(d1)과 실질적으로 동일할 수 있다. 인접한 제1 및 제2 라인 패턴의 간격(d2)은 인접한 제1 및 제3 라인 패턴의 간격(d2)과 동일하지만, 제1 라인 패턴들의 간격(d1) 및 두 그룹의 인접한 라인 패턴의 간격(d3)과는 상이할 수 다.
이어, 도 11a 및 도 11b를 참조하면, 상기 기판(101) 상에 복수의 라인 패턴들(LP)을 덮도록 제2 하드 마스크(HM2)를 형성하고, 제2 하드 마스크(HM2) 상에 포토레지스트층(PR)을 적용한다.
일부 실시예에서, 상기 포토레지스트막은 극자외선(extreme ultraviolet, EUV)(예, 135㎚)용 레지스트 재료로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 포토레지스트막은 F2 엑시머 레이저(157㎚)용 레지스트, ArF 엑시머 레이저(193㎚)용 레지스트, 또는 KrF 엑시머 레이저(248㎚)용 레지스트로 이루어질 수도 있다. 상기 포토레지스트막은 포지티브형 포토레지스트 또는 네가티브형 포토레지스트로 이루어질 수 있다. 일부 실시예에서, 상기 포지티브형 포토레지스트로 이루어지는 포토레지스트막을 형성하기 위하여, 산에 의해 분해 가능한 기(acid-labile group)를 가지는 감광성 폴리머와, 잠재적 산(potential acid)과, 용매를 포함하는 포토레지스트 조성물을 상기 제2 하드 마스크(HM2) 위에 스핀 코팅할 수 있다.
다음으로, 도 12a 및 도 12b를 참조하면, 포토레지스트층(PR)을 패터닝하기 위한 포토 마스크(PM)를 배치한다.
도 13은 본 공정에서 채용되는 포토 마스크를 도시한다. 도 12a 및 도 13을 참조하면, 본 실시예에 채용된 포토 마스크(PM)는 제1 세리프 부분(SF1)과 상기 제1 세리프 부분(SF1)의 양 측에 위치한 한 쌍의 제2 세리프 부분(SF2a,SF2b)을 포함할 수 있다. 제1 세리프 부분(SF1)은 한 쌍의 제1 라인 패턴(LP1)을 커버하는 영역을 가지며, 양측 모서리에는 제1 및 제2 컷 패턴(CT1,CT2)을 가질 수 있다. 본 실시예에서, 제2 세리프 부분(SF2a,SF2b)는 한 쌍의 제1 라인 패턴(LP1)에 각각 인접한 하나의 제2 라인 패턴(LP2) 및 하나의 제3 라인 패턴(LP3)을 커버하도록 형성될 수 있다.
상기 제1 및 제2 컷 패턴(CT1,CT2)은 제1 및 제2 분리 영역들(도 1의 SP1,SP2)를 위한 제1 및 제2 노치 영역(NA1,NA2)을 정의할 수 있다. 본 실시예에서는, H-CR(Hexagonal-Corner Rounding) OPC(Optical proximity Correction) 방법을 이용하여 포토 마스크(PM)를 설계함으로써 왜곡을 최소화하여 제1 및 제2 노치 영역(NA1,NA2)의 내부 라인이 수직 성분(도 20의 "SL")을 도입함으로써 EUV 공정의 불가피한 오차(예, 활성 핀 위치의 D2 방향으로 변경)로 인한 게이트 라인의 정렬 오류 문제를 해결할 수 있다.
본 실시예에 채용된 H-CR OPC를 통한 EUV 코너 라운딩 최적화 방법은 도 19a 및 도 19b를 참조하여 설명될 수 있다.
도 19a을 참조하면, 가상의 마스크 패턴(SF1')에서 원하는 사각형 노치 영역을 설계하기 위해서, 노치 영역의 꼭지점(vertex)를 내부 꼭지점 그룹(①+②+③)과 외부 꼭지점 그룹(⑤+⑥)으로 구분하고, 각각의 그룹에 대하여 보정 이동값(correction movement value)으로서 보정 반경(Ri,Ro)을 구하고, 코너 라운딩(corner Rounding)을 적용하여 도 19b에 도시된 바와 같이, 실제 마스크 패턴(SF1)에 구현할 수 있다. 이후 나머지 ④와 ⑦도 앞선 과정과 유사하게 반경을 최적화함으로써 전체 에지 위치 에러(Total Edge Placement Error)를 만족시키고, 코너 라운딩(Corner Rounding)을 추가적으로 최적화할 수 있다
도 19b을 참조하면, 상기 노치 영역(NA1)은 제1 반경(Ro)으로 볼록하게 라운딩된 2개의 외부 코너(RC1)와, 제2 반경(Ri)으로 오목하게 라운딩된 2개의 내부 코너(RC2)를 가질 수 있다. 추가적으로 상기 노치 영역(NA1)은 2개의 내부 코너(RC2) 사이에 볼록하게 라운드된 부분(RC3)을 가질 수 있다.
이와 같이, 본 실시예에 따라 광근사 보정된 컷 패턴(CT1,CT2)을 갖는 포토 마스크(PM)를 이용함으로써 점선으로 표시된 노치 영역(즉, 컷 패턴(CT1,CT2))을 갖도록 형성될 수 있다.
이어, 도 13a 내지 도 13c를 참조하면, 상기 제2 하드 마스크(HM2) 상에 포토 마스크(PM)를 이용한 리소그래피 공정을 수행하여 포토레지스트 패턴(PR')을 형성할 수 있다.
포토레지스트 패턴(PR')은 제1 세리프 부분(SF1)으로부터 얻어진 제1 패턴(PM1)과, 한 쌍의 제2 세리프 패턴(SF2a,SF2b)으로부터 얻어진 한 쌍의 제2 패턴(PM2a,PM2b)을 포함한다. 제1 패턴(PM1)에 형성된 컷 패턴(CT1,CT2)은 활성 핀의 단면을 정의하는 변의 수직 성분을 충분히 확보할 수 있다. 이와 같이, 컷 패턴(CT1,CT2)에 의한 단면의 변이 제2 방향(예, D2)을 따라 경사지는 것을 최소화함으로써 활성 핀을 위한 EUV 공정시에 활성 핀의 위치가 제2 방향(예, D2)으로 변동되는 불가피한 오차로 인해 게이트 라인 형성시에 활성 핀의 종단과 정확히 정렬되지 않는 불량(예, 언턱(untuck) 및 고스트 핀(Ghost fin))를 효과적으로 방지할 수 있다.
도 12a에 도시된 바와 같이, 제1 세리프 부분(SF1) 및 제2 세리프 부분(SF2a,SF2b)의 제2 방향(D2)으로의 폭은 라인 패턴들(LP)의 폭보다 다소 크게 설계되므로, 포토레지스트 패턴(PR')도 역시 라인 패턴들(LP)의 양 측면에서 제2 하드 마스크(HM2)의 일부가 잔류하도록 형성될 수 있다.
다음으로, 도 14a 내지 도 14c를 참조하면, 상기 포토레지스트 패턴(PR')을 이용하여 상기 제2 하드 마스크(HM2)로부터 마스크 패턴(FP)을 형성하고, 마스크 패턴(FP)으로부터 포토레지스트 패턴(PR')을 제거한다
이 과정에서 포토레지스트 패턴(PR')의 개방된 영역에 위치한 하나의 제2 라인 패턴과 제3 라인 패턴을 제거되고, 한 쌍의 제1 라인 패턴 중 컷 패턴(CT1,CT2)에 의해 노출된 부분은 제거될 수 있다. 제1 및 제2 분리용 개구(SP1',SP2')를 형성할 수 있다. 제1 및 제2 분리용 개구(SP1',SP2')에 의해 한 쌍의 제1 라인 패턴(LP1a,LP1b)은 복수개(예, 2개)로 각각 분리될 수 있다.
잔류한 마스크 패턴(FP)은 잔류한 라인 패턴(LP1a,LP1b,LP2,LP3)과 함께 이를 둘러싸는 제2 하드 마스크 부분(HP)을 포함할 수 있다. 본 실시예에서, 마스크 패턴(FP)은 한 쌍의 제1 라인 패턴들(LP1a,LP1b)을 포함하는 제1 부분(FP1)과, 잔류한 제2 라인 패턴(LP2)을 덮는 제2 부분(FP2)과, 잔류한 제3 라인 패턴(LP3)을 덮는 제2 부분(FP3)을 포함할 수 있다.
또한, 마스크 패턴(FP)은 상기 제1 부분(FP1)과 상기 제2 부분(FP2) 사이에 위치한 제1 개구와, 상기 제1 부분(FP1)과 상기 제3 부분(FP3) 사이에 위치한 제2 개구와, 상기 제1 개구로부터 연장되어 인접한 제1 라인 패턴(LP1a)을 분리하는 제1 분리용 개구(SP1')와, 상기 제2 개구로부터 연장되어 인접한 제1 라인 패턴(LP1b)을 분리하는 제2 분리용 개구(SP2')을 포함할 수 있다.
이어, 도 15a 내지 도 15c를 참조하면, 상기 마스크 패턴(MP)을 이용하여 상기 기판(101)을 에칭함으로써 상기 제1 방향(예, D1)으로 연장된 복수의 활성 핀들(105)을 형성한다.
복수의 활성 핀(105)은 제1 부분(FP1)에 대응되는 제1 및 제2 활성 핀(105A,105B)과, 제2 부분(FP2)에 대응되는 제3 활성 핀(105C)과, 제3 부분(FP3)에 대응되는 제4 활성 핀(105D)을 포함할 수 있다.
제1 활성 핀(105A)은 상기 제1 분리용 개구(SP1')에 대응되는 제1 분리 영역(SP1)에 의해 분리된 제1 및 제2 핀형 패턴들(105A1,105A2)을 가지며, 이와 유사하게, 제2 활성 핀(105B)은 상기 제2 분리용 개구(SP2')에 대응되는 제1 분리 영역(SP2)에 의해 분리된 제1 및 제2 핀형 패턴들(105B1,105B2)을 갖는다.
제1 및 제2 활성 핀(105A,105B) 사이의 제1 트렌치 영역(T1)은 다른 트렌치 영역, 즉 제2 내지 제4 트렌치 영역(T2,T3,T4)보다 낮은 깊이를 갖는다. 제1 및 제2 활성 핀(105A,105B) 사이에 해당되는 제1 부분(FP1)에는 제2 하드 마스크 물질(HP)이 존재하므로, 완전한 개구를 제공되는 다른 트렌치 영역(T2,T3,T4)에 비해 덜 식각되어 상대적으로 낮은 깊이를 갖는다. 또한, 제1 내지 제 4 활성 핀들(105A,105B,105C,105D)은 제2 하드 마스크 부분(HP)에 의해 하부 영역의 폭이 상부 영역의 폭보다 큰 단차 구조(ST)를 가질 수 있다.
또한, 도 15b에 도시된 바와 같이, 상기 제1 분리 영역(SP1)의 바닥은 상기 제2 트렌치 영역(T2)의 바닥 레벨(La1)과 실질적으로 동일한 레벨(La2)을 가질 수 있다. 이와 유사하게, 상기 제2 분리 영역(SP2)의 바닥은 상기 제3 트렌치 영역(T3)의 바닥 레벨과 실질적으로 동일한 레벨을 가질 수 있다. 본 실시예에서, 제1 트렌치 영역(T1)은 상기 제1 방향(예, D1)을 따라 상기 제1 및 제2 분리 영역들(SP1,SP2)로 연장된 부분(TE)을 가질 수 있다.
도 20a는 도 15a의 평면을 Ⅱ-Ⅱ'을 따라 절단하여 본 단면도이다.
도 15a 및 도 15b와 함께, 도 20a을 참조하면, 연장된 부분(TE)은 제1 및 제2 분리 영역의 바닥 레벨(La2) 및 제2 내지 제4 트렌치 영역들(T2,T3,T4)의 바닥 레벨(La1)보다는 높은 레벨(Lb)을 가질 수 있다. 상기 연장된 부분(TE)의 상면 레벨(Lb)은 상기 제1 트렌치 영역(T1)의 바닥 레벨과 실질적으로 동일하거나 다소 낮은 레벨을 가질 수 있다.
도 20b는 도 15a의 일 부분("C2")을 확대하여 나타내는 부분 확대도이다.
도 20b를 참조하면, 상기 제1 핀형 패턴들(105A1,105A2)은 각각 상기 제1 분리 영역(SP1)에 의해 정의되는 단면을 가지며, 상기 제1 핀형 패턴들(105A1,105A2)의 단면은 각각 평면적 관점에서 상기 제1 방향(예, D1)과 실질적으로 수직인 부분(SL)을 가질 수 있다. 이로써, 활성 핀을 형성하는 EUV 공정의 오차에도 불구하고, 도 3에 게이트 라인들(GL2,GL3) 각각의 일 측면이 제1 분리 영역(SP1)에 의해 제공되는 제1 핀형 패턴들(105A1,105A2)의 단면과 거의 일치하도록 정렬될 수 있다. 이와 유사하게, 상기 제2 핀형 패턴들(105A1,105A2) 중 각각 상기 제2 분리 영역(SP2)에 의해 정의되는 단면도 상당한 수직 성분을 가질 수 있으므로, 게이트 라인의 오정렬로 인한 불량을 방지할 수 있다.
상기 제1 및 제2 분리 영역(SP1,SP2)은 도 20b에 도시된 바와 같이, 각각 상기 제3 또는 제4 활성 핀에 인접한 외부 모서리들과 상기 제2 활성 핀들에 인접한 내부 모서리들을 가지며, 평면적 관점에서, 상기 외부 모서리들은 볼록하게 라운드된 부분(R1)을 가지며, 상기 내부 모서리들은 평면적 관점에서 오목하게 라운드된 부분(R2)을 가질 수있다.
다음으로, 도 16a 내지 도 16c를 참조하면, 복수의 활성 핀들(105)을 덮도록 소자 분리막(110)을 형성한 후에 원하는 높이(PL)로 평탄화 공정을 수행할 수 있다. 이어, 도 17a 내지 도 17c를 참조하면, 소자 분리막(110)을 에치백하여 소자 분리막(110)의 상면으로부터 복수의 활성 핀(105)의 일부 영역을 원하는 높이만큼 노출시킬 수 있다.
후속하여, 더미 게이트 형성 공정, 소스/드레인 형성 공정 및 게이트 라인 형성 공정을 추가적으로 수행함으로써 도 1 내지 도 3에 도시된 반도체 장치를 제조할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 핀
105A,105B,105C,105D: 제1 내지 제4 활성 핀
105A1,105A2: 제1 핀형 패턴
105B1,105B2: 제2 핀형 패턴
110: 소자 분리막 SP: 분리 영역
TR1,TR2,TR3,TR4: 제1 내지 제4 트렌치 영역
TE: 트렌치 연장 영역 130: 내부 스페이서층
140: 채널층 150: 소스/드레인 영역
160: 게이트 구조물 162: 게이트 유전층
164: 게이트 스페이서 165: 게이트 전극
166: 게이트 캡핑층 190: 층간 절연막

Claims (20)

  1. 제1 방향으로 연장되며, 제1 분리 영역을 사이에 두고 정렬된 복수의 제1 핀형 패턴들을 갖는 제1 활성 핀;
    상기 제1 방향으로 연장되며, 제2 분리 영역을 사이에 두고 정렬된 복수의 제2 핀형 패턴들을 갖는 제2 활성 핀 - 상기 제1 및 제2 분리 영역들은 상기 제1 방향과 교차하는 제2 방향으로 중첩되지 않도록 배열되며, 상기 제1 및 제2 활성 핀들 사이의 제1 트렌치 영역은 제1 깊이를 가짐 - ;
    상기 제1 방향으로 연장되며, 상기 제1 활성 핀에 인접하게 배치된 제3 활성 핀 - 상기 제1 및 제3 활성 핀들 사이의 제2 트렌치 영역은 상기 제1 깊이보다 큰 제2 깊이를 가짐 - ;
    상기 제1 방향으로 연장되며, 상기 제2 활성 핀에 인접하게 배치된 제4 활성 핀 - 상기 제2 및 제4 활성 핀들 사이의 제3 트렌치 영역은 상기 제1 깊이보다 큰 제3 깊이를 가짐 -;
    상기 제2 방향으로 연장되며, 상기 제1 및 제2 활성 핀들 및 상기 제3 활성 핀과 교차하도록 배치된 적어도 하나의 제1 게이트 라인; 및
    상기 제2 방향으로 연장되며, 상기 제1 및 제2 활성 핀들 및 상기 제4 활성 핀과 교차하도록 배치된 적어도 하나의 제2 게이트 라인;을 포함하며,
    상기 복수의 제1 핀형 패턴들과 상기 복수의 제2 핀형 패턴들은 상기 제1 트렌치 영역에 의해 합체(merge)되고,
    상기 제2 및 제3 트렌치 영역들은 각각 상기 제1 및 제2 분리 영역들과 연결되며, 상기 제1 및 제2 분리 영역들의 바닥은 각각 상기 제2 및 제3 트렌치 영역들의 바닥 레벨과 실질적으로 동일한 레벨을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 핀형 패턴들 각각은, 상기 제2 방향으로 상기 제1 분리 영역과 중첩된 제1 중앙 영역과, 상기 제1 중앙 영역의 양 측에 위치한 제1 및 제2 단부 영역을 가지며,
    상기 복수의 제2 핀형 패턴들 각각은, 상기 제2 방향으로 상기 제2 분리 영역과 중첩된 제2 중앙 영역과, 상기 제2 중앙 영역의 양 측에 위치한 제3 및 제4 단부 영역을 갖는 반도체 장치.
  3. 제2항에 있어서,
    상기 복수의 제1 및 제2 핀형 패턴들은 상기 제1 단부 영역 및 상기 제4 단부 영역이 상기 제2 방향으로 중첩되면서 상기 제2 단부 영역 및 상기 제3 단부 영역이 제2 방향으로 중첩되도록 배열되는 반도체 장치.
  4. 제3항에 있어서,
    상기 적어도 하나의 제1 게이트 라인은, 각각 상기 제3 활성 핀과 상기 중첩된 제1 및 제4 단부 영역들을 교차하도록 배치된 복수의 제1 게이트 라인들을 포함하며,
    상기 적어도 하나의 제2 게이트 라인은, 각각 상기 제4 활성 핀과 상기 중첩된 제2 및 제3 단부 영역들을 교차하도록 배치된 복수의 제2 게이트 라인들을 포함하는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 및 제2 활성 핀들은 제1 도전형이며, 상기 제3 및 제4 활성 핀들은 제2 도전형인 반도체 장치.
  6. 제3항에 있어서,
    상기 제2 방향으로 연장되며, 상기 적어도 하나의 제1 게이트 라인과 동일한 선 상에 위치하고, 상기 제4 활성 핀과 교차하도록 배치된 제3 게이트 라인과
    상기 제2 방향으로 연장되며, 상기 적어도 하나의 제2 게이트 라인과 동일한 선 상에 위치하고, 상기 제3 활성 핀과 교차하도록 배치된 제4 게이트 라인을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 분리 영역들은 각각 상기 제3 및 제4 활성 핀들에 인접한 외부 모서리들을 가지며, 상기 외부 모서리들은 평면적 관점에서 볼록하게 라운드된 부분을 갖는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 및 제2 핀형 패턴들은 각각 상기 제1 및 제2 분리 영역들에 의해 정의되는 단면을 가지며, 상기 제1 및 제2 핀형 패턴들의 단면은 각각 평면적 관점에서 상기 제1 방향과 실질적으로 수직인 부분을 갖는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 분리 영역들은 각각 상기 제2 및 제1 활성 핀들에 인접한 내부 모서리들을 가지며, 상기 내부 모서리들은 평면적 관점에서 오목하게 라운드된 부분을 갖는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 트렌치 영역은 상기 복수의 제1 및 제2 핀형 패턴들의 마주하는 측면을 정의하며, 상기 제1 방향을 따라 상기 제1 및 제2 분리 영역들로 연장된 부분을 갖는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 트렌치 영역의 연장된 부분은 상기 제1 트렌치 영역의 바닥 레벨과 실질적으로 동일한 레벨을 갖는 상면을 갖는 반도체 장치.
  12. 제1항에 있어서,
    상기 제1 및 제2 활성 핀들의 간격은 상기 제1 및 제3 활성 핀들의 간격 또는 상기 제2 및 제4 활성 핀들의 간격보다 작은 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 및 제3 활성 핀들의 간격은 상기 제2 및 제4 활성 핀들의 간격과 실질적으로 동일한 반도체 장치.
  14. 제1 방향으로 연장되며, 분리 영역에 의해 분리된 제1 및 제2 핀형 패턴들을 갖는 제1 활성 핀;
    상기 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 상기 분리 영역과 중첩된 중앙 영역과 상기 제2 방향으로 상기 제1 및 제2 핀형 패턴들과 각각 중첩된 제1 및 제2 단부 영역들을 갖는 제2 활성 핀 - 상기 제1 및 제2 활성 핀들의 마주하는 측면들을 정의하는 제1 트렌치 영역은 제1 깊이를 가짐 - ;
    상기 제1 방향으로 연장되며, 상기 제1 활성 핀의 다른 측면과 마주하는 일 측면을 갖는 제3 활성 핀 - 상기 제1 활성 핀의 다른 측면과 상기 제3 활성 핀의 일 측면을 정의하는 제2 트렌치 영역은 상기 제1 깊이보다 큰 제2 깊이를 가짐 - ;
    상기 제2 방향으로 연장되며, 상기 제1 활성 핀의 제1 핀형 패턴 및 상기 제2 활성 핀의 제1 부분과 교차하도록 배치된 제1 게이트 라인; 및
    상기 제2 방향으로 연장되며, 상기 제1 활성 핀의 제2 핀형 패턴 및 상기 제2 활성 핀의 제2 부분과 교차하도록 배치된 제2 게이트 라인;을 포함하며,
    상기 제1 활성 핀의 제1 및 제2 핀형 패턴들은 상기 제1 트렌치 영역에 의해 상기 제2 활성 핀과 합체되고,
    상기 제2 트렌치 영역은 상기 분리 영역과 연결되며, 상기 분리 영역의 바닥은 상기 제2 트렌치 영역의 바닥의 레벨과 실질적으로 동일한 레벨을 갖는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 및 제2 게이트 라인들 중 적어도 하나는 상기 제3 활성 핀과 교차하도록 상기 제2 방향으로 연장되는 반도체 장치.
  16. 제14항에 있어서,
    상기 제1 및 제2 핀형 패턴들은 각각 상기 분리 영역에 의해 정의되는 단면을 가지며, 상기 제1 및 제2 핀형 패턴들의 단면은 각각 평면적 관점에서 상기 제1 방향과 실질적으로 수직인 부분을 갖는 반도체 장치.
  17. 제16항에 있어서,
    상기 분리 영역은 각각 상기 제3 활성 핀에 인접한 외부 모서리들과 상기 제2 활성 핀들에 인접한 내부 모서리들을 가지며,
    평면적 관점에서, 상기 외부 모서리들은 볼록하게 라운드된 부분을 가지며, 상기 내부 모서리들은 평면적 관점에서 오목하게 라운드된 부분을 갖는 반도체 장치.
  18. 제14항에 있어서,
    상기 제1 트렌치 영역은 상기 제1 방향을 따라 상기 분리 영역으로 연장된 부분을 가지며,
    상기 제1 트렌치 영역의 연장된 부분은 상기 제1 트렌치 영역의 바닥 레벨과 실질적으로 동일한 레벨을 갖는 상면을 갖는 반도체 장치.
  19. 제1 방향으로 연장되며, 제1 분리 영역에 의해 서로 분리된 복수의 제1 핀형 패턴들을 갖는 제1 활성 핀;
    상기 제1 방향으로 연장되며, 제2 분리 영역에 의해 서로 분리된 복수의 제2 핀형 패턴들을 갖는 제2 활성 핀 - 상기 제1 및 제2 분리 영역들은 각각 상기 제1 방향과 교차하는 제2 방향으로 상기 복수의 제2 및 제1 핀형 패턴들 각각의 중앙 영역과 중첩되도록 배치되며, 상기 복수의 제1 및 제2 핀형 패턴들은 각각 상기 제2 방향으로 상기 복수의 제2 및 제1 핀형 패턴들 중 인접한 2개의 핀형 패턴들과 중첩되도록 배열됨 - ;
    상기 제1 방향으로 연장되며, 상기 제1 활성 핀에 인접하게 배치된 제3 활성 핀;
    상기 제1 방향으로 연장되며, 상기 제2 활성 핀에 인접하게 배치된 제4 활성 핀;
    상기 제1 및 제2 활성 핀 사이에서 배치되며, 상기 분리 영역의 깊이보다 작은 제1 깊이를 갖는 제1 트렌치 영역;
    상기 제1 및 제3 활성 핀 사이에 배치되며, 상기 제1 깊이보다 큰 제2 깊이를 갖는 제2 트렌치 영역;
    상기 제2 및 제4 활성 핀 사이에 배치되며, 상기 제1 깊이보다 큰 제3 깊이를 갖는 제3 트렌치 영역;
    상기 제2 방향으로 연장되며, 상기 제3 활성 핀과, 상기 복수의 제1 및 제2 핀형 패턴들의 상기 중첩된 부분들을 교차하도록 배치된 제1 게이트 라인들; 및
    상기 제2 방향으로 연장되며, 상기 제4 활성 핀과, 상기 복수의 제1 및 제2 핀형 패턴들의 상기 중첩된 부부들을 교차하도록 배치된 제2 게이트 라인들을 포함하는 반도체 장치.
  20. 반도체 기판 상에 각각 제1 방향으로 평행하게 연장된 복수의 라인 패턴들을 형성하는 단계 - 상기 복수의 라인 패턴들은 인접한 제1 및 제2 라인 패턴들과 상기 제1 라인 패턴의 일 측에 위치한 제3 라인 패턴을 포함함 - ;
    상기 반도체 기판 상에 상기 복수의 라인 패턴들을 덮는 하드 마스크를 형성하는 단계;
    상기 하드 마스크 상에 포토 마스크를 이용한 리소그래피 공정을 수행하여 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 하드 마스크로부터 마스크 패턴을 형성하는 단계 - 상기 마스크 패턴은 상기 제1 및 제2 라인 패턴들을 덮는 제1 부분과, 상기 제3 라인 패턴을 덮는 제2 부분과, 상기 제1 부분과 상기 제2 부분 사이에 위치한 제1 개구와, 상기 제1 개구로부터 연장되어 상기 제1 라인 패턴을 분리하도록 상기 제1 라인 패턴의 일 영역을 개방하는 제2 개구를 가짐 - ; 및
    상기 마스크 패턴을 이용하여 상기 반도체 기판을 에칭하여 상기 제1 방향으로 연장된 복수의 활성 핀들을 형성하는 단계;를 포함하는 반도체 장치의 제조 방법.
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