TW201913957A - 微影系統及靜態隨機存取記憶體元件的製造方法 - Google Patents

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Abstract

本發明實施例提供一種靜態隨機存取記憶體元件的製造方法，形成閘極堆疊於基板之上，介電結構包圍閘極堆疊。形成接點線阻斷圖案於介電結構之上，使用三或多個微影罩幕形成接點線阻斷圖案。形成溝槽於介電結構中。接點線阻斷圖案作為介電結構的保護罩幕，以避免於接點線阻斷圖案之下的介電結構部分形成溝槽。以導電材料填充溝槽以形成靜態隨機存取記憶體元件的接點線。

Description

微影系統及靜態隨機存取記憶體元件的製造方法
本發明實施例係有關於半導體元件及其製造方法，且特別有關於微影系統及靜態隨機存取記憶體元件的製造方法。
在深次微米積體電路技術中，嵌入式靜態隨機存取記憶體(SRAM)元件已成為高速通訊、影像處理及系統單晶片(system-on-chip，SOC)產品普遍的儲存單元。在微處理器及系統單晶片中的嵌入式靜態隨機存取記憶體的數量增加，以達到每個新科技世代的效能需求。當矽科技持續從一世代至下一世代尺寸微縮，最小幾何尺寸體平面電晶體的本質臨界電壓(threshold voltage，Vt)變異影響減少了互補式金屬氧化物半導體(complimentary metal-oxide-semiconductor，CMOS)的靜態隨機存取記憶體單元靜態雜訊邊限(static noise margin，SNM)。減少靜態雜訊邊限造成越來越小的電晶體幾何尺寸是不良的。當Vcc縮減至更低的電壓時，更進一步減少了靜態雜訊邊限。
為解決靜態隨機存取記憶體的問題並改善單元微 縮能力，一些應用中經常考慮使用鰭狀場效電晶體(fin field effect transistor，FinFET)元件。鰭狀場效電晶體同時提供了速度與元件穩定性。鰭狀場效電晶體具有與頂表面及兩側壁相關的通道(稱為鰭通道)。可由額外的側壁元件寬度(驅動電流(Ion)效能)以及更好的短通道控制(次臨界漏電流(sub-threshold leakage))而得到好處。因此，預計鰭狀場效電晶體於閘極長度尺寸縮減及本質臨界電壓(Vt)波動方面具有優勢。然而，現有的鰭狀場效電晶體靜態隨機存取記憶體元件仍具缺點，例如源極/汲極接點之間及/或接點著陸(contact landing)於鰭狀結構上的小製程邊限(process margin)相關的缺點。此外，隨著鰭狀場效電晶體靜態隨機存取記憶體單元之大小微縮，可能發生所不希望的橋接(bridging)。這些問題可能不利於鰭狀場效電晶體靜態隨機存取記憶體的效能及/或可靠度。
因此，雖然現有的鰭狀場效電晶體靜態隨機存取記憶體元件大致符合需求，但並非各方面皆令人滿意。
根據本發明實施例之一方面，製造靜態隨機存取記憶體(SRAM)元件的方法包括：形成複數個閘極堆疊於基板之上，其中介電結構包圍閘極堆疊；形成複數個接點線阻斷圖案於介電結構之上，其中接點線阻斷圖案使用三或多個微影罩幕形成；形成複數個溝槽於介電結構中，其中接點線阻斷圖案作為介電結構的保護罩幕，以避免於接點線阻斷圖案之下的介電結構部分形成溝槽；以及以導電材料填充溝槽以形成靜態隨機存取記憶體元件的複數個接點線。
根據本發明實施例之另一方面，靜態隨機存取記憶體(static random access memory，SRAM)元件的製造方法包括：形成複數個閘極結構，其中每個閘極結構嵌入層間介電質(ILD)中並包圍一或多個半導體鰭狀結構；形成硬罩幕層於層間介電質之上；形成矽層於硬罩幕層之上；形成一或多個第一摻雜組件於矽層中，其中以第一微影罩幕定義一或多個第一摻雜組件；形成一或多個第二摻雜組件於矽層中，其中以與第一微影罩幕不同的第二微影罩幕定義一或多個第二摻雜組件；形成一或多個第三摻雜組件於矽層中，其中以與第一微影罩幕及第二微影罩幕不同的第三微影罩幕定義一或多個第三摻雜組件；移除矽層的未摻雜部分；圖案化硬罩幕層以在硬罩幕層中定義複數個溝槽，其中矽層的第一、第二、及第三摻雜組件防止在其下形成溝槽線；蝕刻溝槽於層間介電質中；以及以金屬材料填充層間介電質中的溝槽以形成靜態隨機存取記憶體元件的複數個接點。
根據本發明實施例之又一方面，一個微影系統包括至少三個彼此不同的微影罩幕，其中每個三個微影罩幕包括一或多個個別之罩幕圖案，且其中配置每個罩幕圖案以定義個別之接點線阻斷圖案，且其中配置接點線阻斷圖案以圖案化靜態隨機存取記憶體(SRAM)元件的複數條接點線。
50‧‧‧鰭狀場效電晶體元件
60‧‧‧閘極
60A‧‧‧閘極電極組件
60B‧‧‧閘極介電組件
70‧‧‧源極
80‧‧‧汲極
90‧‧‧單埠靜態隨機存取記憶體單元
100‧‧‧靜態隨機存取記憶體單元
110、111、112、113、114、115‧‧‧鰭片線
120、121、122、123、124、125‧‧‧閘極線
131‧‧‧BL接點
132‧‧‧Vcc接點
133‧‧‧Vss接點
135‧‧‧節點接點
136‧‧‧節點接點
138‧‧‧Vss接點
139‧‧‧Vcc接點
140‧‧‧BL接點
170、171、172、173、174‧‧‧接點
210、211、220、221、222、230、231‧‧‧罩幕圖案
310、311、320、321、322、330、331‧‧‧尺寸
410、411、420、421、422、430、431‧‧‧尺寸
450‧‧‧節距
500‧‧‧半導體元件
505‧‧‧切線
510‧‧‧半導體層
520‧‧‧閘極堆疊
530‧‧‧硬罩幕
540‧‧‧接點線
550、550A、550B、550C‧‧‧層間介電質
570、580、590‧‧‧膜層
600‧‧‧光阻層
600A‧‧‧頂層
600B‧‧‧中層
600C‧‧‧底層
610‧‧‧開口
620‧‧‧離子佈植製程
630‧‧‧摻雜零件
650‧‧‧光阻層
650A‧‧‧頂層
650B‧‧‧中層
650C‧‧‧底層
660‧‧‧開口
670‧‧‧離子佈植製程
680‧‧‧摻雜零件
700‧‧‧光阻層
700A‧‧‧頂層
700B‧‧‧中層
700C‧‧‧底層
710‧‧‧開口
730‧‧‧離子佈植製程
740‧‧‧摻雜零件
750‧‧‧光阻層
750A‧‧‧頂層
750B‧‧‧中層
750C‧‧‧底層
770‧‧‧接點線溝槽
771‧‧‧開口
771A、771B‧‧‧片段
772‧‧‧接點線溝槽
800‧‧‧光阻層
800A‧‧‧頂層
800B‧‧‧中層
800C‧‧‧底層
810‧‧‧開口
810A、810B‧‧‧片段
811‧‧‧開口
811A、811B‧‧‧片段
830、850‧‧‧蝕刻製程
900‧‧‧沉積製程
910A、910B、911A、911B、970、971A、971B、972‧‧‧接點
1000‧‧‧微影系統
1010、1020、1030‧‧‧微影罩幕
1500‧‧‧方法
1510、1520、1530、1540、1550、1560、1570、1580、1590、1595‧‧‧步驟
1700‧‧‧方法
1710、1720、1730‧‧‧步驟
LG‧‧‧長度
Tox‧‧‧厚度
Wfin‧‧‧寬度
X、Y、Z‧‧‧方向
BL‧‧‧位元線
BLB‧‧‧互補位元線
WL‧‧‧字元線
Vcc、Vss‧‧‧接點
PG1、PG2‧‧‧傳送閘電晶體
PU1、PU2‧‧‧拉升電晶體
PD1、PD2‧‧‧拉降電晶體
SN1‧‧‧第一儲存節點
SNB1‧‧‧互補第一儲存節點
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺 寸，以清楚地表現出本發明實施例的特徵。
第1圖係示例鰭狀場效電晶體元件的透視圖。
第2圖係根據本發明實施例繪示出一位元靜態隨機存取記憶體單元之電路示意圖。
第3圖係根據本發明實施例繪示出不同罩幕圖案的上視圖。
第4圖係根據本發明實施例繪示出一位元靜態隨機存取記憶體單元及第3圖之罩幕圖案的疊加上視圖。
第5A-20A圖係根據本發明實施例繪示出靜態隨機存取記憶體元件於不同製造階段的示意片段上視圖。
第5B-20B圖係根據本發明實施例繪示出靜態隨機存取記憶體元件於不同製造階段的示意片段側剖面圖。
第21圖係根據本發明實施例繪示出包括多微影罩幕的微影系統。
第22圖係根據本發明實施例繪示出方法的流程圖。
第23圖係根據本發明實施例繪示出方法的流程圖。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。 此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
本發明實施例針對但不限於鰭狀場效電晶體(fin field-effect transistor，FinFET)元件。鰭狀場效電晶體元件，例如可為互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)元件包括P型金屬氧化物半導體(PMOS)鰭狀場效電晶體元件及N型金屬氧化物半導體(NMOS)鰭狀場效電晶體元件。下列本發明實施例將以一或多個鰭狀場效電晶體範例以說明本發明實施例的不同實施例。然而可理解的是，除特別聲明外，本發明實施例不應限定於特定類型元件。
鰭狀場效電晶體元件使用在半導體工業中越來越常見。參見第1圖，其繪示範例鰭狀場效電晶體元件50的透視圖。鰭狀場效電晶體元件50為建立於基板(例如塊基板)之上的非平面多閘極電晶體。薄的含矽「鰭狀」結構(於此之後稱為 「鰭片」)形成鰭狀場效電晶體元件50的本體。如第1圖所繪示，鰭片沿X方向延伸。鰭片具有沿與X方向正交的Y方向上所測量的鰭片寬度Wfin。鰭狀場效電晶體元件50的閘極60包圍鰭片，例如包圍鰭片頂表面及兩側壁表面。因此，部分閘極60在與X方向及Y方向兩者均正交的Z方向上位於鰭片之上。
LG表示在X方向所測量的閘極60長度(或寬度，取決於視角)。閘極60可包括閘極電極組件60A及閘極介電組件60B。閘極介電組件60B具有於Y方向所測量的厚度tox。部分閘極60位於介電隔離結構例如淺溝槽隔離(shallow trench isolation，STI)之上。鰭狀場效電晶體元件50的源極70及汲極80形成於鰭片的延伸部，位於閘極60的兩側。閘極60包圍部分鰭片，作為鰭狀場效電晶體元件50的通道。鰭狀場效電晶體元件50的有效通道長度取決於鰭片的尺寸。
鰭狀場效電晶體元件提供了幾個相較於傳統金屬氧化物半導體電晶體(Metal-Oxide Semiconductor Field Effect Transistor，MOSFET)元件(亦稱為平面電晶體元件)的優點。這些優點可包括較佳的晶片面積效率、改善的載子移動率、及與平面元件製造製程相容的製造製程。因此，可能需要使用鰭狀場效電晶體元件設計部分積體電路(integrated circuit，IC)晶片或整個積體電路晶片。一個這樣的範例為以鰭狀場效電晶體元件製造靜態隨機存取記憶體單元。
然而，傳統的以鰭狀場效電晶體元件製造靜態隨機存取記憶體單元可能仍具缺點。例如，現有的靜態隨機存取記憶體製造製程流程為了形成靜態隨機存取記憶體單元不同 組件分開的接點，可能涉及微影圖案化製程以「分割」長接點線。當半導體特徵大小持續微縮，控制這些圖案化製程的製程裕度(process window)愈發困難。於是，可能增加靜態隨機存取記憶體單元接點之間橋接(bridging)的風險。此外，接點「著陸」其預定的鰭片上亦愈發困難。這些問題可能衰減靜態隨機存取記憶體的效能或甚至造成元件失效。本發明實施例使用額外的罩幕定義靜態隨機存取記憶體接點以克服上述問題。如以下詳述，亦可修正定義靜態隨機存取記憶體接點的罩幕以進一步改善靜態隨機存取記憶體接點定義準確性並降低接點橋接風險。
第2圖繪示出單埠靜態隨機存取記憶體單元(例如一位元靜態隨機存取記憶體單元)90的電路示意圖。單埠靜態隨機存取記憶體單元90包括拉升(pull-up)電晶體PU1、PU2；拉降(pull-down)電晶體PD1、PD2；以及傳送閘(pass-gate)電晶體PG1、PG2。如電路圖所繪示，電晶體PU1及PU2為P型電晶體，例如如上所述的P型鰭狀場效電晶體，而電晶體PG1、PG2、PD1、及PD2為如上所述的N型鰭狀場效電晶體。
拉升電晶體PU1及拉降電晶體PD1的汲極耦合在一起，且拉升電晶體PU2及拉降電晶體PD2的汲極耦合在一起。電晶體PU1及PD1與電晶體PU2及PD2交叉耦合以形成第一數據存鎖(data latch)。電晶體PU2及PD2的閘極耦合在一起且連至電晶體PU1及PD1的汲極以形成第一儲存節點SN1，及電晶體PU1及PD1的閘極耦合在一起且連至電晶體PU2及PD2的汲極以形成互補(complementary)第一儲存節點SNB1。拉升電晶體 PU1及PU2的源極耦合至電源電壓Vcc(亦稱為Vdd)，且拉降電晶體PD1及PD2的源極耦合至電壓Vss，其可能在一些實施例中電性接地。
第一數據存鎖的第一儲存節點SN1透過傳送閘電晶體PG1耦合至位元線BL，且互補第一儲存節點SNB1透過傳送閘電晶體PG2耦合至互補位元線BLB。第一儲存節點N1及互補第一儲存節點SNB1為互補結點，其經常位於相反的邏輯準位(邏輯高準位或邏輯低準位)。傳送閘電晶體PG1及PG2的閘極耦合至字元線WL。
現參見第3-4圖，根據本發明實施例，第3圖繪示出使用複數個罩幕圖案以定義靜態隨機存取記憶體單元的接點線，而第4圖繪示出靜態隨機存取記憶體單元的片段上視圖，於其上疊加第3圖的罩幕圖案。可理解的是，第3圖的罩幕圖案屬於不同微影罩幕(於下詳述)，但為清楚表示，於此疊加在一起。
如第4圖所繪示，靜態隨機存取記憶體單元包括複數個單元，例如一位元靜態隨機存取記憶體單元100(作為示例說明)，第2圖所繪示的電路示意圖為靜態隨機存取記憶體單元90的電路示意圖。靜態隨機存取記憶體單元100的零件繪示於第4圖的上視圖中具虛線界線的框內。
靜態隨機存取記憶體單元100包括複數個鰭片線110-115(亦稱為主動區或氧化層擴散區(OD))。每個鰭片線110-115延伸於X方向(與第1圖所示的X方向相同)，且其每個代表如第1圖所繪示鰭狀結構的鰭狀結構。鰭片線110-115包含半 導體材料，例如矽或矽鍺(silicon germanium)。一些鰭片線作為拉降電晶體的源極/汲極或通道區域，且一些其他鰭片線作為拉升電晶體的源極/汲極或通道區域。
靜態隨機存取記憶體單元100亦包括複數個長閘極結構(亦稱為閘極線)120-125，每個閘極結構120-125延伸於Y方向(與第1圖所示的Y方向相同)。每個閘極結構120-125以如上所述參見第1圖的方式包圍一或多條鰭片線110-115。閘極結構120-125及鰭片線110-115共同形成至少六個電晶體元件，例如如上所述參見第2圖的靜態隨機存取記憶體單元之PD1、PD2、PG1、PG2、PU1、及PU2電晶體元件。
複數個導電接點130-141(由於都是細長的而類似於線，亦稱為接點線)亦繪示於第4圖的上視圖中。位元線(BL)接點131、Vcc(亦稱為Vdd)接點132、Vss(亦稱為接地)接點133、節點接點135、節點接點136、Vss接點138、Vcc接點139、及BL接點140位於靜態隨機存取記憶體單元100中(或至少部分於其中)。亦形成了接點170-175。接點170-175為導孔至閘極的接點，且每個接點與具有導電導孔的個別之閘極結構耦合在一起。由於不屬於本發明實施例的主要部分，於此不詳述接點170-175的細節。
根據本發明實施例的不同方面，在微影及蝕刻製程中透過接點線阻斷組件「分割」較長的接點線溝槽(例如稍後將填充金屬以形成接點的溝槽)以形成接點131-140。
例如，經由將原本單一接點線分割為三個不同片段以形成BL接點131、Vcc接點132、及Vss接點133。更詳細地 說，罩幕圖案210及230定義與單一接點線路徑重疊的「接點線阻斷組件」。這些接點線阻斷組件在稍後進行以形成溝槽(將於稍後在其中形成接點131-133的接點線)之蝕刻製程中作為蝕刻罩幕。由於存在罩幕圖案210及230所定義的接點線阻斷組件，原本應為長且連續的溝槽現分割為三個不同且分開的溝槽片段。這些三個不同溝槽片段接著以導電材料(例如金屬如鎢(tungsten)、鋁(aluminum)、銅(copper)、或上述之組合)填充以形成BL接點131、Vcc接點132、及Vss接點133。以此方式，可以說罩幕圖案230及210「分割」單一連續接點線為三個不同且分開的接點131-133。以類似的方式，可以說使用罩幕圖案220「分割」單一連續接點線為兩不同片段以形成節點接點135及136，且使用罩幕圖案211及231以分割單一連續接點線為三個不同片段而形成Vss接點138、Vcc接點139、及BL接點140。
亦可理解的是，配置罩幕圖案221以分割接點線為片段，其形成BL接點131及相鄰靜態隨機存取記憶體單元(靜態隨機存取記憶體單元100的「左側」，但為簡潔表示，未於此繪示)的Vss接點，以及分割接點線為片段，其形成節點接點135及相鄰靜態隨機存取記憶體單元的節點接點。同樣地，配置罩幕圖案222以分割接點線為片段，其形成BL接點140及相鄰靜態隨機存取記憶體單元(靜態隨機存取記憶體單元100的「右側」，但為簡潔表示，未於此繪示)的Vss接點，以及分割接點線為片段，其形成節點接點136及相鄰的靜態隨機存取記憶體單元的節點接點。
為避免或降低靜態隨機存取記憶體接點橋接的風 險，本發明實施例施行罩幕圖案210-211、220-222、及230-231於至少三個不同罩幕上。根據本發明一實施例，施行罩幕圖案210-211於一罩幕上，施行罩幕圖案220-222於另一罩幕上，且施行罩幕圖案230-231於又另一罩幕上。當然，可理解的是，安排圖案210-211、220-222、及230-231至三個不同罩幕僅為一範例，且不以此為限，在不同實施例中，這些圖案可以不同方式安排至三個罩幕上。此外，可理解的是，在其他另外的實施例中，可使用多於三個罩幕(例如四個罩幕)施行罩幕圖案210-211、220-222、及230-231。
分離罩幕圖案210-211、220-222、及230-231於至少三個罩幕上對於每個個別罩幕圖案就其大小及形狀提供更多的調整自由度，其可用於降低靜態隨機存取記憶體接點橋接的風險並改善接點至鰭片著陸。更詳細地說，當半導體元件大小持續微縮，越來越難控制罩幕圖案210-211、220-222、及230-231精確的位置及相對於接點線的對準。如上所述，罩幕圖案210-211、220-222、及230-231用以「分割」靜態隨機存取記憶體接點，且這些罩幕圖案由其預定的位置位移可能導致靜態隨機存取記憶體接點的問題。
例如，罩幕圖案210用以「分割」接點線為Vcc接點132及Vss接點133。然而，由於Vcc接點132與Vss接點133之間即使是一個小連續性即可造成兩接點之間橋接，若罩幕圖案210尺寸太小，其可能不足以分開Vcc接點132及Vss接點133。若罩幕圖案210位置位移，例如於第3-4圖中於X方向「向上」或「向下」位移，亦可能發生Vcc接點132與Vss接點133之間的 橋接。另一方面，若罩幕圖案210的大小太大，可能「吞沒」部分(或全部)的Vcc接點132。換句話說，由於大的罩幕圖案210將「阻斷」Vcc接點132形成，夠大的罩幕圖案210可造成所形成的Vcc接點132太小，或根本不形成。若罩幕圖案210於第3-4圖中Y方向向「左側」位移太多，此亦可能發生。未預定的靜態隨機存取記憶體接點之間的橋接可造成靜態隨機存取記憶體元件故障或效能退化。
罩幕圖案210-211、220-222、及230-231的大小變異及/或位置偏移亦可導致「接點至鰭片著陸」的問題。例如，若罩幕圖案220太小或於第3-4圖中X方向「向上」或「向下」位移，其可造成節點接點135與節點接點136橋接。另一方面，若罩幕圖案220太大，可能造成節點接點135未「著陸」於鰭片線112上，或造成節點接點136未「著陸」於鰭片線113上。若罩幕圖案220位移至第3-4圖中Y方向的「左側」或「右側」，節點接點135-136預定的著陸亦可能失誤。若接點「著陸」於其預定的鰭片線上失誤了，這意味著未完成給定的電晶體應有的電性連接，且這亦造成靜態隨機存取記憶體元件故障或效能退化。
若太多罩幕圖案用於相同的罩幕時，如上所述接點橋接及/或鰭片著陸的問題更加複雜。由於微影的限制(尤其是元件尺寸變小時)，調整任何給定罩幕圖案的大小及/或位置可能導致罩幕上的其他罩幕圖案不預期的改變(或與之橋接)，其可能於靜態隨機存取記憶體單元的其他部分中產生接點橋接及/或鰭片著陸問題的不利影響。舉例而言，若罩幕圖案210 及231使用相同的微影罩幕形成，那麼罩幕圖案210於第3-4圖中X方向擴大或位移可造成罩幕圖案210及231彼此橋接。罩幕圖案210及231橋接可能「截斷」節點接點136的「左側」部分，其可造成節點接點136「著陸」於鰭片線113上失誤。
此外，由於微影的限制，太靠近彼此的罩幕圖案不應安排在相同的罩幕上。例如，若罩幕圖案210及230安排在相同的罩幕上，其相隔的距離可能太小，以至微影無法解析，而結果可能無法清楚定義罩幕圖案210及230的邊界。
微影罩幕設計的另一個問題是圖案均勻度。更詳細地說，若圖案於幾何形狀及/或大小彼此相對均勻，對微影來說較容易解析複數個圖案。因此，不希望在其中一個圖案大抵大於其他圖案的情形下，於相同的微影罩幕上施行不同圖案。
本發明實施例將罩幕圖案210-211、220-222、及230-231分於三罩幕(在實施例中或者更多)以克服如上所述的問題。這樣做的優點為調整任一罩幕圖案不太可能影響其他圖案。例如，罩幕圖案210可於X方向伸展或擴大。如此有助於確保罩幕圖案210可用於圖案化接點線阻斷組件以「分割」Vcc接點132及Vss接點133的目的。換句話說，由於罩幕圖案210在X方向較大，可提供較大的製程裕度以容許微影缺陷所造成的大小變異或位置偏移。
擴大或伸展罩幕圖案210亦不增加與罩幕圖案231橋接的風險，因為如上所述，罩幕圖案210及231於不同的罩幕上施行。因此，於不同的製程步驟中使用罩幕圖案210及231， 而因此伸展罩幕圖案210將不造成與罩幕圖案231不預期的橋接。同樣地，由於罩幕圖案211於不同的罩幕上施行，罩幕圖案230可於X方向伸展或擴大，不須擔心造成與罩幕圖案211不預期的橋接。
罩幕圖案210(或230)的伸展或擴大為調整罩幕圖案的範例。可理解的是，在其他實施例中，可彈性調整其他罩幕圖案以解決靜態隨機存取記憶體接點橋接或接點至鰭片著陸的問題，而不失去本發明實施例的精神及範圍。
如第3圖所繪示，配置罩幕圖案210-211、220-222、及230-231的大小或尺寸以便分割靜態隨機存取記憶體接點線。例如，罩幕圖案210-211、220-222、及230-231分別具有於第3圖中Y方向所測量的尺寸310-311、320-322、及330-331。罩幕圖案210-211、220-222、及230-231分別具有於第3圖中X方向所測量的尺寸410-411、420-422、及430-431。在一些實施例中，配置尺寸310-311為彼此相似，配置尺寸410-411為彼此相似，配置尺寸330-331為彼此相似，配置尺寸430-431為彼此相似，配置尺寸321-322為彼此相似，及配置尺寸421-422為彼此相似。在一些實施例中，為了便於分割靜態隨機存取記憶體接點線，配置尺寸310-311小於尺寸330-331，且配置尺寸330-331小於尺寸321-322。
如上所述，在此處可伸展或擴大一些罩幕圖案以加寬製程邊限。例如，在一些實施例中，之前罩幕圖案210及230可具有相似的尺寸410及430，現在罩幕圖案210可具有於X方向伸展的尺寸410，以致尺寸410現大於尺寸430。在一些實 施例中，罩幕圖案211(伸展的圖案)及罩幕圖案231也是如此。
亦可配置罩幕圖案210-211、220-222、及230-231的尺寸為靜態隨機存取記憶體單元100大小或尺寸的函數。例如，如第4圖所繪示，靜態隨機存取記憶體單元100具有於X方向測量的節距450。在一些實施例中，每個尺寸421-422均配置為大於節距450的½。
亦配置罩幕圖案的尺寸以確保安排在相同的微影罩幕上罩幕圖案之間的均勻度。如上所述，在所示的實施例中，罩幕圖案210-211安排在相同的微影罩幕上，且因此罩幕圖案210-211可具有類似的尺寸310-311，及類似的尺寸410-411。在所示的實施例中，罩幕圖案220-222安排在另一微影罩幕上，且因此罩幕圖案220-222可具有類似的尺寸320-322，及類似的尺寸420-422。在所繪示的實施例中，罩幕圖案230-231安排在相同的微影罩幕上，且因此罩幕圖案230-231可具有類似的尺寸330-331，及類似的尺寸430-431。在一些實施例中，上述這些不同尺寸若彼此差異+50%或-50%以內，可認定為相似。因此，類似尺寸的罩幕圖案位於相同的罩幕上以確保每個罩幕提供良好的圖案均勻度。此外，施行每個罩幕圖案210-211、220-222、及230-231為矩形(即使矩形具有不同的X尺寸對Y尺寸的比例)。罩幕圖案的形狀相似性(尤其在相同的微影罩幕中)更進一步改善了本發明實施例中微影罩幕的圖案均勻度。
亦可理解的是，本發明實施例允許新的罩幕佈局方案世代。例如，可能會獲得傳統的罩幕佈局方案。根據傳統 的罩幕佈局方案，所有定義接點線阻斷組件的罩幕佈局圖案安排於只有一個(或兩個)微影罩幕中。如上所述，由於導致接點橋接問題，接點至鰭片著陸困難等，這是所不希望的。根據本發明實施例之方法，獲得傳統的罩幕佈局方案之後，可產生新的罩幕佈局方案，這樣一來，傳統的佈局方案的罩幕圖案現在分至三個或多個微影罩幕上。在一些實施例中，至少其中一個罩幕圖案(例如罩幕圖案210)於垂直於接點線延伸方向的方向伸展或擴大。如此減少了潛在的接點線橋接風險。
現將討論使用這些罩幕圖案210-211、220-222、及230-231形成/定義接點線阻斷組件的製造製程流程。更詳細地說，根據本發明實施例，第5A-20A圖為半導體元件500於不同製造階段的示意片段上視圖，且第5B-20B圖為半導體元件500於不同製造階段的示意片段側剖面圖。可理解的是，第5B-20B圖的側剖面圖由X切割獲得，也就是，根據第4圖中X方向所取的切線。第5A-20A圖所繪示的範例切線為切線505。半導體元件500可為上述參見第2及4圖靜態隨機存取記憶體單元100的一實施例。
現參見第5A-5B圖，半導體元件500包括形成基板於之上的半導體層510。在一實施例中，半導體層510包括晶體矽材料，例如矽或矽鍺。可進行佈植製程以對半導體層510佈植複數個摻質離子。在一些實施例中，摻質離子可包括N型材料，例如砷(arsenic，As)或磷(phosphorous，P)，或在其他實施例中，其可包括P型材料，例如硼(boron，B)，取決於是否需要N型場效電晶體(NFET或NMOS)或P型場效電晶體(PFET或 PMOS)。例如，可為P型場效電晶體形成N型井區，及為N型場效電晶體形成P型井區。
經由一或多道微影製程圖案化半導體層510以形成複數個鰭狀結構。鰭狀結構可作為鰭狀場效電晶體電晶體半導體元件500的源極、汲極、或通道區域。可以上述參見第4圖的方式安排鰭狀結構，例如，每個鰭片線110-115延伸於X方向。於第5B圖的剖面圖中，由於X方向切線係取於靜態隨機存取記憶體單元鰭狀結構以外的部分，鰭狀結構並非直接可見。
可形成複數個閘極堆疊520。每個閘極堆疊520可對應至不同上述參見第4圖的閘極線120-125。可以使用硬罩幕530的一或多道圖案化製程形成閘極堆疊520，並可涉及閘極取代製程，其中以高介電常數金屬閘極取代虛置閘極。例如，每個閘極堆疊520可包括高介電常數閘極介電質及金屬閘極電極。高介電常數閘極介電質可包括具有介電常數大於SiO2之介電常數(其約為4)的介電材料。在一實施例中，高介電常數閘極介電包括氧化鉿(hafnium oxide，HfO2)，其具有介於約18至約40的介電常數。在另一實施例中，高介電常數閘極介電可包括ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、或SrTiO。金屬閘極電極可包括功函數金屬組件及填充金屬組件。配置功函數金屬組件以調整相應鰭狀場效電晶體的功函數以達成想要的臨界電壓Vt。在不同實施例中，功函數金屬組件可包括：TiAl、TiAlN、TaCN、TiN、WN、或W、或上述之組合。配置填充金屬組件以作為閘極電極的主要導電部分。在不同實施例 中，填充金屬組件可包含鋁(Aluminum，Al)、鎢(Tungsten，W)、銅(Copper、Cu)、或上述之組合。
雖然閘極堆疊520在此製造階段於上視圖中並非直接可見，於第5A圖的上視圖中繪示閘極堆疊520的輪廓(繪示為虛線)以便了解本發明實施例。值得注意的是，第5A圖的上視圖與第4圖的上視圖相較之下「旋轉」了90度。換句話說，X方向及Y方向於第4及5A圖之間分別旋轉了90度。儘管如此，可理解的是，閘極堆疊520仍均於第4圖及第5A圖的Y方向延伸。
第5A圖的上視圖亦繪示了接點線540的輪廓，其於此亦以虛線繪示。每個接點線540對應不同的接點線，由此形成BL、Vcc、Vss、及節點接點(如第4圖所繪示)。如第5A圖所繪示，每個接點線540延伸於Y方向，且不同接點線540位於每對閘極線520之間。可理解的是，在第5A-5B圖的製造階段，尚未定義接點線540(亦即尚未存在)，而繪示出接點線540的輪廓僅為以便了解本發明實施例。
如第5B圖所繪示，閘極堆疊520被層間介電質(ILD)550包圍(或嵌入於層間介電質550中)。可使用沉積介電材料並進行拋光製程例如化學機械研磨(chemical-mechanical-polishing，CMP)平坦化層間介電質550的上表面以形成層間介電質550。層間介電質550提供閘極堆疊520電性隔離，且可包括電性絕緣材料例如氧化矽。可理解的是，層間介電質550可於閘極堆疊520之前形成。例如，層間介電質550可於虛置閘極結構(例如包括多晶矽閘極電極)形成之 後形成。移除虛置閘極結構可於層間介電質中創造開口或凹部(recess)，且這些開口或凹部可接著以高介電常數金屬閘極結構(例如閘極堆疊520)填充。
膜層570形成於層間介電質550之上。在一些實施例中，膜層570包括介電材料，例如氮化鈦(titanium nitride)。膜層580接著形成於膜層570之上。在一些實施例中，膜層580包括與膜層570之介電材料不同的介電材料。例如，膜層580可包括氧化物材料例如氧化矽。膜層570及580可於後續的圖案化製程中共同作為硬罩幕層以定義接點線溝槽。膜層590接著形成於膜層580之上。在一些實施例中，膜層590包括矽。在於此討論的實施例中，膜層570、580、及590可用於圖案化，例如圖案化對應上述參見第4圖接點線的溝槽。
圖案化的光阻層600形成於膜層590之上。在所繪示的實施例中，光阻層600為三層光阻，且包括頂層600A、中層600B、及底層600C。光阻層600已被圖案化，使得開口610形成於頂層600A中。開口610以包括上述參見第4圖罩幕圖案210-211、220-222、及230-231之一的微影罩幕形成。例如，開口610可以罩幕圖案210定義。開口610的上視圖輪廓繪示於第5A圖。
如第5B圖的剖面圖所繪示，配置開口610的位置以使其垂直對齊接點線540之一(將於後形成接點線540)。如第5A圖的上視圖所繪示，亦配置開口610的大小以造成「阻斷」與之對齊的接點線540。更詳細地說，使用開口610進行後續的製程將造成在層間介電質550中形成阻斷組件。由於接點線溝槽 將於層間介電質550中形成，層問介電質550中的阻斷組件將避免連續接點線形成。反之，以開口610定義接點線阻斷組件結果將接點線形成為不同且分開的接點(例如Vcc接點132及Vss接點133)。根據下面的討論，此將變得更加明顯。
應注意的是，如上所述，開口610亦可於X方向「伸展」以確保開口610的位置偏移或大小變異將不影響其「阻斷」接點線540，因而緩解製程裕度及/或增加製程邊限。在第5A圖的上視圖中，開口610的「伸展」可與附近的閘極堆疊520重疊，但由於後續的製程使用開口610將不影響已形成的閘極堆疊520，這並不是個問題。
現參見第6A-6B圖，開口610向下延伸入圖案化光阻600的膜層600B-600C，且移除光阻600的頂層600A。應注意的是，在第6A圖的上視圖中(及後續製造階段的上視圖中)，仍繪示出尚未形成的接點線540之輪廓以便隨後的討論，但為清楚及簡潔表示，未特別繪示閘極堆疊520的輪廓。可以看出在第6B圖中開口610現露出部分的膜層590。
現參見第7A-7B圖，透過開口610進行離子佈植製程620以佈植摻質離子入膜層590。在一些實施例中，佈植的摻質離子包括硼離子。作為離子佈植製程620的結果，由具有摻質離子佈植於其中之膜層590的部分形成摻雜組件630。
現參見第8A-8B圖，以例如灰化(ashing)或剝離(stripping)製程移除圖案化光阻層600。形成另一圖案化光阻層650於膜層590之上。再一次，圖案化光阻層650可為三層光阻層且包括頂層650A、中層650B、及底層650C。光阻層650已被 圖案化，使得開口660形成於頂層650A中。開口660以與上述參見第5B圖用以形成開口610的罩幕不同的微影罩幕形成。用以形成開口660的微影罩幕為不包含罩幕圖案210(其中罩幕圖案210對應於開口610)的微影罩幕。在所繪示的實施例中，以包括罩幕圖案231的微影罩幕形成開口660。使用罩幕圖案231圖案化開口660。第8A圖繪示出開口660的上視圖輪廓。
如第8B圖所繪示的剖面圖，配置開口660的位置以使其垂直對齊接點線540之一。如第8A圖的上視圖所繪示，亦配置開口610的大小以造成「阻斷」與之對齊的接點線540。更詳細地說，使用開口610進行後續的製程將造成在層間介電質550中形成阻斷組件，其將避免層間介電質中形成連續接點線。反之，以開口660定義接點線阻斷組件結果將接點線形成兩不同且分開的接點(例如Vcc接點139及BL接點140)。根據下面的討論，此將變得更加明顯。
類似於開口610，開口660可於X方向「伸展」以確保開口660的位置偏移或大小變異將不影響其「阻斷」接點線540，因而緩解製程裕度及/或增加製程邊限。於上視圖中，開口660的「伸展」可與附近的閘極堆疊520重疊，但由於使用開口660的後續製程將不影響已形成的閘極堆疊520，這並不是問題。
現參見第9A-9B圖，開口660向下延伸入圖案化光阻650的膜層650B-650C。由第9B圖可看出開口660現露出部分的膜層590。
現參見第10A-10B圖，透過開口660進行離子佈植 製程670以佈植摻質離子入膜層590。在一些實施例中，佈植的摻質離子包括硼離子。作為離子佈植製程670的結果，由具有摻質離子佈植於其中之膜層590的部分形成摻雜組件680。
現參見第11A-11B圖，以如灰化或剝離製程移除圖案化光阻層650。另一圖案化光阻層700形成於膜層590之上。再一次，圖案化光阻層700可為三層光阻層且包括頂層700A、中層700B、及底層700C。光阻層700已被圖案化，使得開口710形成於頂層700A中。開口710以與用以形成開口610(第5B圖)的罩幕及用以形成開口660(第8B圖)的罩幕不同的微影罩幕形成。用以形成開口710的微影罩幕為不包含罩幕圖案210(其中罩幕圖案210對應於開口610)且不包含罩幕圖案231(其中罩幕圖案231對應於開口660)的微影罩幕。在所繪示的實施例中，以包括罩幕圖案220的微影罩幕形成開口710。使用罩幕圖案220圖案化開口710。第11A圖繪示出開口710的上視圖輪廓。
可理解的是，開口710未與開口610及660對齊，且因此未與摻雜零件630及680對齊。第11A圖的上視圖中更清楚繪示了這樣的未對準狀況，其中在Y方向上開口710與摻雜零件630及680之間具位置偏差。再一次，這樣的位置偏差(或未對準)與第3-4圖一致，其中罩幕圖案220(亦即對應於開口710的罩幕圖案)及罩幕圖案210及231(亦即分別對應於摻雜零件630及680的罩幕圖案)之間亦存在相同的位置偏差(或未對準)。因此，若第11B圖的剖面圖係由沿X方向單一切線所取，不應與摻雜零件630及680同時繪示開口710。然而，為了便於理解本發明實施例，第11B圖的剖面圖可視為是兩個不同剖面圖的合 成視圖(或疊加視圖)，其中一圖由與摻雜零件630及680相交的切線(沿X方向)所取，且另一圖由與開口710相交的切線(沿X方向但於不同位置)所取。以下製造階段的剖面圖第12B-18B圖亦同。
如第11B圖的剖面圖所繪示，配置開口710的位置使其垂直對齊接點線540之一。如第11A圖的上視圖所繪示，亦配置開口710的大小以造成「阻斷」與之對齊的接點線540。更詳細地說，使用開口710進行後續的製程將造成在層間介電質550中形成阻斷組件，其將避免形成連續接點線。反之，以開口710定義接點線阻斷組件結果將形成兩不同且分開的接點(例如節點接點135及節點接點136)。根據下面的討論，此將變得更加明顯。
相似於開口610，開口710可於X方向「伸展」以確保開口710的位置偏移或大小變異將不影響其「阻斷」接點線540，因而緩解製程裕度及/或增加製程邊限。於上視圖中，開口710的「伸展」可與附近的閘極堆疊520重疊，但由於使用開口710的後續製程將不影響已形成的閘極堆疊520，這並不是問題。
現參見第12A-12B圖，開口710向下延伸入圖案化光阻700的膜層700B-700C。可以看到在第12B圖中，開口710現露出部分的膜層590。
現參見第13A-13B圖，透過開口710進行離子佈植製程730以佈植摻質離子於膜層590中。在一些實施例中，佈植的摻質離子包括硼離子。作為離子佈植製程730的結果，由具 有摻質離子佈植於其中之膜層590的部分形成摻雜組件740。
現參見第14A-14B圖，以例如灰化或剝離製程移除移除圖案化光阻層700。結果，現露出摻雜零件630、680、及740。摻雜零件630、680、740將用以圖案化下方的膜層570-580以形成接點線阻斷圖案。如下詳述，這些接點線阻斷圖案將接著用以於層間介電質550中形成接點線阻斷組件以「阻斷」連續接點線溝槽的形成(亦即「分割」溝槽)。
現參見第15A-15B圖，形成圖案化光阻層750於摻雜零件630、680、及740之上。再一次，圖案化光阻層750可為三層光阻層，且包括頂層750A、中層750B、及底層750C。圖案化光阻層750以使複數個開口例如開口770、771、及772形成於頂層750A中。每個開口770-772定義個別之接點線的位置，其將在稍後步驟於層間介電質550中形成溝槽。
應注意在所繪示的實施例中，定義接點線涉及雙重圖案化製程。例如，如第15A-15B圖所繪示，由開口770-772定義接點線的子集合，而將於稍後定義其他接點線。雙重圖案化製程有助於實現接點線更小的節距。亦可理解的是，用以定義開口770-772的微影罩幕與如上所述用以形成摻雜零件630、680、740的三個罩幕為不同罩幕。
現參見第16A-16B圖，進行蝕刻製程780以將開口770-772向下延伸入膜層570-580。摻雜零件630、680、及740於此亦作為蝕刻罩幕。應注意由於切線505的位置，摻雜組件740不應於第16A圖中直接可見。然而，依然於此以虛線繪示摻雜組件740的輪廓，以幫助讀者理解摻雜組件740的位置及定 位，及其將如何影響下述的圖案化製程。
如第16A圖的上視圖所繪示，由於摻雜組件740的存在(其與開口771的路徑重疊)，開口771現「分割」為兩段771A及771B。換句話說，摻雜組件740避免下方的部分膜層570-580於蝕刻製程780中被蝕刻。結果，現於膜層570-580中蝕刻兩開口片段771A-771B，而不是於膜層570-580中蝕刻連續開口771。因此，可以說摻雜組件740之下的膜層570-580「阻斷」或「中斷」兩片段771A-771B。在所繪示的實施例中，片段771A-771B將分別定義節點接點135-136的溝槽。可理解的是，如上所述參見第15A-15B及16A-16B圖的製程對應於雙重圖案化製程的第一部份。
現參見第17A-17B圖，形成圖案化光阻層800於摻雜零件630、680、及740之上。再一次，圖案化光阻層800可為三層光阻層包括頂層800A、中層800B、及底層800C。圖案化光阻層800以使複數個開口例如開口810及811形成於頂層800A中。開口810-811定義其他尚未被第15A-15B圖中開口770-772所定義的接點線之位置。亦可理解的是，用以定義開口810-811的微影罩幕與如上所述用以形成摻雜零件630、680、740的三個罩幕為不同罩幕。
現參見第18A-18B圖，進行蝕刻製程830將開口810-811向下延伸入膜層570-580。摻雜零件630、680、及740於此亦作為蝕刻罩幕。如第18A之上視圖所繪示，由於摻雜零件630及680的存在(其分別與開口810及811的路徑重疊)，開口810現「分割」為兩片段810A及810B，而開口811現「分割」 為兩片段811A及811B。換句話說，摻雜零件630及680避免下方的膜層570-580於蝕刻製程830中被蝕刻。結果，現於膜層570-580中蝕刻開口片段810A-810B及811A-811B，而並非於膜層570-580中蝕刻連續開口810-811。因此，可以說受摻雜組件680保護的部分膜層570-580「阻斷」或「中斷」兩片段810A-810B，而受摻雜組件630保護的部分膜層570-580「阻斷」或「中斷」兩片段811A-811B。
在所繪示的實施例中，片段810A-810B將分別定義Vcc接點139及位元線接點140(第4圖)的溝槽，且片段811A-811B將分別定義Vcc接點132及Vss接點133的溝槽。可理解的是，如上所述參見第17A-17B及18A-18B圖的製程對應於雙重圖案化製程的第二部份。
亦可理解的是，在此製造階段，所有靜態隨機存取記憶體接點線的溝槽圖案定義於膜層570-580中，即使由於切線505於X方向橫切的位置，並非所有均可見於第19B圖的剖面圖中。膜層570-580於此作為硬罩幕，且為了在後續的製程中形成靜態隨機存取記憶體接點線，在硬罩幕層570-580中形成的開口將定義層間介電質550中實際的溝槽。
現參見第19A-19B圖，進行一或多道蝕刻製程850以於層間介電質550中蝕刻開口770、771A-771B、772、810A-810B、及811A-811B。於層間介電質550中蝕刻的開口770、771A-771B、772、810A-810B、及811A-811B形成接點線溝槽。硬罩幕層570-580可於蝕刻製程850中用以作為蝕刻罩幕，並在於層間介電質550中蝕刻開口之後移除。於第19A圖的 上視圖中可以看出部分層間介電質層550A、550B、550C分別對應摻雜零件630、680、740。可以說由三個微影罩幕定義層間介電質層550A、550B、550C的部分分別包括定義摻雜零件630、680、及740的罩幕圖案。如第19A圖所繪示，由於其有效地「分割」接點線溝槽為溝槽片段810A-810B、771A-771B、及811A-811B，層間介電質層550A、550B、550C的部分作為接點線阻斷組件。
現參見第20A-20B圖，進行沉積製程900以於接點線溝槽770、772、810A-810B、771A-771B、及811A-811B中填充導電材料。在一些實施例中，導電材料可包括金屬例如鎢(tungsten)、銅(copper)、鋁(aluminum)、或上述之組合。結果，形成了靜態隨機存取記憶體接點910A-910B、911A-911B、970、971A、971B、及972。在所繪示的實施例中，接點910A及910B對應於Vcc接點139及位元線接點140，接點911A及911B對應於Vcc接點132及Vss接點133，且接點971A及971B對應於節點接點135及節點接點136。再一次，如第20A-20B圖所繪示，層間介電質部分550A、550B、及550C分別「分割」接點線為接點911A-911B、910A-910B、及971A-971B。
亦可以說層間介電質部分550A、550B、及550C有效地定義接點911A-911B、910A-910B、及971A-971B的界線或邊界。例如，由於層間介電質部分550A位於接點911A-911B之間，其定義接點911A的邊界及接點911B的邊界。由於層間介電質部分550B位於接點910A-910B之間，其定義910A的邊界及接點910B的邊界。由於層間介電質部分550C位於接點 971A-971B之間，其定義接點971A的邊界及接點971B的邊界。如上所述，藉由將接點線阻斷罩幕圖案(如上所述參見第3-4圖)分為三個或多個微影罩幕，本發明實施例減少接點911A-911B、910A-910B、及971A-971B之間橋接的風險，並緩解製程邊限。此外，亦改善了接點911A-911B、910A-910B、及971A-971B接點至鰭片著陸的表現。
第21圖繪示出微影系統1000。根據本發明實施例的不同方面，微影系統1000包括至少三個微影罩幕1010、1020、及1030。根據本發明一實施例，如上所述參見第3-4圖，微影罩幕1010包括罩幕圖案210-211，如上所述參見第3-4圖，微影罩幕1020包括罩幕圖案220-222，如上所述參見第3-4圖，微影罩幕1030包括罩幕圖案230-231。
由於罩幕圖案210-211、220-222、及230-231分別施行於三個分開的微影罩幕1010，1020，1030上，具有更大的自由度調整每個微影罩幕上的罩幕圖案。如上所述，更大的調整自由度允許更彈性地調整(例如伸展)罩幕圖案，而無與其他罩幕圖案橋接，或以其他方式干擾其預定圖案化功能的風險。此外，每個微影罩幕可具有較佳的罩幕圖案均勻度，其亦改善了微影表現。每個罩幕圖案210-211、220-222、及230-231亦實施為矩形。由於矩形幾何圖案相對於扭曲圖案、曲折圖案、或其他不規則形狀圖案，較不可能造成斷裂，罩幕圖案210-211、220-222、及230-231的矩形性質導致較佳的圖案化表現。
第22圖繪示出製造靜態隨機存取記憶體(SRAM)元件方法1500的流程圖。
方法1500包括步驟1510，形成複數個閘極結構。每個閘極結構嵌入於層間介電質(ILD)中，並包圍一或多個半導體鰭狀結構。
方法1500包括步驟1520，形成硬罩幕層於層間介電質之上。
方法1500包括步驟1530，形成矽層於硬罩幕層之上。
方法1500包括步驟1540，於矽層中形成一或多個第一摻雜組件。由第一微影罩幕定義一或多個第一摻雜組件。
方法1500包括步驟1550，於矽層中形成一或多個第二摻雜組件。由與第一微影罩幕不同的第二微影罩幕定義一或多個第二摻雜組件。
方法1500包括步驟1560，於矽層中形成一或多個第三摻雜組件。由與第一微影罩幕及第二微影罩幕不同的第三微影罩幕定義一或多個第三摻雜組件。
方法1500包括步驟1570，移除矽層的未摻雜部分。
方法1500包括步驟1580，圖案化硬罩幕層以於硬罩幕層中定義複數個溝槽。矽層的未摻雜部分防止於其下形成溝槽線。
方法1500包括步驟1590，於層間介電質中蝕刻溝槽。
方法1500包括步驟1595，以金屬材料填充層間介電質中的溝槽，以形成靜態隨機存取記憶體元件的複數個接點。
在一些實施例中，圖案化包括為靜態隨機存取記憶體元件的每個靜態隨機存取記憶體單元定義至少第一不連續溝槽、第二不連續溝槽、及第三不連續溝槽。在一些實施例中，第一不連續溝槽包括在蝕刻層間介電質並填充金屬材料之後形成位元線接點、Vcc接點、及Vss接點的溝槽片段。在一些實施例中，第二不連續溝槽包括在蝕刻層間介電質並填充金屬材料之後形成第一節點接點及第二節點接點的溝槽片段。在一些實施例中，第三不連續溝槽包括在蝕刻層間介電質並填充金屬材料之後形成Vss接點、Vcc接點、及位元線接點的溝槽片段。
在一些實施例中，一或多個第一摻雜組件、一或多個第二摻雜組件、及一或多個第三摻雜組件分別為第一微影罩幕，第二微影罩幕，及第三微影罩幕上的矩形罩幕圖案。
在一些實施例中，在層間介電質中蝕刻溝槽包括雙重圖案化製程。
在一些實施例中，形成一或多個第一摻雜組件包括使用第一微影罩幕以於第一光阻層中形成一或多個第一開口，並透過一或多個第一開口於矽層中佈植離子。
在一些實施例中，形成一或多個第二摻雜組件包括使用第二微影罩幕以於第二光阻層中形成一或多個第二開口，並透過一或多個第二開口於矽層中佈植離子。
在一些實施例中，形成一或多個第三摻雜組件包括使用第三微影罩幕以於第三光阻層中形成一或多個第三開口，並透過一或多個第三開口於矽層中佈植離子。
可理解的是，可於方法1500的步驟1510-1595之 前、之中、或之後進行額外的製程。為簡潔表示，未於此詳述其他額外的步驟。
第23圖繪示出製造靜態隨機存取記憶體(SRAM)元件方法1700的流程圖。
方法1700包括步驟1710，獲得第一罩幕佈局方案。第一罩幕佈局方案包括安排複數個罩幕圖案至兩個不同微影罩幕上。每個複數個罩幕圖案定義圖案化靜態隨機存取記憶體(SRAM)元件複數條接點線的接點線阻斷圖案。
方法1700包括步驟1720，根據第一罩幕佈局方案產生第二罩幕佈局方案。第二罩幕佈局方案包含將複數個罩幕圖案安排至至少三個不同的微影罩幕上。
方法1700包括步驟1730，製造靜態隨機存取記憶體元件。以至少部分使用第二罩幕佈局方案的罩幕圖案定義靜態隨機存取記憶體元件的接點線。在一些實施例中，製造靜態隨機存取記憶體元件包括：於介電層中蝕刻複數個溝槽。至少一些溝槽被第二罩幕佈局方案的罩幕圖案所定義的部分介電層中斷。在一些實施例中，製造靜態隨機存取記憶體元件包括：填充溝槽以形成靜態隨機存取記憶體元件的接點線。
在一些實施例中，每個接點線於第一方向延伸，並產生包括至少一個在垂直於第一方向的第二方向擴大的罩幕圖案。
可理解的是，可於方法1700的步驟1710-1730之前、之中、或之後進行額外的製程。為簡潔表示，未於此詳述其他額外的步驟。
根據上述討論，可看出本發明實施例提供相較於傳統製造鰭狀場效電晶體靜態隨機存取記憶體元件的優點。然而可理解的是，其他實施例可提供額外的優點，且並非所有優點必須於此揭示，且對所有實施例而言，並無特定優點是必須的。其一優點是本發明實施例減少了接點橋接的風險。將接點線阻斷罩幕圖案分至三個或多個微影罩幕，現具有更大的自由度以調整每個微影罩幕上的罩幕圖案。例如，為了於後續製造製程中最大化分割靜態隨機存取記憶體接點的可能性，一些圖案可於預定義的方向伸展或擴大。另一優點為當每個罩幕圖案可為矩形形狀及/或彼此具有類似的尺寸，三或多個微影罩幕可均具有改善的圖案均勻度。改善的圖案均勻度導致微影表現的改善。其他優點包括與現有的鰭狀場效電晶體靜態隨機存取記憶體設計及製造的相容性，因此實施本發明實施例既簡單又廉價。
本發明實施例的一方面屬於製造靜態隨機存取記憶體(SRAM)元件的方法。此方法包括：形成複數個閘極堆疊於基板之上，其中介電結構包圍閘極堆疊；形成複數個接點線阻斷圖案於介電結構之上，其中接點線阻斷圖案使用三或多個微影罩幕形成；形成複數個溝槽於介電結構中，其中接點線阻斷圖案作為介電結構的保護罩幕，以避免於接點線阻斷圖案之下的介電結構部分形成溝槽；以及以導電材料填充溝槽以形成靜態隨機存取記憶體元件的複數個接點線。在一些實施例中，形成接點線阻斷圖案包括：使用包括第一罩幕圖案的第一微影罩幕形成第一接點線阻斷圖案；使用包括第二罩幕圖案的第二 微影罩幕形成第二接點線阻斷圖案；以及使用包括第三罩幕圖案的第三微影罩幕形成第三接點線阻斷圖案。在一些實施例中，形成複數個溝槽包括蝕刻用於第一Vcc接點的第一溝槽，及用於第一Vss接點的第二溝槽，且其中未蝕刻位於第一接點線阻斷圖案之下及第一溝槽與第二溝槽之間的介電結構之部分。在一些實施例中，形成複數個溝槽包括蝕刻用於第二Vcc接點的第三溝槽，及用於第一位元線接點的第四溝槽，且其中未蝕刻位於第二接點線阻斷圖案之下及第三溝槽與第四溝槽之間的介電結構之部分。在一些實施例中，形成複數個溝槽包括蝕刻用於第一節點接點的第五溝槽，及用於第二節點接點的第六溝槽，且其中未蝕刻位於第三接點線阻斷圖案之下及第五溝槽與第六溝槽之間的介電結構之部分。在一些實施例中，此方法更包括：形成複數個鰭狀結構於基板之上，且其中形成閘極堆疊以每個包圍其一鰭狀結構。在一些實施例中，形成複數個接點線阻斷圖案包括：在介電結構上形成之矽層的複數個部分中佈植摻質，因此形成矽層的複數個摻雜部分，其中使用個別的三或多個微影罩幕之一以定義每個摻雜部分。在一些實施例中，由個別的矩形罩幕圖案定義每個接點線阻斷圖案。
本發明實施例的一方面屬於靜態隨機存取記憶體(static random access memory，SRAM)元件的製造方法，此方法包括：形成複數個閘極結構，其中每個閘極結構嵌入層間介電質(ILD)中並包圍一或多個半導體鰭狀結構；形成硬罩幕層於層間介電質之上；形成矽層於硬罩幕層之上；形成一或多個第一摻雜組件於矽層中，其中以第一微影罩幕定義一或多個第 一摻雜組件；形成一或多個第二摻雜組件於矽層中，其中以與第一微影罩幕不同的第二微影罩幕定義一或多個第二摻雜組件；形成一或多個第三摻雜組件於矽層中，其中以與第一微影罩幕及第二微影罩幕不同的第三微影罩幕定義一或多個第三摻雜組件；移除矽層的未摻雜部分；圖案化硬罩幕層以在硬罩幕層中定義複數個溝槽，其中矽層的未摻雜部分防止在其下形成溝槽線；蝕刻溝槽於層間介電質中；以及以金屬材料填充層間介電質中的溝槽以形成靜態隨機存取記憶體元件的複數個接點。在一些實施例中，圖案化包括定義用於每個靜態隨機存取記憶體元件之靜態隨機存取記憶體單元的至少第一不連續溝槽、第二不連續溝槽、及第三不連續溝槽。在一些實施例中，第一不連續溝槽包括溝槽片段，其在蝕刻入層間介電質並填充以金屬材料之後形成位元線接點、Vcc接點、及Vss接點。在一些實施例中，第二不連續溝槽包括溝槽片段，其在蝕刻入層間介電質並填充以金屬材料之後形成第一節點接點及第二節點接點；以及第三不連續溝槽包括溝槽片段，其在蝕刻入層間介電質並填充以金屬材料之後形成Vss接點、Vcc接點、及位元線接點。
本發明實施例的一方面屬於一個系統。此系統包括至少三個彼此不同的微影罩幕，其中每個三個微影罩幕包括一或多個個別之罩幕圖案，且其中配置每個罩幕圖案以定義個別之接點線阻斷圖案，且其中配置接點線阻斷圖案以圖案化靜態隨機存取記憶體(SRAM)元件的複數條接點線。在一些實施例中，至少三個微影罩幕包括：第一微影罩幕，包括第一圖案 及第二圖案；第二微影罩幕，包括第三圖案、第四圖案、及第五圖案；以及第三微影罩幕，包括第六圖案及第七圖案。在一些實施例中，配置第一圖案以定義第一接點線阻斷圖案，其部分定義第一Vcc接點及第一Vss接點的邊界；以及配置第二圖案以定義第二接點線阻斷圖案，其部分定義第二Vcc接點及第二Vss接點的邊界。在一些實施例中，配置第三圖案以定義第三接點線阻斷圖案，其部分定義第一節點接點及第二節點接點的邊界；配置第四圖案以定義第四接點線阻斷圖案，其部分定義第一位元線接點及第一節點接點的邊界；以及配置第五圖案以定義第五接點線阻斷圖案，其部分定義第二位元線接點及第二節點接點的邊界。在一些實施例中，配置第六圖案以定義第六接點線阻斷圖案，其部分定義第一Vcc接點及第一位元線接點的邊界；以及配置第七圖案以定義第七接點線阻斷圖案，其部分定義第二Vcc接點及第二位元線接點的邊界。在一些實施例中，每個接點線於第一方向延伸；第一圖案具有於垂直第一方向之第二方向所測量的第一尺寸；第六圖案具有於第二方向所測量的第二尺寸；以及第一尺寸大於第二尺寸。在一些實施例中，每個接點線於第一方向延伸；靜態隨機存取記憶體元件具有於垂直第一方向之第二方向所測量的節距；以及第四圖案於第二方向測量的尺寸大於靜態隨機存取記憶體元件之節距的½。在一些實施例中，每個第一圖案、第二圖案、第三圖案、第四圖案、第五圖案、第六圖案、及第七圖案形狀為矩形。
本發明實施例的一方面屬於一個系統。此系統包括：第一微影罩幕包括一或多個第一罩幕圖案，其中配置一或 多個第一罩幕圖案以分割至少靜態隨機存取記憶體(SRAM)元件的第一接點線；第二微影罩幕包括一或多個第二罩幕圖案，其中配置一或多個第二罩幕圖案以分割至少靜態隨機存取記憶體(SRAM)元件的第二接點線；以及第三微影罩幕包括一或多個第三罩幕圖案，其中配置一或多個第三罩幕圖案以分割至少靜態隨機存取記憶體(SRAM)元件的第三接點線。
本發明實施例的一方面屬於一個系統。此系統包括：第一微影罩幕包括一或多個第一罩幕圖案，其中配置一或多個第一罩幕圖案以定義靜態隨機存取記憶體(SRAM)元件的第一接點線的子集合；第二微影罩幕包括一或多個第二罩幕圖案，其中配置一或多個第二罩幕圖案以定義靜態隨機存取記憶體(SRAM)元件的第二接點線的子集合；以及第三微影罩幕包括一或多個第三罩幕圖案，其中配置一或多個第三罩幕圖案以定義靜態隨機存取記憶體(SRAM)元件的第三接點線的子集合。
本發明實施例的一方面屬於一個方法。此方法包括：獲得第一罩幕佈局方案，其中第一罩幕佈局方案包括安排複數個罩幕圖案至兩個不同微影罩幕上，其中每個複數個罩幕圖案為圖案化靜態隨機存取記憶體(SRAM)元件的複數個接點線定義接點線阻斷圖案；以及根據第一罩幕佈局方案產生第二罩幕佈局方案，其中其中第二罩幕佈局方案包括安排複數個罩幕圖案於至少三個不同的微影罩幕上。在一些實施例中，每個接點線延伸於第一方向；以及產生在垂直於第一方向的第二方向上擴大的至少一個罩幕圖案。在一些實施例中，此方法更包 括：製造靜態隨機存取記憶體元件，其中至少部分使用第二罩幕佈局方案的罩幕圖案定義靜態隨機存取記憶體元件的接點線。在一些實施例中，製造靜態隨機存取記憶體元件包括：於介電層中蝕刻複數個溝槽，其中至少一些溝槽被第二罩幕佈局方案之罩幕圖案所定義的部分介電層中斷；以及填充溝槽以形成靜態隨機存取記憶體元件的接點線。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

Claims (20)

  1. 一種靜態隨機存取記憶體(static random access memory，SRAM)元件的製造方法，包括：形成複數個閘極堆疊於一基板之上，其中一介電結構包圍該些閘極堆疊；形成複數個接點線阻斷圖案於該介電結構之上，其中該些接點線阻斷圖案使用三或多個微影罩幕形成；形成複數個溝槽於該介電結構中，其中該些接點線阻斷圖案作為該介電結構的保護罩幕，以避免於該些接點線阻斷圖案之下的該介電結構部分形成溝槽；以及以一導電材料填充該些溝槽以形成該靜態隨機存取記憶體元件的複數個接點線。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體元件的製造方法，其中該些接點線阻斷圖案的形成包括：使用包括一第一罩幕圖案的一第一微影罩幕形成一第一接點線阻斷圖案；使用包括一第二罩幕圖案的一第二微影罩幕形成一第二接點線阻斷圖案；以及使用包括一第三罩幕圖案的一第三微影罩幕形成一第三接點線阻斷圖案。
  3. 如申請專利範圍第2項所述之靜態隨機存取記憶體元件的製造方法，其中該複數個溝槽的形成包括蝕刻用於一第一Vcc接點的一第一溝槽，及用於一第一Vss接點的一第二溝槽，且其中未蝕刻位於該第一接點線阻斷圖案之下及該第 一溝槽與該第二溝槽之間的該介電結構之一部分。
  4. 如申請專利範圍第2項所述之靜態隨機存取記憶體元件的製造方法，其中該複數個溝槽的形成包括蝕刻用於一第二Vcc接點的一第三溝槽，及用於一第一位元線接點的一第四溝槽，且其中未蝕刻位於該第二接點線阻斷圖案之下及該第三溝槽與該第四溝槽之間的該介電結構之一部分。
  5. 如申請專利範圍第2項所述之靜態隨機存取記憶體元件的製造方法，其中該複數個溝槽的形成包括蝕刻用於一第一節點接點的一第五溝槽，及用於一第二節點接點的一第六溝槽，且其中未蝕刻位於該第三接點線阻斷圖案之下及該第五溝槽與該第六溝槽之間的該介電結構之一部分。
  6. 如申請專利範圍第1項所述之靜態隨機存取記憶體元件的製造方法，更包括：形成複數個鰭狀結構於該基板之上，且其中形成該閘極堆疊以每個包圍一個該些鰭狀結構。
  7. 如申請專利範圍第1項所述之靜態隨機存取記憶體元件的製造方法，其中該複數個接點線阻斷圖案的形成包括：在該介電結構上形成之一矽層的複數個部分中佈植摻質，因此形成該矽層的複數個摻雜部分，其中使用一個別之一個該三或多個微影罩幕以定義每個該些摻雜部分。
  8. 如申請專利範圍第1項所述之靜態隨機存取記憶體元件的製造方法，其中由一個別之矩形罩幕圖案定義每個該些接點線阻斷圖案。
  9. 一種靜態隨機存取記憶體(static random access memory，SRAM)元件的製造方法，包括： 形成複數個閘極結構，其中每個該些閘極結構嵌入一層間介電質(ILD)中並包圍一或多個半導體鰭狀結構；形成一硬罩幕層於該層間介電質之上；形成一矽層於該硬罩幕層之上；形成一或多個第一摻雜組件於該矽層中，其中以一第一微影罩幕定義該一或多個第一摻雜組件；形成一或多個第二摻雜組件於該矽層中，其中以與該第一微影罩幕不同的一第二微影罩幕定義該一或多個第二摻雜組件；形成一或多個第三摻雜組件於該矽層中，其中以與該第一微影罩幕及該第二微影罩幕不同的一第三微影罩幕定義該一或多個第三摻雜組件；移除該矽層的未摻雜部分；圖案化該硬罩幕層以在該硬罩幕層中定義複數個溝槽，其中該矽層的該未摻雜部分防止在其下形成溝槽線；蝕刻該些溝槽於該層間介電質中；以及以一金屬材料填充該層間介電質中的該些溝槽以形成該靜態隨機存取記憶體元件的複數個接點。
  10. 如申請專利範圍第9項所述之靜態隨機存取記憶體元件的製造方法，其中圖案化包括定義用於每個該靜態隨機存取記憶體元件之靜態隨機存取記憶體單元的至少一第一不連續溝槽、一第二不連續溝槽、及一第三不連續溝槽。
  11. 如申請專利範圍第10項所述之靜態隨機存取記憶體元件的製造方法，其中該第一不連續溝槽包括溝槽片段，其在蝕 刻入該層間介電質並填充該金屬材料之後形成一位元線接點、一Vcc接點、及一Vss接點。
  12. 如申請專利範圍第11項所述之靜態隨機存取記憶體元件的製造方法，其中：該第二不連續溝槽包括溝槽片段，其在蝕刻入該層間介電質並填充以該金屬材料之後形成一第一節點接點及一第二節點接點；以及該第三不連續溝槽包括溝槽片段，其在蝕刻入該層間介電質並填充以該金屬材料之後形成一Vss接點、一Vcc接點、及一位元線接點。
  13. 一種微影系統，包括：至少三個彼此不同的微影罩幕，其中每個該三個微影罩幕包括一或多個個別之罩幕圖案，且其中配置每個該罩幕圖案以定義一個別之接點線阻斷圖案，且其中配置該接點線阻斷圖案以圖案化一靜態隨機存取記憶體(SRAM)元件的複數個接點線。
  14. 如申請專利範圍第13項所述之微影系統，其中該至少三個微影罩幕包括：一第一微影罩幕，包括一第一圖案及一第二圖案；一第二微影罩幕，包括一第三圖案、一第四圖案、及一第五圖案；以及一第三微影罩幕，包括一第六圖案及一第七圖案。
  15. 如申請專利範圍第14項所述之微影系統，其中：配置該第一圖案以定義一第一接點線阻斷圖案，其部分定 義一第一Vcc接點及一第一Vss接點的邊界；以及配置該第二圖案以定義一第二接點線阻斷圖案，其部分定義一第二Vcc接點及一第一Vss接點的邊界。
  16. 如申請專利範圍第14項所述之微影系統，其中：配置該第三圖案以定義一第三接點線阻斷圖案，其部分定義一第一節點接點及一第二節點接點的邊界；配置該第四圖案以定義一第四接點線阻斷圖案，其部分定義一第一位元線接點及該第一節點接點的邊界；以及配置該第五圖案以定義一第五接點線阻斷圖案，其部分定義一第二位元線接點及該第二節點接點的邊界。
  17. 如申請專利範圍第14項所述之微影系統，其中：配置該第六圖案以定義一第六接點線阻斷圖案，其部分定義一第一Vcc接點及一第一位元線接點的邊界；以及配置該第七圖案以定義一第七接點線阻斷圖案，其部分定義一第二Vcc接點及一第二位元線接點的邊界。
  18. 如申請專利範圍第14項所述之微影系統，其中：每個該接點線於一第一方向延伸；該第一圖案具有於垂直該第二方向之一第二方向所測量的第一尺寸；以及該第六圖案具有於該第二方向所測量的第二尺寸；且該第一尺寸大於該第二尺寸。
  19. 如申請專利範圍第14項所述之微影系統，其中：每個該接點線於一第一方向延伸；該靜態隨機存取記憶體元件具有於垂直該第一方向之一第 二方向所測量的一節距；以及該第四圖案於該第二方向測量的一尺寸大於該靜態隨機存取記憶體元件之該節距的½。
  20. 如申請專利範圍第14項所述之微影系統，其中每個該第一圖案、第二圖案、第三圖案、第四圖案、第五圖案、第六圖案、及第七圖案形狀為一矩形。
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