KR20190024516A - Finfet sram 제조시에 3개 이상의 마스크를 사용하여 콘택 라인 블록킹 컴포넌트를 규정하는 방법 - Google Patents

Finfet sram 제조시에 3개 이상의 마스크를 사용하여 콘택 라인 블록킹 컴포넌트를 규정하는 방법 Download PDF

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Abstract

복수의 게이트 스택이 기판 위에 형성된다. 게이트 스택은 유전체 구조로 둘러싸여 있다. 복수의 콘택 라인 블록킹 패턴이 유전체 구조 위에 형성된다. 콘택 라인 블록킹 패턴은 3개 이상의 리소그래피 마스크를 사용하여 형성된다. 복수의 트렌치가 유전체 구조 내에 형성된다. 콘택 라인 블록킹 패턴은 콘택 패턴 라인 블록킹 패턴 아래의 유전체 구조의 부분에 트렌치가 형성되는 것을 방지하는 유전체 구조의 보호 마스크로서 기능을 한다. 트렌치는 전도성 물질로 충전되어 SRAM 디바이스의 복수의 콘택 라인을 형성한다.

Description

FINFET SRAM 제조시에 3개 이상의 마스크를 사용하여 콘택 라인 블록킹 컴포넌트를 규정하는 방법{USING THREE OR MORE MASKS TO DEFINE CONTACT-LINE-BLOCKING COMPONENTS IN FINFET SRAM FABRICATION}
딥 서브마이크론 집적 회로 기술(deep sub-micron integrated circuit technology)에서, 임베디드 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 디바이스는 고속 통신, 이미지 처리 및 시스템 온 칩(System-on-Chip, SoC) 제품의 대중적인 저장 유닛이 되었다. 마이크로프로세서 및 SOC에서 임베디드 SRAM의 양은 각 신기술 세대의 성능 요건을 충족시키기 위해 증가한다. 실리콘 기술이 지속적으로 한 세대에서 다음 세대로 확장함에 따라, 극소의 기하학적 크기의 벌크 평면 트랜지스터에서 고유 문턱 전압(Vt)의 영향은 상보형 금속 산화물 반도체(complementary metal oxide semiconductor, CMOS) SRAM 셀의 정적 잡음 마진(static noise margin, SNM)을 감소시킨다. 점점 더 작은 트랜지스터의 기하학적 구조에 기인한 SNM의 이러한 감소는 바람직하지 않다. SNM은 Vcc가 더 낮은 전압으로 조정될 때 더 감소한다.
SRAM 문제를 해결하고 셀 축소 능력을 향상시키기 위해, 핀 전계 효과 트랜지스터(fin field effect transistor, FinFET) 디바이스가 종종 일부 애플리케이션에 고려되고 있다. FinFET은 속도와 디바이스 안정성 모두 다를 제공한다. FinFET는 상부 표면 및 마주하는 측벽들과 연관된 (핀 채널이라 지칭하는) 채널을 갖는다. 부가적인 측벽 디바이스 폭(Ion 성능) 및 더 나은 짧은 채널 제어(문턱 이하 누설(sub-threshold leakage))로부터 이점이 도출될 수 있다. 그러므로 FinFET는 게이트 길이 조정 및 고유의 Vt 변동의 관점에서 보면 장점이 있을 것으로 예상된다. 그러나 기존의 FinFET SRAM 디바이스는 여전히 단점이 있는데, 예를 들면, 소스/드레인 콘택 사이의 작은 공정 마진 및/또는 핀 구조상에 콘택의 랜딩(contact landing)과 관련된 단점이 있다. 또한, FinFET SRAM 셀 크기가 줄어듦에 따라, 바람직하지 않은 브릿징(bridging)이 발생할 수 있다. 이러한 문제는 FinFET SRAM 성능 및/또는 신뢰성에 악영향을 미칠 수 있다.
그러므로 기존의 FinFET SRAM 디바이스는 대체로 디바이스의 의도한 목적에 적합하였지만, 이들 디바이스는 모든 면에서 완전히 만족스럽지 않았다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처가 일정한 비율로 작성되지 않는다는 것을 강조한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의적으로 늘리거나 줄일 수 있다. 첨부 도면은 본 발명의 전형적인 실시형태만을 도시하며, 그래서 본 발명이 다른 실시형태에도 동일하게 적용될 수 있다는 이유로 범위를 제한하는 것으로 간주되지 않아야 한다는 것을 또한 강조한다.
도 1은 예시적인 FinFET 디바이스의 사시도이다.
도 2는 본 개시의 실시형태에 따른 1-비트 SRAM 셀의 도식적 회로도를 도시한다.
도 3은 본 개시의 실시형태에 따른 다양한 마스크 패턴의 평면도를 도시한다.
도 4는 본 개시의 실시형태에 따른 도 3의 1-비트 SRAM 셀 및 마스크 패턴의 중첩 평면도를 도시한다.
도 5a 내지 도 20a는 본 개시의 실시형태에 따른 다양한 제조 단계에서 SRAM 디바이스의 개략적인 부분 평면도이다.
도 5b 내지 도 20b는 본 개시의 실시형태에 따른 다양한 제조 단계에서 SRAM 디바이스의 개략적인 부분 단면도이다.
도 21은 본 개시의 실시형태에 따른 다중 리소그래피 마스크를 포함하는 리소그래피 시스템을 도시한다.
도 22는 본 개시의 실시형태에 따른 방법을 설명하는 흐름도이다.
도 23은 본 개시의 실시형태에 따른 방법을 설명하는 흐름도이다.
이하의 본 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시형태 또는 실시예를 제공한다. 컴포넌트 및 구성의 특정 실시예는 아래에서 본 개시를 간략히 하기 위해 설명된다. 물론, 이들 실시예는 그저 실시예일 뿐이며 제한하려는 의도는 아니다. 예를 들어, 이하의 설명에서 제1 피처를 제2 피처 위에 또는 제2 피처 상에 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있으며, 또한 부가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있으므로, 제1 및 제2 피처가 직접 접촉하지 않을 수 있는 실시형태도 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함의 목적을 위한 것이며 논의된 다양한 실시형태 및/또는 구성 간의 관계를 그 자체로 나타내는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 본 명세서에서 설명의 편의를 위해 도면에 도시된 바와 같은 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)와의 관계를 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위 이외에 사용 중이거나 작동 중인 디바이스의 상이한 방위를 망라하는 것으로 의도된다. 장치는 그와 다른 방향으로 (90도 회전 또는 다른 방향으로) 향하고 있을 수 있으며, 본 명세서에서 사용된 공간적으로 상대적인 설명은 이에 따라 똑같이 해석될 수 있다.
본 개시는 달리 이것으로 제한되는 것은 아니지만, 핀형 전계 효과 트랜지스터(fin-like field-effect transistor, FinFET) 디바이스에 관한 것이다. FinFET 디바이스는 예를 들어, P형 금속 산화물 반도체(P-type metal--oxide-semiconductor, PMOS) FinFET 디바이스 및 N형 금속 산화물 반도체(P-type metal--oxide-semiconductor, NMOS) FinFET 디바이스를 포함하는 상보형 금속 산화물 반도체(Complementary metal-oxide-semiconductor, CMOS) 디바이스일 수 있다. 하기의 개시는 본 개시의 다양한 실시형태를 설명하기 위해 하나 이상의 FinFET 실시예를 계속하여 설명할 것이다. 그러나 구체적으로 청구된 경우를 제외하고는 애플리케이션이 특정 유형의 디바이스로 제한되지 않아야 함을 알아야 한다.
FinFET 디바이스의 사용은 반도체 산업에서 호평을 받고 있다. 도 1을 참조하면, 예시적인 FinFET 디바이스(50)의 사시도가 도시된다. FinFET 디바이스(50)는 (벌크 기판과 같은) 기판 위에 구축된 비평면 다중 게이트 트랜지스터이다. 실리콘을 함유하는 얇은 "핀형" 구조(이하, "핀"이라 지칭함)는 FinFET 디바이스(50)의 몸체를 형성한다. 핀은 도 1에 도시된 X 방향을 따라 연장된다. 핀은 X 방향에 직교하는 Y 방향을 따라 측정된 핀 폭(Wfin)을 갖는다. FinFET 디바이스(50)의 게이트(60)는 이러한 핀을, 예를 들어 핀의 상부 표면 및 마주하는 측벽 표면을 둘러싼다. 따라서, 게이트(60)의 일부는 X 방향 및 Y 방향 양쪽에 직교하는 Z 방향으로 핀 위에 위치한다.
LG는 X 방향으로 측정된 게이트(60)의 길이(또는 관점에 따라, 폭)을 나타낸다. 게이트(60)는 게이트 전극 컴포넌트(60A) 및 게이트 유전체 컴포넌트(60B)를 포함할 수 있다. 게이트 유전체(60B)는 Y 방향으로 측정된 두께(tox)를 갖는다. 게이트(60)의 일부는 얕은 트렌치 소자 분리(shallow trench isolation, STI)와 같은 유전체 소자 분리 구조 위에 위치한다. FinFET 디바이스(50)의 소스(70) 및 드레인(80)은 게이트(60)의 양측 상의 핀의 연장부에 형성된다. 게이트(60)에 의해 둘러싸이는 핀의 일부는 FinFET 디바이스(50)의 채널로서 기능을 한다. FinFET 디바이스(50)의 유효 채널 길이는 핀의 치수에 의해 결정된다.
FinFET 디바이스는 종래 금속 산화물 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field Effect Transistor, MOSFET) 디바이스(평면 트랜지스터 디바이스라고도 지칭함)에 비해 몇 가지 장점을 제공한다. 이러한 장점은 더 나은 칩 면적 효율, 향상된 캐리어 이동성 및 평면 디바이스의 제조 처리와 양립할 수 있는 제조 처리를 포함할 수 있다. 그러므로 집적 회로(integrated circuit, IC) 칩의 일부 또는 전체 IC 칩에 대해 FinFET 디바이스를 사용하여 IC 칩을 설계하는 것이 바람직하다. 그러한 실시예는 FinFET 디바이스로 SRAM 셀을 제조하는 것이다.
그러나, FinFET 디바이스에 의해 제조된 종래의 SRAM 셀은 여전히 단점을 가질 수 있다. 예를 들어, 기존의 SRAM 제조 공정 흐름은 SRAM 셀의 상이한 컴포넌트에 대해 별개의 콘택을 형성하기 위해, 신장된 콘택 라인을 "분할(break up)"하기 위한 리소그래피 패터닝 공정을 수반할 수 있다. 반도체 피처 크기가 계속 줄어듦으로써, 이러한 패터닝 공정을 위한 공정 윈도우를 제어하는 것이 더 어렵다. 그 결과, SRAM 셀 콘택 간의 브릿징 위험이 증가할 수 있다. 또한 콘택을 콘택의 의도된 핀상에 "랜딩"하기가 더 어려울 수 있다. 이러한 문제는 SRAM 성능을 저하하거나 심지어 디바이스 고장을 일으킬 수 있다. 본 개시는 SRAM 콘택을 규정하는 부가적인 마스크를 사용함으로써 위에서 논의된 이들 문제를 극복한다. SRAM 콘택을 규정하기 위한 마스크는 아래에서 보다 상세히 논의되는 바와 같이, SRAM 콘택 규정 정확도를 더욱 개선하고 콘택 브릿징 위험을 줄이기 위해 변경될 수 있다.
도 2는 단일 포트 SRAM 셀(예를 들면, 1-비트 SRAM 셀)(90)의 도식적 회로도를 도시한다. 단일 포트 SRAM 셀(90)은 풀업 트랜지스터(PU1, PU2); 풀다운 트랜지스터(PD1, PD2); 및 패스 게이트 트랜지스터(PG1, PG2)를 포함한다. 회로도에 도시된 바와 같이, 트랜지스터(PU1 및 PU2)는 앞에서 논의된 p형 FinFET과 같은 p형 트랜지스터이며, 트랜지스터(PG1, PG2, PD1 및 PD2)는 앞에서 논의된 n형 FinFET이다.
풀업 트랜지스터(PU1) 및 풀다운 트랜지스터(PD1)의 드레인은 서로 연결되며, 풀업 트랜지스터(PU2) 및 풀다운 트랜지스터(PD2)의 드레인은 서로 연결된다. 트랜지스터(PU1 및 PD1)는 트랜지스터(PU2 및 PD2)와 교차 연결되어 제1 데이터 래치를 형성한다. 트랜지스터(PU2 및 PD2)의 게이트는 함께 연결되고 또한 트랜지스터(PU1 및 PD1)의 드레인에 연결되어 제1 저장 노드(SN1)를 형성하며, 트랜지스터(PU1 및 PD1)의 게이트는 함께 연결되고 또한 트랜지스터(PU2 및 PD2)의 드레인에 연결되어 상보형 제1 저장 노드(SNB1)를 형성한다. 풀업 트랜지스터(PU1 및 PU2)의 소스는 전원 전압(Vcc)(Vdd라고도 지칭함)에 연결되며, 풀다운 트랜지스터(PD1 및 PD2)의 소스는 일부 실시형태에서 전기 접지일 수 있는 전압(Vss)에 연결된다.
제1 데이터 래치의 제1 저장 노드(SN1)는 패스 게이트 트랜지스터(PG1)를 통해 비트 라인(BL)에 연결되며, 상보형 제1 저장 노드(SNB1)는 패스 게이트 트랜지스터(PG2)를 통해 상보형 비트 라인(BLB)에 연결된다. 제1 저장 노드(N1) 및 상보형 제1 저장 노드(SNB1)는 보통 반대 로직 레벨(로직 하이 또는 로직 로우)에 있는 상보형 노드이다. 패스 게이트 트랜지스터(PG1 및 PG2)의 게이트는 워드 라인(WL)에 연결된다.
이제 도 3 및 도 4를 참조하면, 도 3은 본 개시의 실시형태에 따라, SRAM 셀의 콘택 라인을 규정하는데 사용되는 복수의 마스크 패턴을 도시하며, 도 4는 본 개시의 실시형태에 따라, 도 3의 마스크 패턴이 중첩되어 있는 SRAM 셀의 부분 평면도를 도시한다. 도 3의 마스크 패턴은 서로 다른 리소그래피 마스크(아래에서 더 상세히 논의됨)에 속하지만, 명료성의 이유로 도면에서 중첩되어 있는 것으로 이해하여야 한다.
도 4에 도시된 바와 같이, SRAM 셀은 도 2에서 SRAM 셀(90)의 도식적 회로로서 도시된, 1-비트 SRAM 셀(100)(본 명세서에서 실시예로서 도시됨)과 같은 복수의 셀을 포함한다. 점선의 경계선이 있는 박스 내의 SRAM 셀(100)의 요소는 도 4의 평면도에 도시된다.
SRAM 셀(100)은 복수의 핀 라인(110-115)(활성 영역 또는 OD라고도 지칭함)을 포함한다. 핀 라인(110-115)은 각각 X 방향(도 1에 도시된 동일한 X 방향)으로 연장되며, 이들 핀 라인은 각각 도 1에 도시된 핀 구조와 같은 핀 구조를 나타낸다. 핀 라인(110-115)은 실리콘 또는 실리콘 게르마늄과 같은 반도체 물질을 포함한다. 핀 라인 중 일부는 풀다운 트랜지스터의 소스/드레인 또는 채널 영역으로서 기능을 하며, 다른 핀 라인 중 일부는 풀업 트랜지스터의 소스/드레인 또는 채널 영역으로서 기능을 한다.
SRAM 셀(100)은 또한 각각 Y 방향(도 1에 도시된 동일한 Y 방향)으로 연장하는 복수의 신장된 게이트 구조(게이트 라인이라고도 지칭함)(120-125)를 포함한다. 게이트 구조(120-125)는 각각 도 1을 참조하여 앞에서 논의된 방식으로 핀 라인(110-115) 중 하나 이상을 둘러싼다. 게이트 구조(120-125) 및 핀 라인(110-115)은 전체적으로 적어도 여섯 개의 트랜지스터 디바이스, 예를 들면, 도 2를 참조하여 앞에서 논의된 SRAM 셀의 PD1, PD2, PG1, PG2, PU1 및 PU2 트랜지스터 디바이스를 형성한다.
복수의 전도성 콘택(130-140)(이들 콘택은 각각 라인과 유사하게 신장되어 있기 때문에, 콘택 라인이라고도 지칭됨)은 도 4의 평면도에서도 도시된다. SRAM 셀(100) 내에는 (또는 SRAM 셀 내에는 적어도 부분적으로) 비트 라인(BL) 콘택(131), Vcc(Vdd라고도 지칭됨) 콘택(132), Vss(접지라고도 지칭됨) 콘택(133), 노드 콘택(135), 노드 콘택(136), Vss 콘택(138), Vcc 콘택(139) 및 BL 콘택(140)이 배치된다. 또한, 콘택(170-175)이 형성된다. 아울러 콘택(170-175)도 형성된다. 콘택(170-175)은 비아 대 게이트 콘택이며, 각각의 콘택은 전도성 비아를 갖는 각각의 게이트 구조를 함께 연결한다. 콘택(170-175)은 본 개시의 중요한 양태와 관련이 없기 때문에 본 명세서에서는 상세하게 설명되지 않는다.
본 개시의 다양한 양태에 따르면, 콘택(131-140)은 리소그래피 및 에칭 공정 동안 콘택 라인 블록킹 컴포넌트(contact-line -blocking components)를 통해 더 긴 콘택 라인 트렌치(예를 들면, 콘택을 형성하기 위해 나중에 금속으로 충전될 트렌치)를 "분할함"으로써 형성된다.
예를 들어, BL 콘택(131), Vcc 콘택(132) 및 Vss 콘택(133)은 단일 콘택 라인이 3개의 구별되는 세그먼트로 만들어지는 분할을 행함으로써 형성된다. 보다 상세하게, 마스크 패턴(210 및 230)은 단일 콘택 라인의 경로를 다 덮는 "콘택 라인 블록킹 컴포넌트"를 규정한다. 이들 콘택 라인 블록킹 컴포넌트는 나중에 콘택 라인(131-133)이 형성될 콘택 라인인 트렌치를 형성하기 위해 수행되는 차후의 에칭 공정 동안 에칭 마스크로서 작용한다. 마스크 패턴(210 및 230)에 의해 규정되는 콘택 라인 블록킹 컴포넌트가 존재함으로써, 길게 이어지는 트렌치가 되었을 것이 이제 3개의 구별되고 별개인 트렌치 세그먼트로 분할된다. 그런 다음 이들 3개의 구별되는 트렌치 세그먼트는 전도성 물질(예를 들어, 텅스텐, 알루미늄, 구리 또는 이들의 조합과 같은 금속)로 충전되어 BL 콘택(131), Vcc 콘택(132) 및 Vss 콘택(133)을 형성한다. 이러한 방식으로, 마스크 패턴(230 및 210)은 단일의 연속적인 콘택 라인을 구별되고 별개인 3개의 콘택(131-133)으로 "분할"한다고 말할 수 있다. 유사한 방식으로, 노드 콘택(135 및 136)은 마스크 패턴(220)을 사용하여 단일의 연속적인 콘택 라인을 2개의 구별되는 세그먼트로 "분할"함으로써 형성되며, Vss 콘택(138), Vcc 콘택(139) 및 BL 콘택(140)은 마스크 패턴(211 및 231)을 사용하여 단일의 연속적인 콘택 라인을 3개의 구별되는 세그먼트로 분할함으로써 형성된다고 말할 수 있다.
또한 마스크 패턴(221)은 하나의 콘택 라인을 BL 콘택(131) 및 (간략함을 위해 본 명세서에 도시되지 않은 SRAM 셀(100)의 "좌측"에) 인접한 SRAM 셀의 Vss 콘택을 형성하는 세그먼트로 분할할 뿐 아니라, 하나의 콘택 라인을 노드 콘택(135) 및 인접한 SRAM 셀의 노드 콘택을 형성하는 세그먼트로 분할하도록 구성된다고 이해하여야 한다. 유사하게, 마스크 패턴(222)은 하나의 콘택 라인을 BL 콘택(140) 및 (간략함을 이유로 본 명세서에 도시되지 않은 SRAM 셀(100)의 "우측"에) 인접한 SRAM 셀의 Vss 콘택을 형성하는 세그먼트로 분할할 뿐 아니라, 하나의 콘택 라인을 노드 콘택(136) 및 인접한 SRAM 셀의 노드 콘택을 형성하는 세그먼트로 분할하도록 구성된다.
SRAM 콘택 브릿징 위험을 피하거나 줄이기 위해, 본 개시는 적어도 3개의 상이한 마스크 상에서 마스크 패턴(210-211, 220-222 및 230-231)을 구현한다. 본 개시의 일 실시형태에 따르면, 마스크 패턴(210-211)은 하나의 마스크 상에 구현되고, 마스크 패턴(220-222)은 다른 하나의 마스크 상에 구현되며, 마스크 패턴(230-231)은 또 다른 하나의 마스크 상에 구현된다. 물론, 패턴(210-211, 220-222 및 230-231)을 3개의 상이한 마스크에 배치하는 것은 단지 실시예일 뿐이지 제한하려는 의도가 아니라는 것과, 대안적인 실시형태에서 이들 패턴은 3개의 마스크 상에 서로 다르게 배치될 수 있다는 것을 이해하여야 한다. 그뿐 아니라, 다른 대안적인 실시형태에서 3개보다 많은 마스크(예를 들면, 네 개의 마스크)가 마스크 패턴(210-211, 220-222 및 230-231)을 구현하기 위해 사용될 수 있다는 것을 이해하여야 한다.
마스크 패턴(210-211, 220-222 및 230-231)을 적어도 세 마스크 위에 분리하면, 크기 및 형상의 관점에서 개별적인 각각의 마스크 패턴에 대해, SRAM 콘택 브릿징 위험을 줄이고 콘택-투-핀 랜딩(contact-to-fin-landing)을 개선하는데 사용될 수 있는 더 많은 조정 자유도가 제공된다. 보다 상세히, 반도체 디바이스의 크기가 계속 줄어듦에 따라, 콘택 라인에 대해 마스크 패턴(210-211, 220-222 및 230-231)을 정확하게 위치하고 정렬하는 것을 제어하기가 점점 더 어렵다. 앞에서 논의된 바와 같이, 마스크 패턴(210-211, 220-222 및 230-231)은 SRAM 콘택을 "분할"하는데 사용되며, 이들 마스크 패턴을 의도된 위치로부터 이동시키는 것은 SRAM 콘택에 대해 문제를 초래할 수 있다.
예를 들면, 마스크 패턴(210)은 하나의 콘택 라인을 Vcc 콘택(132) 및 Vss 콘택(133)으로 "분할"하도록 되어 있다. 그러나 마스크 패턴(210)의 크기가 너무 작으면, Vcc 콘택(132)과 Vss 콘택(133) 사이에 작은 연속성이 있더라도 이들 두 콘택 사이에서 브릿징을 유발할 수 있기 때문에, Vcc 콘택(132)과 Vss 콘택(133)을 충분하게 분리하지 못할 수 있다. Vcc 콘택(132)과 Vss 콘택(133) 간의 브릿징은 마스크 패턴(210)의 위치가 이동하면, 예를 들어, 도 3 및 도 4의 X 방향으로 "상향" 또는 "하향" 이동하면 발생할 수 있다. 한편, 마스크 패턴(210)의 크기가 너무 크면, Vcc 콘택(132)의 일부(또는 전부)를 "덮어버릴" 수 있다. 다시 말해서, 충분히 큰 마스크 패턴(210)은 Vcc 콘택(132)을 너무 작게 형성되게 하거나, 아니면 큰 마스크 패턴(210)이 Vcc 콘택(132)의 형성을 "차단"할 것이므로 전혀 형성되지 않게 할 수 있다. 이것은 마스크 패턴(210)이 도 3 및 도 4의 Y 방향으로 너무 많이 "좌측"으로 이동하는 경우에도 발생할 수 있다. SRAM 콘택 간의 의도하지 않은 브릿징으로 인해 SRAM 디바이스가 오작동을 일으키거나 성능 저하를 유발하게 할 수 있다.
마스크 패턴(210-211, 220-222 및 230-231)의 크기 변동 및/또는 위치 오프셋은 또한 "콘택-투-핀 랜딩" 문제를 야기할 수 있다. 예를 들어, 마스크 패턴(220)이 너무 작으면 또는 도 3 및 도 4의 X 방향으로 "상향" 또는 "하향" 이동하면, 노드 콘택(135)이 노드 콘택(136)과 브릿징을 일으키게 할 수 있다. 한편, 마스크 패턴(220)이 너무 크면, 노드 콘택(135)이 핀 라인(112) 상에 "랜딩"되지 못하거나, 노드 콘택(136)이 핀 라인(113) 상에 "랜딩"하지 못할 수 있다. 마스크 패턴(220)이 도 3 및 도 4의 Y 방향으로 "좌측" 또는 "우측"으로 이동하면, 노드 콘택(135-136)은 또한 그의 의도된 랜딩에 실패할 수 있다. 콘택이 의도된 핀 라인 상에 "랜딩"하지 못하면, 이것은 특정 트랜지스터에 만들어져야 하는 전기적 연결이 만들어지지 않았음을 의미하며, 이것은 또한 SRAM 디바이스가 오작동을 일으키게 하거나 성능 저하를 유발하게 할 수 있다.
앞에서 논의된 콘택 브릿징 및/또는 핀 랜딩 문제는 너무 많은 마스크 패턴이 동일한 마스크에 들어차면 더 복잡해진다. (특히 디바이스 크기가 작아짐에 따라) 리소그래피의 한계로 인해, 임의의 특정 마스크 패턴의 크기 및/또는 위치를 조정하면 그 마스크 상의 다른 마스크 패턴들과의 의도하지 않은 변동(또는 브릿징)이 초래될 수 있으며, 이것은 SRAM 셀의 다른 부분에서 콘택 브릿징 및/또는 핀 랜딩 문제에 악영향을 미칠 수 있다. 예로서, 마스크 패턴(210 및 231)이 동일한 리소그래피 마스크를 사용하여 형성되면, 마스크 패턴(210)을 도 3 및 도 4의 X 방향으로 확장하거나 이동시키면 마스크 패턴(210, 231)은 서로 브릿징될 수 있다. 마스크 패턴(210 및 231)의 브릿징으로 인해 노드 콘택(136)의 "좌측" 부분이 "절단(cut off)"될 수 있으며, 이것은 노드 콘택(136)이 핀 라인(113) 상에 "랜딩"하지 못하게 할 수 있다.
또한, 리소그래피 제약사항으로 인해, 서로 너무 가까운 마스크 패턴은 동일한 마스크 위에 배치되지 않아야 한다. 예를 들어, 마스크 패턴(210 및 230)이 동일한 마스크 위에 배치되면, 이들 마스크 패턴을 분리하는 거리는 리소그래피에 의해 분리되기에 너무 작을 수 있으며, 그 결과 마스크 패턴(210 및 230)의 경계가 명확하게 규정되지 않을 수 있다.
리소그래피 마스크 설계의 또 다른 관심사는 패턴의 균일성이다. 보다 상세하게, 복수의 패턴이 지리적 형상 및/또는 크기의 관점에서 서로 상대적으로 균일하면 리소그래피가 이들 복수의 패턴을 분리하는 것이 더 용이하다. 이와 같이, 패턴 중 하나가 다른 것보다 실질적으로 큰 경우, 상이한 패턴을 동일한 리소그래피 마스크 상에 구현하는 것은 바람직하지 않다.
본 개시는 마스크 패턴(210-211, 220-222 및 230-231)을 3개의 마스크로(또는 대안적인 실시형태에서는 그 이상으로) 나눔으로써 앞에서 논의된 문제를 극복한다. 이렇게 하는 것의 한 가지 이점은 마스크 패턴 중 어느 하나를 조정하더라도 다른 패턴에 영향을 미치지 않는다는 것이다. 예를 들어, 마스크 패턴(210)은 X 방향으로 늘리거나 또는 확장될 수 있다. 이것은 마스크 패턴(210)이 콘택 라인 블록킹 컴포넌트를 패터닝하여 Vcc 콘택(132)과 Vss 콘택(133)을 "분할"하려는 목적을 제공할 수 있게 보장하는데 도움이 된다. 다시 말해서, 마스크 패턴(210)은 X 방향으로 더 크기 때문에, 리소그래피 불완전성에 기인한 크기 변동 또는 위치 오프셋을 용인하는 더 큰 공정 마진을 제공한다.
앞에서 논의된 바와 같이, 마스크 패턴(210 및 231)은 상이한 마스크 상에 구현되기 때문에, 마스크 패턴(210)의 확장 또는 늘림은 또한 마스크 패턴(231)과의 브릿징 위험을 증가시키지 않는다. 이와 같이, 마스크 패턴(210 및 231)은 상이한 공정 단계에서 사용되며, 이에 따라 마스크 패턴(210)을 늘리는 것은 마스크 패턴(231)과의 의도하지 않은 브릿징을 유발하지 않을 것이다. 마찬가지로, 마스크 패턴(211)은 상이한 마스크 상에 구현되기 때문에, 마스크 패턴(211)과의 의도하지 않은 브릿징을 유발하는 것을 우려하지 않고, 마스크 패턴(230)은 X 방향으로 늘리거나 확장될 수 있다.
마스크 패턴(210)(또는 230)의 늘림 또는 확장은 마스크 패턴을 조정하는 일실시예이다. 본 개시의 기술적 사상 또는 범위를 벗어나지 않으면서, 다른 마스크 패턴이 다른 실시형태에서 SRAM 콘택 브릿징 또는 콘택-투-핀 랜딩 문제를 해결하기 위해 융통성 있게 조정될 수 있다는 것을 알아야 한다.
도 3에 도시된 바와 같이, 마스크 패턴(210-211, 220-222 및 230-231)의 크기 또는 치수는 SRAM의 콘택 라인의 분할을 용이하게 하기 위해 구성된다. 예를 들어, 마스크 패턴(210-211, 220-222 및 230-231)은 각각 도 3의 Y 방향으로 측정된 치수(310-311, 320-322 및 330-331)를 갖는다. 마스크 패턴(210-211, 220-222 및 230-231)은 각각 도 3의 X 방향으로 측정된 치수(410-411, 420-422, 및 430-431)를 갖는다. 일부 실시형태에서, 치수(310-311)는 서로 유사하게 구성되고, 치수(410-411)는 서로 유사하게 구성되고, 치수(330-331)는 서로 유사하게 구성되고, 치수(430-431)는 서로 유사하게 구성되고, 치수(321-322)는 서로 유사하게 구성되며, 치수(421-422)는 서로 유사하게 구성된다. 일부 실시형태에서, SRAM 콘택 라인의 분할을 용이하게 하기 위해, 치수(310-311)는 치수(330-331)보다 작게 구성되며, 치수(330-331)는 치수(321-322)보다 작게 구성된다.
앞에서 논의된 바와 같이, 본 명세서에서 마스크 패턴 중 일부는 공정 마진을 확대하기 위해 늘리거나 확장될 수 있다. 예를 들어, 일부 실시형태에서, 마스크 패턴(210 및 230)은 미리 유사한 치수(410 및 430)를 가질 수 있는 반면, 마스크 패턴(210)은 그 치수(410)가 이제 치수(430)보다 크도록 X 방향으로 늘어난 치수(410)를 가질 수 있다. 이것은 일부 실시형태에서 마스크 패턴(211)(패턴이 늘어남) 및 마스크 패턴(231)에 대해서도 마찬가지이다.
마스크 패턴(210-211, 220-222 및 230-231)의 치수는 또한 SRAM 셀(100)의 크기 또는 치수의 함수로서 구성될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, SRAM 셀(100)은 X 방향으로 측정된 피치(450)를 갖는다. 일부 실시형태에서, 치수(421-422)는 각각 피치(450)의 1/2보다 크게 구성된다.
마스크 패턴의 치수는 또한 동일한 리소그래피 마스크 상에 배치된 마스크 패턴 간의 균일성을 보장하도록 구성된다. 앞에서 논의된 바와 같이, 마스크 패턴(210-211)은 도시된 실시형태에서 동일한 리소그래피 마스크 위에 배치되며, 이에 따라 마스크 패턴(210-211)은 유사한 치수(310-311) 및 유사한 치수(410-411)를 가질 수 있다. 마스크 패턴(220-222)은 도시된 다른 실시형태에서 다른 리소그래피 마스크 위에 배치되며, 이에 따라 마스크 패턴(220-222)은 유사한 치수(320-322) 및 유사한 치수(420-422)를 가질 수 있다. 마스크 패턴(230-231)은 도시된 실시형태에서 동일한 리소그래피 마스크 위에 배치되며, 이에 따라 마스크 패턴(230-231)은 유사한 치수(330-331) 및 유사한 치수(430-431)를 가질 수 있다. 일부 실시형태에서, 앞에서 논의된 이렇게 다양한 치수는 이들 치수가 서로 +50% 또는 -50% 이내에서 변동한다면 유사하다고 간주될 수 있다. 이와 같이, 동일한 마스크 상에 위치하는 마스크 패턴의 유사한 치수는 각 마스크가 양호한 패턴 균일성을 제공하는 것을 보장한다. 또한, 마스크 패턴(210-211, 220-222 및 230-231)은 각각 (직사각형이 상이한 X 치수 대 Y 치수 비를 갖는다 하더라도) 직사각형으로 구현된다. (특히, 동일한 리소그래피 마스크 내의) 마스크 패턴 형상의 유사성은 본 개시의 리소그래피 마스크에 대한 패턴 균일성을 더 향상시킨다.
본 개시는 새로운 마스크 레이아웃 계획을 생성할 수 있게 한다는 것을 또한 알아야 한다. 예를 들어, 종래의 마스크 레이아웃 계획이 수용될 수 있다. 종래의 마스크 레이아웃 계획에 따르면, 콘택 라인 블록킹 컴포넌트를 규정하기 위한 모든 마스크 레이아웃 패턴은 단 하나(또는 2개)의 리소그래피 마스크 내에 배치된다. 앞에서 논의된 바와 같이, 이것은 콘택 브릿징 문제, 콘택-투-핀 랜딩의 어려움 등을 초래하기 때문에 바람직하지 않다. 본 개시의 방법에 따르면, 종래의 마스크 레이아웃 계획을 수용한 후, 새로운 마스크 레이아웃 계획은 종래의 레이아웃 계획의 마스크 패턴이 이제 3개 이상의 리소그래피 마스크 위에서 나누어지도록 생성될 수 있다. 일부 실시형태에서, 마스크 패턴 중 적어도 하나(예를 들면, 마스크 패턴(210))는 콘택 라인이 연장하는 방향에 수직인 방향으로 늘어나거나 확장된다. 이것은 잠재적인 콘택 라인 브릿징 위험을 감소시킨다.
이제 이들 마스크 패턴(210-211, 220-222 및 230-231)을 사용하여 콘택 블록킹 컴포넌트를 형성/규정하는 제조 공정 흐름이 논의될 것이다. 보다 상세하게, 도 5a 내지 도 20a는 본 개시의 실시형태에 따른, 상이한 제조 단계에서 반도체 디바이스(500)의 개략적인 부분 평면도이며, 도 5b 내지 도 20b는 본 개시의 실시형태에 따른, 상이한 제조 단계에서 반도체 디바이스(500)의 개략적인 부분 단면도이다. 도 5b 내지 도 20b의 단면도는 X 컷에 따라, 즉 도 4의 X 방향으로 절단된 절취 선에 따라 얻어진다고 이해하여야 한다. 이러한 절단 선의 일례는 도 5a 내지 도 20a에서 절취 선(505)으로 도시된다. 반도체 디바이스(500)는 도 2 및 도 4를 참조하여 앞에서 논의된 SRAM 셀(100)의 실시형태일 수 있다.
이제 도 5a 및 도 5b를 참조하면, 반도체 디바이스(500)는 기판 위에 형성된 반도체 층(510)을 포함한다. 실시형태에서, 반도체 층(510)은 실리콘 또는 실리콘 게르마늄과 같은 결정 실리콘 물질을 포함한다. 주입 공정은 반도체 층(510)에 복수의 도펀트 이온을 주입하도록 수행될 수 있다. n형 FET(NFET 또는 NMO) 또는 p형 FET(PFET 또는 PMOS)가 필요한지에 따라, 도펀트 이온은 일부 실시형태에서 n형 물질, 예를 들면, 비소(As) 또는 인(P)을 포함할 수도 있거나, 또는 도펀트 이온은 일부 다른 실시형태에서 p형 물질, 예를 들면, 붕소(B)를 포함할 수 있다. 예를 들어, N웰은 PFET에 대해 형성될 수 있고, P웰은 NFET에 대해 형성될 수 있다.
복수의 핀 구조는 하나 이상의 리소그래피 공정을 통해 반도체 층(510)을 패터닝함으로써 형성된다. 핀 구조는 반도체 디바이스(500)의 FinFET 트랜지스터의 소스, 드레인 또는 채널 영역으로서 기능을 할 수 있다. 핀 구조는 도 4를 참조하여 앞에서 논의된 방식으로, 예를 들면, 각각 X 방향으로 연장하는 핀 라인(110-115)으로서 배치될 수 있다. X 방향 절취 선이 핀 구조 외부의 SRAM 셀의 일부분에서 절단되므로, 핀 구조는 도 5b의 단면도에서 직접 보이지 않을 수 있다.
복수의 게이트 스택(520)이 형성될 수 있다. 게이트 스택(520)은 각각 도 4를 참조하여 앞에서 논의된 게이트 라인(120-125) 중 서로 다른 게이트 라인에 대응할 수 있다. 게이트 스택(520)은 하드 마스크(530)을 사용하는 하나 이상의 패터닝 공정에 의해 형성될 수 있고, 더미 게이트가 하이-k 금속 게이트로 대체되는 게이트 대체 공정을 수반할 수 있다. 예를 들어, 게이트 스택(520)은 각각 하이-k 게이트 유전체 및 금속 게이트 전극을 포함할 수 있다. 하이-k 게이트 유전체는 대략 4의 SiO2의 유전 상수보다 큰 유전 상수를 갖는 유전체 물질을 포함할 수 있다. 실시형태에서, 하이-k 게이트 유전체는 약 18 내지 약 40의 범위에 있는 유전 상수를 갖는 하프늄 산화물(HfO2)를 포함한다. 대안적인 실시형태에서, 하이-k 게이트 유전체는 ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO 또는 SrTiO를 포함할 수 있다. 금속 게이트 전극은 일 함수 금속 컴포넌트 및 충전 금속 컴포넌트를 포함할 수 있다. 일 함수 금속 컴포넌트는 대응하는 FinFET의 일 함수를 조정하여 원하는 문턱 전압(Vt)을 달성하도록 구성된다. 다양한 실시형태에서, 일 함수 금속 컴포넌트는 TiAl, TiAlN, TaCN, TiN, WN 또는 W, 또는 이들의 조합을 포함할 수 있다. 충전 금속 컴포넌트는 게이트 전극의 주요 전도성 부분으로서 기능을 하도록 구성된다. 다양한 실시형태에서, 충전 금속 컴포넌트는 알루미늄(Al), 텅스텐(W), 구리(Cu) 또는 이들의 조합을 포함할 수 있다.
게이트 스택(520)은 이와 같은 제조 단계에서 평면도에서 직접 보이지 않을 수 있지만, 게이트 스택(520)의 윤곽(파선으로 도시됨)은 본 개시의 이해를 용이하게 하기 위해 도 5a의 평면도에 도시된다. 도 5a의 평면도는 도 4의 평면도와 비교하여 90도로 "회전"된 것임을 주목해야 한다. 다시 말해서, X 방향 및 Y 방향은 각각 도 4와 도 5a 사이에서 90도 회전된다. 그럼에도, 게이트 스택(520)은 도 4 및 도 5a에서 모두 여전히 Y- 방향으로 연장한다는 것을 알아야 한다.
또한 도 5a의 평면도에는 마찬가지로 본 도면에서 파선으로 도시된 콘택 라인(540)의 윤곽이 도시된다. 콘택 라인(540)은 각각 (도 4에 도시된) BL, Vcc, Vss 및 노드 콘택이 형성되는 콘택 라인 중의 상이한 하나의 콘택 라인에 대응한다. 도 5a에 도시된 바와 같이, 콘택 라인(540) 각각은 Y 방향으로 연장하며, 각 콘택 라인(540)은 각 게이트 라인(520) 쌍 사이에 배치된다. 도 5a 및 도 5b의 제조 단계에서, 콘택 라인(540)은 아직 규정되지 않았으며(즉, 콘택 라인은 아직 존재하지 않으며), 콘택 라인(540)의 윤곽의 예시는 단지 본 개시의 이해를 용이하게 하려는 것이라고 이해하여야 한다.
도 5b에 도시된 바와 같이, 게이트 전극(520)은 층간 유전체(interlayer dielectric, ILD)(550)에 의해 둘러싸인다(또는 층간 유전체 내에 매립된다). ILD(550)는 유전체 물질을 적층하고 화학 기계적 폴리싱(chemical-mechanical- polishing, CMP)과 같은 폴리싱 공정을 수행하여 ILD(550)의 상부 표면을 평탄화함으로써 형성될 수 있다. ILD(550)는 게이트 스택(520)에 전기적 절연을 제공하며 실리콘 산화물과 같은 전기 절연성 물질을 포함할 수 있다. ILD(550)는 게이트 스택(520)에 앞서 형성될 수 있다는 것을 알아야 한다. 예를 들어, ILD(550)는 (예를 들어, 폴리실리콘 게이트 전극을 포함하는) 더미 게이트 구조가 형성된 이후에 형성될 수 있다. 더미 게이트 구조를 제거하면 ILD에 개구 또는 리세스가 생성될 수 있고, 그 다음에 이들 개구 또는 리세스는 하이-k 금속 게이트 구조(예를 들어, 게이트 스택(520))로 충전될 수 있다.
층(570)이 ILD(550) 위에 형성된다. 일부 실시형태에서, 층(570)은 유전체 물질, 예를 들어, 질화 티타늄을 포함한다. 이어서, 층(580)이 층(570) 위에 형성된다. 일부 실시형태에서, 층(580)은 층(570)의 유전체 물질과는 상이한 유전체 물질을 포함한다. 예를 들어, 층(580)은 산화 실리콘과 같은 산화 물질을 포함할 수 있다. 층(570 및 580)은 후속 패터닝 공정에서 전체적으로 하드 마스크 층으로 작용하여 콘택 라인 트렌치를 규정할 수 있다. 이어서, 층(590)이 층(580) 위에 형성된다. 일부 실시형태에서, 층(590)은 실리콘을 포함한다. 본 명세서에서 논의된 실시형태에서, 층(570, 580 및 590)은 패터닝을 위해, 예를 들어, 도 4를 참조하여 앞에서 논의된 콘택 라인에 상응하는 트렌치를 패터닝하는데 사용될 수 있다.
패터닝된 포토레지스트 층(600)은 층(590) 위에 형성된다. 도시된 실시형태에서, 포토레지스트 층(600)은 3층 포토레지스트이고 상부 층(600A), 중간 층(600B) 및 하부 층(600C)을 포함한다. 포토레지스트 층(600)은 상부 층(600A)에 개구(610)가 형성되는 방식으로 패터닝되었다. 개구(610)는 도 4를 참조하여 앞에서 논의된 마스크 패턴(210-211, 220-222 및 230-231) 중 하나를 포함하는 리소그래피 마스크에 의해 형성된다. 예를 들어, 개구(610)는 마스크 패턴(210)에 의해 규정될 수 있다. 개구(610)의 평면도 윤곽은 도 5a에 도시된다.
도 5b의 단면도에 도시된 바와 같이, 개구(610)의 위치는 그 위치가 수직으로 콘택 라인(540) 중 하나(이 콘택 라인(540)은 나중에 형성될 것임)와 정렬되도록 구성된다. 도 5a의 평면도에 도시된 바와 같이, 개구(610)의 크기는 또한 개구가 정렬된 콘택 라인(540)에서 "끊어짐(break)"을 유발하도록 구성된다. 보다 상세하게, 개구(610)를 사용하여 수행되는 후속 공정은 블록킹 컴포넌트가 ILD(550)에 형성되게 할 것이다. 콘택 라인 트렌치는 ILD(550)에 형성될 것이기 때문에, ILD(550)에 있는 블록킹 컴포넌트는 연속적인 콘택 라인이 형성되지 못하게 할 것이다. 그 대신에, 콘택 라인은 개구(610)에 의해 규정되는 콘택 라인 블록킹 컴포넌트의 결과로서 2개의 구별되고 별개인 콘택(예를 들어, Vcc 콘택(132) 및 Vss 콘택(133))으로서 형성될 것이다. 이것은 아래의 상세한 설명에 기초하여 더 자명해질 것이다.
앞에서 논의된 바와 같이, 개구(610)는 또한 개구(610)의 위치 이동 또는 크기 변동이 콘택 라인(540)의 "끊어짐"에 영향을 주지 않을 것을 보장하기 위해 X 방향으로 "늘어날" 수 있으며, 이에 따라 공정 윈도우를 완화하고 그리고/또는 공정 마진을 높일 수 있다는 것을 주목해야 한다. "늘어난" 개구(610)는 도 5a의 평면도에서 근처의 게이트 스택(520)과 겹칠 수 있지만, 이것은 개구(610)를 사용하는 후속 공정이 이미 형성된 게이트 스택(520)에 영향을 미치지 않을 것이기 때문에 문제가 되지 않는다.
이제 도 6a 및 도 6b를 참조하면, 개구(610)는 패터닝된 포토레지스트(600)의 층(600B-600C)으로 하향 연장되며, 포토레지스트(600)의 상부 층(600A)은 제거된다. 도 6a의 평면도에서 (및 후속 제조 단계에 관한 평면도에서), 아직 형성되지 않은 콘택 라인(540)의 윤곽은 그럼에도 불구하고 이어지는 논의를 용이하게 하기 위해 도시되지만, 게이트 스택(520)의 윤곽은 명료함과 간략함을 이유로 구체적으로 도시되지 않았다는 것을 주목해야 한다. 도 6b에서는 개구(610)가 이제 층(590)의 일부를 노출하는 것을 볼 수 있다.
이제 도 7a 및 도 7b를 참조하면, 개구(610)를 통해 이온 주입 공정(620)이 수행되어 도펀트 이온을 층(590)에 주입한다. 일부 실시형태에서, 주입된 도펀트 이온은 붕소 이온을 포함한다. 이온 주입 공정(620)의 결과로서, 도핑된 요소(630)는 도펀트 이온이 주입된 층(590)의 일부에 의해 형성된다.
이제 도 8a 및 도 8b를 참조하면, 패터닝된 포토레지스트 층(600)은 예를 들어, 애싱 또는 스트리핑 공정에 의해 제거된다. 다른 패터닝된 포토레지스트 층(650)이 층(590) 위에 형성된다. 되풀이하면, 패터닝된 포토레지스트 층(650)은 3층 포토레지스트 층일 수 있으며, 상부 층(650A), 중간 층(650B) 및 하부 층(650C)을 포함한다. 포토레지스트 층(650)은 상부 층(650A)에 개구(660)가 형성되는 방식으로 패터닝되었다. 개구(660)는 도 5b를 참조하여 앞에서 논의된 개구(610)를 형성하는데 사용되는 마스크와는 상이한 리소그래피 마스크에 의해 형성된다. 개구(660)를 형성하는데 사용되는 리소그래피 마스크는 마스크 패턴(210)(이 경우 마스크 패턴(210)은 개구(610)에 대응함)을 포함하지 않는 리소그래피 마스크이다. 도시된 실시형태에서, 개구(660)는 마스크 패턴(231)을 포함하는 리소그래피 마스크에 의해 형성된다. 개구(660)는 마스크 패턴(231)을 사용하여 패터닝된다. 개구(660)의 평면도 윤곽은 도 8a에 도시된다.
도 8b의 단면도에서 도시된 바와 같이, 개구(660)의 위치는 그 위치가 수직으로 콘택 라인(540) 중 하나와 정렬되도록 구성된다. 도 8a의 평면도에 도시된 바와 같이, 개구(610)의 크기는 또한 개구가 정렬된 콘택 라인(540)에서 "끊어짐"을 유발하도록 구성된다. 보다 상세하게, 개구(610)를 사용하여 수행되는 후속 공정은 블록킹 컴포넌트가 ILD(550)에 형성되게 하여, 연속적인 콘택 라인이 ILD 내에 형성되는 것을 방지할 것이다. 그 대신에, 콘택 라인은 개구(660)에 의해 규정되는 콘택 라인 블록킹 컴포넌트의 결과로서 2개의 구별되는 별개의 콘택(예를 들어, Vcc 콘택(139) 및 BL 콘택(140))으로 형성될 것이다. 이것은 아래의 상세한 설명에 기초하여 더 자명해질 것이다.
개구(610)와 마찬가지로, 개구(660)는 개구(660)의 위치 이동 또는 크기 변동이 콘택 라인(540)의 "끊어짐"에 영향을 미치지 않을 것을 보장하기 위해 X 방향으로 "늘어날" 수 있으며, 이에 따라 공정 윈도우를 완화하고 그리고/또는 공정 마진을 높일 수 있다. "늘어난" 개구(660)는 평면도에서 근처의 게이트 스택(520)과 겹칠 수 있지만, 이것은 개구(660)를 사용하는 후속 공정이 이미 형성된 게이트(520)에 영향을 미치지 않을 것이기 때문에 문제가 되지 않는다.
이제 도 9a 및 도 9b를 참조하면, 개구(660)는 패터닝된 포토레지스트(650)의 층(650B-650C) 내로 하향 연장된다. 도 9b에서는 개구(660)가 이제 층(590)의 일부를 노출하는 것을 볼 수 있다.
이제 도 10a 및 도 10b를 참조하면, 개구(660)를 통해 이온 주입 공정(670)이 수행되어 도펀트 이온을 층(590)에 주입한다. 일부 실시형태에서, 주입된 도펀트 이온은 붕소 이온을 포함한다. 이온 주입 공정(670)의 결과로서, 도핑된 요소(680)는 도펀트 이온이 주입된 층(590)의 일부에 의해 형성된다.
이제 도 11a 및 도 11b를 참조하면, 패터닝된 포토레지스트 층(650)은 예를 들어, 애싱 또는 스트리핑 공정에 의해 제거된다. 다른 패터닝된 포토레지스트 층(700)이 층(590) 위에 형성된다. 되풀이하면, 패터닝된 포토레지스트 층(700)은 3층 포토레지스트 층일 수 있으며, 상부 층(700A), 중간 층(700B) 및 하부 층(700C)을 포함한다. 포토레지스트 층(700)은 개구(710)가 상부 층(700A)에 형성되는 방식으로 패터닝되었다. 개구(710)는 개구(610)(도 5b)를 형성하는데 사용된 마스크 및 개구(660)(도 8b)를 형성하는데 사용된 마스크와는 상이한 리소그래피 마스크에 의해 형성된다. 개구(710)를 형성하는데 사용된 리소그래피 마스크는 마스크 패턴(210)(이 경우 마스크 패턴(210)은 개구(610)에 대응함)을 포함하지 않는 그리고 마스크 패턴(231)(이 경우 마스크 패턴(231)은 개구(660)에 대응함)을 포함하지 않는 리소그래피 마스크이다. 도시된 실시형태에서, 개구(710)는 마스크 패턴(220)을 포함하는 리소그래피 마스크에 의해 형성된다. 개구(710)는 마스크 패턴(220)을 사용하여 패터닝된다. 개구(710)의 평면도 윤곽은 도 11a에 도시된다.
개구(710)는 개구(610 및 660)와 정렬되지 않으며, 따라서 도핑된 요소(630 및 680)와 정렬되지 않는다는 것을 알아야 한다. 이러한 비정렬은 개구(710)와 도핑된 요소(630 및 680) 사이에 Y 방향으로 위치 오프셋이 존재하는 도 11a의 평면도에 더 명확하게 도시된다. 되풀이하면, 이러한 위치 오프셋(또는 비정렬)은 마스크 패턴(220)(즉, 개구(710)에 대응하는 마스크 패턴)과 마스크 패턴(210 및 231)(즉, 도핑된 요소(630 및 680)에 각각 대응하는 마스크 패턴) 사이에 동일한 위치 오프셋(또는 비정렬)이 또한 존재하는 도 3 및 도 4와 일치한다. 이와 같이, 도 11b의 단면도가 X 방향을 따라 단일의 절취선에서만 절단되면, 개구(710)는 도핑된 요소(630 및 680)와 동시에 도시되지 않아야 한다. 그러나, 본 개시의 이해를 용이하게 하기 위해, 도 11b의 단면도는 2개의 상이한 단면도의 복합 도면(또는 중첩된 도면)으로 간주될 수 있는데, 그 중 하나의 도면은 도핑된 요소(630 및 680)를 가로지르는 (X 방향을 따라) 절취선으로 절단된 도면이며, 그 중 다른 도면은 개구(710)를 가로지르는 (X 방향을 따르되 다른 위치에서) 절취선으로 절단된 도면이다. 이것은 하기 제조 단계에 관한 도 12b 내지 도 18b에 대해서도 마찬가지이다.
도 11b의 단면도에 도시된 바와 같이, 개구(710)의 위치는 그 위치가 수직으로 콘택 라인(540) 중 하나와 정렬되도록 구성된다. 도 11a의 평면도에 도시된 바와 같이, 개구(710)의 크기는 또한 개구가 정렬된 콘택 라인(540)에서 "끊어짐"을 유발하도록 구성된다. 보다 상세하게, 개구(710)를 사용하여 수행되는 후속 공정은 ILD(550) 내에 블록킹 컴포넌트가 형성되게 하여, 연속적인 콘택 라인의 형성을 방지할 것이다. 그 대신에, 콘택 라인은 개구(710)에 의해 규정되는 콘택 라인 블록킹 컴포넌트의 결과로서 2개의 구별되는 별개의 콘택(즉, 노드 콘택(135) 및 노드 콘택(136))으로 형성될 것이다. 이것은 아래의 상세한 설명에 기초하여 더 자명해질 것이다.
개구(610)와 마찬가지로, 개구(710)는 개구(710)의 위치 이동 또는 크기 변동이 콘택 라인(540)의 "끊어짐"에 영향을 주지 않을 것을 보장하기 위해 X 방향으로 "늘어날" 수 있으며, 이에 따라 공정 윈도우를 완화하고 그리고/또는 공정 마진을 높일 수 있다. "늘어난" 개구(710)는 평면도에서 근처의 게이트 스택(520)과 겹치지만, 이것은 개구(710)를 사용하는 후속 공정이 이미 형성된 게이트 스택(520)에 영향을 미치지 않을 것이기 때문에 문제가 되지 않는다.
이제 도 12a 및 도 12b를 참조하면, 개구(710)는 패터닝된 포토레지스트(700)의 층(700B-700C) 내로 하향 연장된다. 도 12b에서는 개구(710)가 이제 층(590)의 일부를 노출하는 것을 볼 수 있다.
이제 도 13a 및 도 13b를 참조하면, 개구(710)를 통해 이온 주입 공정(730)이 수행되어 도펀트 이온을 층(590)에 주입한다. 일부 실시형태에서, 주입된 도펀트 이온은 붕소 이온을 포함한다. 이온 주입 공정(730)의 결과로서, 도핑된 요소(740)가 도펀트 이온이 주입된 층(590)의 일부에 의해 형성된다.
이제 도 14a 및 도 14b를 참조하면, 패터닝된 포토레지스트 층(700)은, 예를 들어, 애싱 또는 스트리핑 공정에 의해 제거된다. 그 결과, 이제 도핑된 요소(630, 680 및 740)가 노출된다. 도핑된 요소(630, 680, 740)는 그 아래의 층(570-580)을 패터닝하여 콘택 라인 블록킹 패턴을 형성하는데 사용될 것이다. 그 다음에 이들 콘택 라인 블록킹 패턴은(550)은 아래에서 보다 상세하게 논의된 바와 같이, 연속적인 콘택 라인 트렌치의 형성을 "끊는" (즉, 트렌치를 "분할"하는) 콘택 라인 블록킹 컴포넌트를 ILD(550) 내에 형성하는데 사용될 것이다.
이제 도 15a 및 도 15b를 참조하면, 패터닝된 포토레지스트 층(750)이 도핑된 요소(630, 680 및 740) 위에 형성된다. 되풀이하면, 패터닝된 포토레지스트 층(750)은 3층 포토레지스트 층일 수 있으며, 상부 층(750A), 중간 층(750B) 및 하부 층(750C)을 포함한다. 포토레지스트 층(750)은 개구(770, 771, 772)와 같은 복수의 개구가 상부 층(750A)에 형성되는 방식으로 패터닝되었다. 개구(770-772)는 각각 후속 단계에서 ILD(550)에서 트렌치로서 형성될 각각의 콘택 라인의 위치를 규정한다.
도시된 실시형태에서, 콘택 라인의 규정에는 더블 패터닝 공정이 수반된다는 것을 유의하여야 한다. 예를 들어, 도 15a 및 도 15b에 도시된 바와 같이, 콘택 라인의 부분 집합은 개구(770-772)에 의해 규정되는 반면, 나머지 콘택 라인은 나중에 규정될 것이다. 더블 패터닝 공정은 콘택 라인에 대해 더 작은 피치를 달성하는데 도움을 줄 수 있다. 또한, 개구(770-772)를 규정하는데 사용되는 리소그래피 마스크는 도핑된 요소(630, 680, 740)를 형성하기 위해 사용된 앞에서 논의된 3개의 마스크와는 상이한 마스크인 것임을 알아야 한다.
이제 도 16a 및 도 16b를 참조하면, 개구(770-772)는 에칭 공정(780)을 수행함으로써 층(570-580) 내로 하향 연장된다. 도핑된 요소(630, 680, 740)는 또한 본 명세서에서 에칭 마스크로서 기능을 한다. 절취 선(505)의 위치로 인해, 도핑된 요소(740)는 도 16a에서 직접 볼 수 없어야 함을 주목하자. 그럼에도 불구하고, 도핑된 요소(740)의 윤곽은 도핑된 요소(740)의 장소 및 위치를 이해하고 아래에서 논의되는 패터닝 공정에 어떻게 영향을 미칠 것인지를 이해하는데 도움을 주기 위해 본 도면에서도 계속 파선으로 도시된다.
도 16a의 평면도에 도시된 바와 같이, 도핑된 요소(740) - 개구(771)의 경로와 겹침 - 가 존재함으로써, 개구(771)는 이제 2개의 세그먼트(771A 및 771B)로 "분할"된다. 바꾸어 말하면, 도핑된 요소(740)는 그 아래의 층(570-580)의 부분이 에칭 공정(780)에서 에칭되는 것을 방지한다. 그 결과, 연속적인 개구(771)를 층(570-580) 내로 에칭한다기보다, 개구의 2개의 세그먼트(771A-771B)가 이제 층(570-580) 내로 에칭된다. 이와 같이, 2개의 세그먼트(771A-771B)는 도핑된 요소(740) 아래의 층(570-580)의 부분에 의해 "끊어"지거나" "단절"된다고 말할 수 있다. 도시된 실시형태에서, 세그먼트(771A-771B)는 각각 노드 콘택(135-136)을 위한 트렌치를 규정할 것이다. 도 15a와 도 15b 및 도 16a와 도 16b를 참조하여 앞에서 논의된 공정은 더블 패터닝 공정의 제1 부분에 해당함을 알아야 한다.
이제 도 17a 및 도 17b를 참조하면, 패터닝된 포토레지스트 층(800)이 도핑된 요소(630, 680 및 740) 위에 형성된다. 되풀이하면, 패터닝된 포토레지스트 층(800)은 3층 포토레지스트 층일 수 있으며, 상부 층(800A), 중간 층(800B) 및 하부 층(800C)을 포함한다. 포토레지스트 층(800)은 개구(810 및 811)와 같은 복수의 개구가 상부 층(800A)에 형성되는 방식으로 패터닝되었다. 개구(810-811)는 도 15a 및 도 15b에서 개구(770-772)에 의해 규정되지 않은 나머지 콘택 라인의 위치를 규정한다. 또한, 개구(810-811)를 규정하는데 사용되는 리소그래피 마스크는 도핑된 요소(630, 680, 740)를 형성하는데 사용된 앞에서 논의된 바와 같이 3개의 마스크와는 상이한 마스크인 것임을 알아야 한다.
이제 도 18a 및 도 18b를 참조하면, 개구(810-811)는 에칭 공정(830)을 수행함으로써 층(570-580) 내로 하향 연장된다. 도핑된 요소(630, 680 및 740)는 또한 본 명세서에서 에칭 마스크로서 기능을 한다. 도 18a의 평면도에 도시된 바와 같이, 도핑된 요소(630 및 680) - 개구(810 및 811)의 경로와 각각 겹침 - 가 존재함으로써, 개구(810)는 이제 2개의 세그먼트(811A 및 811B)로 "분할"되며, 개구(811)는 이제 2개의 세그먼트(811a 및 811b)로 분할된다. 바꾸어 말하면, 도핑된 요소(630 및 680)는 그 아래의 층(570-580)의 부분이 에칭 공정(830)에서 에칭되는 것을 방지한다. 그 결과, 연속적인 개구(810-811)를 층(570-580) 내로 에칭한다기보다, 개구의 세그먼트(810A-810B 및 811A-811B)가 이제 층(570-580) 내로 에칭된다. 이와 같이, 2개의 세그먼트(810A-810B)는 도핑된 요소(680)에 의해 보호되는 층(570-580)의 부분에 의해 "끊어"지거나 "단절"되며, 두 세그먼트(811A-811B)는 도핑된 요소(630)에 의해 보호되는 층(570-580)의 부분에 의해 "끊어"지거나 "단절"된다고 말할 수 있다.
도시된 실시형태에서, 세그먼트(810A-810B)는 각각 (도 4의) Vcc 콘택(139) 및 비트 라인 콘택(140)을 위한 트렌치를 규정할 것이며, 세그먼트(811A-811B)는 각각 Vcc 콘택(132) 및 Vss 콘택(133)을 위한 트렌치를 규정할 것이다. 도 17a와 도 17b 및 도 18a와 도 18b를 참조하여 앞에서 논의된 공정은 더블 패터닝 공정의 제2 부분에 해당함을 알아야 한다.
또한, 이러한 제조 단계에서, 모든 SRAM 콘택 라인을 위한 트렌치 패턴은 절취 선(505)에서 X 방향 절취의 위치로 인하여 이들 패턴 모두가 도 19b의 단면도에서 볼 수 없을지라도, 층(570-580)에 규정되어 있다고 이해하여야 한다. 층(570-580)은 본 명세서에서 하드 마스크 층으로서 기능을 하며, 후속 공정에서 SRAM 콘택 라인을 형성하기 위해 ILD(550) 내에 실제 트렌치를 규정할 개구는 하드 마스크 층(570-580)에 형성된다.
이제 도 19a 및 도 19b를 참조하면, 하나 이상의 에칭 공정(850)이 수행되어 ILD(550) 내로 개구(770, 771A-771B, 772, 810A-810B 및 811A-811B)를 에칭한다. ILD(550) 내에 에칭된 개구(770, 771A-771B, 772, 810A-810B 및 811A-811B)는 콘택 라인 트렌치를 형성한다. 하드 마스크 층(570-580)은 에칭 공정(850)에서 에칭 마스크로서 사용될 수 있으며 개구가 ILD(550)에 에칭된 후 제거된다. 도 19a의 평면도에서 ILD 층(550A, 550B, 550C)의 부분은 도핑된 요소(630, 680, 740)에 각각 대응하는 것을 알 수 있다. ILD 층(550A, 550B, 550C)의 이들 부분은 각각 도핑된 요소(630, 680 및 740)를 규정하는 마스크 패턴을 포함하는 3개의 리소그래피 마스크에 의해 규정된다고 말할 수 있다. ILD 층(550A, 550B, 550C)의 부분은 콘택 라인 블록킹 컴포넌트로서 기능을 하는데, 이것은 이들 부분이 도 19a에 도시된 바와 같이, 콘택 라인 트렌치를 효과적으로 트렌치 세그먼트(810A-810B, 771A-771B 및 811A-811B)로 "분할"하기 때문이다.
이제 도 20a 및 도 20b를 참조하면, 적층 공정(900)이 수행되어 전도성 물질을 콘택 라인 트렌치(770, 772, 810A-810B, 771A-771B 및 811A-811B)에 충전할 수 있다. 일부 실시형태에서, 전도성 물질은 텅스텐, 구리, 알루미늄 또는 이들의 조합과 같은 금속을 포함할 수 있다. 결과적으로, SRAM 콘택(910A-910B, 911A-911B, 970, 971A, 971B 및 972)이 형성된다. 도시된 실시형태에서, 콘택(910A 및 910B)은 Vcc 콘택(139) 및 비트 라인 콘택(140)에 대응하고, 콘택(911A 및 911B)은 Vcc 콘택(132) 및 Vss 콘택(133)에 대응하며, 콘택(971A 및 971B)은 노드 콘택(135) 및 노드 콘택(136)에 대응한다. 되풀이하면, 도 20a 및 도 20b에 도시된 바와 같이, ILD 부분(550A, 550B 및 550C)은 콘택 라인을 콘택(911A-911B, 910A-910B 및 971A-971B)으로 각각 "분할"한다.
ILD 부분(550A, 550B 및 550C)은 효과적으로 콘택(911A-911B, 910A-910B 및 971A-971B)의 경계 또는 경계선을 규정한다고 말할 수도 있다. 예를 들어, ILD 부분(550A)은 콘택(911A-911B) 사이에 배치되기 때문에, 콘택(911A)의 경계 및 콘택(911B)의 경계를 규정한다. ILD 부분(550B)은 콘택(910A-910B) 사이에 배치되기 때문에, 콘택(910A)의 경계 및 콘택(910B)의 경계를 규정한다. ILD 부분(550C)은 콘택(971A-971B) 사이에 배치되기 때문에, 콘택(971A)의 경계 및 콘택(971B)의 경계를 규정한다. 앞에서 논의된 바와 같이, (도 3 및 도 4를 참조하여 앞에서 논의된) 콘택 라인 블록킹 마스크 패턴을 3개 이상의 리소그래피 마스크로 나눔으로써, 본 개시는 콘택(911A-911B, 910A-910B 및 971A-971B) 사이의 브릿징 위험을 감소시키며 공정 마진을 완화한다. 또한, 콘택(911A-911B, 910A-910B 및 971A-971B)에 대한 콘택-투-핀 랜딩 성능도 또한 향상된다.
도 21은 리소그래피 시스템(1000)을 도시한다. 리소그래피 시스템(1000)은 본 개시의 다양한 양태에 따라, 적어도 3개의 리소그래피 마스크(1010, 1020 및 1030)를 포함한다. 본 개시의 일 실시형태에 따르면, 리소그래피 마스크(1010)는 도 3 및 도 4를 참조하여 앞에서 논의된 마스크 패턴(210-211)을 포함하고, 리소그래피 마스크(1020)는 도 3 및 도 4를 참조하여 앞에서 논의된 마스크 패턴(220-222)을 포함하며, 리소그래피 마스크(1030)는 도 3 및 도 4를 참조하여 앞에서 논의된 마스크 패턴(230-231)을 포함한다.
마스크 패턴(210-211, 220-222 및 230-231)은 각자 3개의 별개 리소그래피 마스크(1010, 1020, 1030) 상에 구현되기 때문에, 각 리소그래피 마스크 상의 마스크 패턴을 조정할 때의 자유도는 더 크다. 앞에서 논의된 바와 같이, 조정의 자유도가 더 크면, 다른 마스크 패턴과 브릿징하는 위험에 처하거나 그렇지 않으면 이들 마스크 패턴의 의도된 패턴화 기능성을 방해하지 않으면서, 마스크 패턴이 더 융통성 있게 조정될 수 있다(예를 들어, 늘어날 수 있다). 또한, 각 리소그래피 마스크는 더 우수한 마스크 패턴 균일성을 가질 수 있으며, 이는 또한 리소그래피 성능을 향상시킨다. 마스크 패턴(210-211, 220-222 및 230-231)은 또한 각각 직사각형으로 구현된다. 마스크 패턴(210-211, 220-222 및 230-231)의 직사각형 특성은, 패턴의 기하학적인 직사각형 구조가 엇갈림 패턴, 지그재그 패턴 또는 불규칙한 모양의 패턴에 반하여 파손을 일으킬 가능성이 낮기 때문에, 더 나은 패터닝 성능으로 이어진다.
도 22는 스태틱 랜덤 액세스 메모리(SRAM) 디바이스를 제조하는 방법(1500)을 도시하는 흐름도이다.
방법(1500)은 복수의 게이트 구조를 형성하는 단계(1510)을 포함한다. 각각의 게이트 구조는 층간 유전체(ILD)에 매립되어 하나 이상의 반도체 핀 구조를 둘러싼다.
방법(1500)은 ILD 위에 하드 마스크 층을 형성하는 단계(1520)를 포함한다.
방법(1500)은 하드 마스크 층 위에 실리콘 층을 형성하는 단계(1530)를 포함한다.
방법(1500)은 실리콘 층에 하나 이상의 제1 도핑된 컴포넌트를 형성하는 단계(1540)를 포함한다. 하나 이상의 제1 도핑된 컴포넌트는 제1 리소그래피 마스크에 의해 규정된다.
방법(1500)은 실리콘 층에 하나 이상의 제2 도핑된 컴포넌트를 형성하는 단계(1550)를 포함한다. 하나 이상의 제2 도핑된 컴포넌트는 제1 리소그래피 마스크와는 상이한 제2 리소그래피 마스크에 의해 규정된다.
방법(1500)은 실리콘 층에 하나 이상의 제3 도핑된 컴포넌트를 형성하는 단계(1560)를 포함한다. 하나 이상의 제3 도핑된 컴포넌트는 제1 리소그래피 마스크 및 제2 리소그래피 마스크와는 상이한 제3 리소그래피 마스크에 의해 규정된다.
방법(1500)은 실리콘 층의 비도핑된 부분을 제거하는 단계(1570)를 포함한다.
방법(1500)은 하드 마스크 층에 복수의 트렌치를 규정하기 위해 하드 마스크 층을 패터닝하는 단계(1580)를 포함한다. 실리콘 층의 비도핑된 부분은 트렌치 라인이 그 아래에 형성되는 것을 방지한다.
방법(1500)은 ILD 내로 트렌치를 에칭하는 단계(1590)를 포함한다.
방법(1500)은 ILD 내의 트렌치를 금속 물질로 충전하여 SRAM 디바이스의 복수의 콘택을 형성하는 단계(1595)를 포함한다.
일부 실시형태에서, 패터닝은 SRAM 디바이스의 각 SRAM 셀마다 적어도 제1 불연속 트렌치, 제2 불연속 트렌치 및 제3 불연속 트렌치를 규정하는 것을 포함한다. 일부 실시형태에서, 제1 불연속 트렌치는, ILD 내로 에칭되고 금속 물질로 충전된 후, 비트 라인 콘택, Vcc 콘택 및 Vss 콘택을 형성하는 트렌치 세그먼트를 포함한다. 일부 실시형태에서, 제2 불연속 트렌치는, ILD 내로 에칭되고 금속 물질로 충전된 후, 제1 노드 콘택 및 제2 노드 콘택을 형성하는 트렌치 세그먼트를 포함한다. 일부 실시형태에서, 제3 불연속 트렌치는, ILD 내로 에칭되고 금속 물질로 충전된 후, Vss 콘택, Vcc 콘택 및 비트 라인 콘택을 형성하는 트렌치 세그먼트를 포함한다.
일부 실시형태에서, 하나 이상의 제1 도핑된 컴포넌트, 하나 이상의 제2 도핑된 컴포넌트 및 하나 이상의 제3 도핑된 컴포넌트는 각각 제1 리소그래피 마스크, 제2 리소그래피 마스크 및 제3 리소그래피 마스크 상의 직사각형 마스크 패턴에 의해 형성된다.
일부 실시형태에서, ILD 내로 트렌치를 에칭하는 것은 더블 패터닝 공정을 포함한다.
일부 실시형태에서, 하나 이상의 제1 도핑된 컴포넌트를 형성하는 것은 제1 리소그래피 마스크를 사용하여 제1 포토레지스트 층에 하나 이상의 제1 개구를 형성하고 하나 이상의 제1 개구를 통해 실리콘 층으로 이온을 주입하는 것을 포함한다.
일부 실시형태에서, 하나 이상의 제2 도핑된 컴포넌트를 형성하는 것은 제2 리소그래피 마스크를 사용하여 제2 포토레지스트 층에 하나 이상의 제2 개구를 형성하고 하나 이상의 제2 개구를 통해 실리콘 층으로 이온을 주입하는 것을 포함한다.
일부 실시형태에서, 하나 이상의 제3 도핑된 컴포넌트를 형성하는 것은 제3 리소그래피 마스크를 사용하여 제3 포토레지스트 층에 하나 이상의 제3 개구를 형성하고 하나 이상의 제3 개구를 통해 실리콘 층으로 이온을 주입하는 것을 포함한다.
부수적인 공정은 방법(1500)의 단계(1510-1595) 이전, 동안, 또는 이후에 수행될 수 있음을 알아야 한다. 간략함을 위해, 다른 부수적인 단계는 본 명세서에서 상세히 논의되지 않는다.
도 23은 스태틱 랜덤 액세스 메모리(SRAM) 디바이스를 제조하는 방법(1700)을 도시하는 흐름도이다.
방법(1700)은 제1 마스크 레이아웃 계획을 수용하는 단계(1710)를 포함한다. 제1 마스크 레이아웃 계획은 2개의 상이한 리소그래피 마스크 상에 배치된 복수의 마스크 패턴을 포함한다. 복수의 마스크 패턴 각각은 스태틱 랜덤 액세스 메모리(SRAM) 디바이스의 복수의 콘택 라인을 패터닝하기 위한 콘택 라인 블록킹 패턴을 규정한다.
방법(1700)은 제1 마스크 레이아웃 계획에 기초하여 제2 마스크 레이아웃 계획을 생성하는 단계(1720)를 포함한다. 제2 마스크 레이아웃 계획은 적어도 3개의 상이한 리소그래피 마스크 상에 배치된 복수의 마스크 패턴을 포함한다.
방법(1700)은 SRAM의 디바이스를 제조하는 단계(1730)를 포함한다. SRAM 디바이스의 콘택 라인은 제2 마스크 레이아웃 계획의 마스크 패턴을 사용하여 적어도 부분적으로 규정된다. 일부 실시형태에서, SRAM 디바이스를 제조하는 것은 유전체 층에 복수의 트렌치를 에칭하는 것을 포함한다. 트렌치 중 적어도 일부는 제2 마스크 레이아웃 계획의 마스크 패턴에 의해 규정된 유전체 층의 부분에 의해 단절된다. 일부 실시형태에서, SRAM 디바이스를 제조하는 것은 트렌치를 충전하여 SRAM 디바이스의 콘택 라인을 형성하는 것을 포함한다.
일부 실시형태에서, 콘택 라인 각각은 각 제1 방향으로 연장하며, 생성하는 것은 마스크 패턴 중 적어도 하나를 제1 방향에 직각인 제2 방향으로 확장하는 것을 포함한다.
부수적인 공정은 단계(1700)의 단계(1710-1730) 이전에, 동안에 또는 이후에 수행될 수 있음을 알아야 한다. 간략함을 위해, 다른 부수적인 단계는 본 명세서에서 상세히 논의되지 않는다.
앞의 논의에 기초하여, 본 개시는 FinFET SRAM 디바이스의 종래의 제조를 능가하는 장점을 제공하는 것을 알 수 있다. 그러나 다른 실시형태는 부수적인 장점을 제공할 수 있고, 모든 장점은 반드시 본 명세서에 개시되는 것은 아니며, 모든 실시형태에 대해 어떠한 특별한 장점도 요구되지 않는다는 것을 이해하여야 한다. 하나의 장점은 본 개시가 콘택 브릿징 위험을 감소시킨다는 것이다. 콘택 라인 블록킹 마스크 패턴을 3개 이상의 리소그래피 마스크 상에 분리함으로써, 이제는 각 리소그래피 마스크 상의 마스크 패턴을 조정할 때의 조정 자유도가 더 크다. 예를 들어, 일부 패턴은 후속 제조 공정에서 SRAM 콘택을 분할할 가능성을 극대화하기 위해 미리 규정된 방향으로 늘리거나 확장될 수 있다. 다른 장점은 마스크 패턴 각각이 직사각형으로 형성될 수 있고 그리고/또는 서로 유사한 치수를 가질 수 있기 때문에, 3개 이상의 리소그래피 마스크 각각이 향상된 패턴 균일성을 가질 수 있다는 것이다. 그 결과 향상된 패턴 균일성은 향상된 리소그래피 성능으로 이어진다. 다른 장점은 기존 FinFET SRAM 설계 및 제조와의 호환성을 포함하며, 그래서 본 개시의 구현은 쉽고 저렴하다.
본 개시의 일 양태는 스태틱 랜덤 액세스 메모리(SRAM) 디바이스를 제조하는 방법에 관한 것이다. 방법은, 기판 위에 복수의 게이트 스택 - 게이트 스택은 유전체 구조에 의해 둘러싸임 - 을 형성하는 단계; 유전체 구조 위에 복수의 콘택 라인 블록킹 패턴 - 콘택 라인 블록킹 패턴은 3개 이상의 리소그래피 마스크를 이용하여 형성됨 - 을 형성하는 단계; 유전체 구조 내에 복수의 트렌치를 형성하는 단계 - 콘택 라인 블록킹 패턴은 콘택 라인 블록킹 패턴 아래의 유전체 구조의 부분에 트렌치가 형성되는 것을 방지하는 유전체 구조의 보호 마스크로서 기능을 함 -; 및 트렌치를 전도성 물질로 충전하여 SRAM 디바이스의 복수의 콘택 라인을 형성하는 단계를 포함한다. 일부 실시형태에서, 콘택 라인 블록킹 패턴을 형성하는 단계는, 제1 마스크 패턴을 포함하는 제1 리소그래피 마스크를 사용하여 제1 콘택 라인 블록킹 패턴을 형성하는 단계; 제2 마스크 패턴을 포함하는 제2 리소그래피 마스크를 사용하여 제2 콘택 라인 블록킹 패턴을 형성하는 단계; 및 제3 마스크 패턴을 포함하는 제3 리소그래피 마스크를 사용하여 제3 콘택 라인 블록킹 패턴을 형성하는 단계를 포함한다. 일부 실시형태에서, 복수의 트렌치를 형성하는 단계는 제1 Vcc 콘택을 위한 제1 트렌치 및 제1 Vss 콘택을 위한 제2 트렌치를 에칭하는 단계를 포함하며, 제1 콘택 라인 블록킹 패턴 아래에 그리고 제1 트렌치와 제2 트렌치 사이에 배치된 유전체 구조의 부분은 에칭되지 않는다. 일부 실시형태에서, 복수의 트렌치를 형성하는 단계는 제2 Vcc 콘택을 위한 제3 트렌치 및 제1 비트 라인 콘택을 위한 제4 트렌치를 에칭하는 단계를 포함하며, 제2 콘택 라인 블록킹 패턴 아래에 그리고 제3 트렌치와 제4 트렌치 사이에 배치된 유전체 구조의 부분은 에칭되지 않는다. 일부 실시형태에서, 복수의 트렌치를 형성하는 단계는 제1 노드 콘택을 위한 제5 트렌치 및 제2 노드 콘택을 위한 제6 트렌치를 에칭하는 단계를 포함하며, 제3 콘택 라인 블록킹 패턴 아래에 그리고 제5 트렌치와 제6 트렌치 사이에 배치된 유전체 구조의 부분은 에칭되지 않는다. 일부 실시형태에서, 방법은 기판 위에 복수의 핀 구조를 형성하는 단계를 더 포함하며, 게이트 스택은 각각 핀 구조 중 하나를 둘러싸도록 형성된다. 일부 실시형태에서, 복수의 콘택 라인 블록킹 패턴을 형성하는 단계는, 유전체 구조 위에 형성된 실리콘 층의 복수의 부분에 도펀트를 주입하여, 실리콘 층의 복수의 도핑된 부분을 형성하는 단계를 포함하며, 도핑된 부분들 각각은 3개 이상의 리소그래피 마스크들 각각의 리소그래피 마스크를 사용하여 규정된다. 일부 실시형태에서, 콘택 라인 블록킹 패턴들 각각은 각각의 직사각형 마스크 패턴에 의해 규정된다.
본 개시의 일 양태는 스태틱 랜덤 액세스 메모리(SRAM) 디바이스를 제조하는 방법에 관한 것이다. 방법은, 복수의 게이트 구조 - 각각의 게이트 구조는 층간 유전체(ILD) 내에 매립되고 하나 이상의 반도체 핀 구조를 감쌈 - 를 형성하는 단계; ILD 위에 하드 마스크 층을 형성하는 단계; 하드 마스크 층 위에 실리콘 층을 형성하는 단계; 실리콘 층에 하나 이상의 제1 도핑된 컴포넌트 - 하나 이상의 제1 도핑된 컴포넌트는 제1 리소그래피 마스크에 의해 규정됨 - 를 형성하는 단계; 실리콘 층에 하나 이상의 제2 도핑된 컴포넌트 - 하나 이상의 제2 도핑된 컴포넌트는 제1 리소그래피 마스크와는 상이한 제2 리소그래피 마스크에 의해 규정됨 - 를 형성하는 단계; 실리콘 층에 하나 이상의 제3 도핑된 컴포넌트 - 하나 이상의 제3 도핑된 컴포넌트는 제1 리소그래피 마스크 및 제2 리소그래피 마스크와는 상이한 제3 리소그래피 마스크에 의해 규정됨 - 를 형성하는 단계; 실리콘 층의 비도핑된 부분을 제거하는 단계; 하드 마스크 층에 복수의 트렌치를 규정하기 위하여 하드 마스크 층을 패터닝하는 단계 - 실리콘 층의 비도핑된 부분은 그 아래에 트렌치 라인이 형성되는 것을 방지함 - ; 트렌치를 ILD 내로 에칭하는 단계; 및 ILD 내의 트렌치를 금속 물질로 충전하여 SRAM 디바이스의 복수의 콘택을 형성하는 단계를 포함한다. 일부 실시형태에서, 패터닝하는 단계는 SRAM 디바이스의 각각의 SRAM 셀에 대해 적어도 제1 불연속 트렌치, 제2 불연속 트렌치 및 제3 불연속 트렌치를 규정하는 단계를 포함한다. 일부 실시형태에서, 제1 불연속 트렌치는, ILD 내로 에칭되어 금속 물질로 충전된 후, 비트 라인 콘택, Vcc 콘택 및 Vss 콘택을 형성하는 트렌치 세그먼트를 포함한다. 일부 실시형태에서, 제2 불연속 트렌치는, ILD 내로 에칭되어 금속 물질로 충전된 후, 제1 노드 콘택 및 제2 노드 콘택을 형성하는 트렌치 세그먼트를 포함하며; 제3 불연속 트렌치는, ILD 내로 에칭되어 금속 물질로 충전된 후, Vss 콘택, Vcc 콘택 및 비트 라인 콘택을 형성하는 트렌치 세그먼트를 포함한다.
본 개시의 일 양태는 시스템에 관한 것이다. 시스템은 서로 상이한 적어도 3개의 리소그래피 마스크를 포함하며, 3개의 리소그래피 마스크들 각각은 하나 이상의 각각의 마스크 패턴을 포함하고, 마스크 패턴들 각각은 각각의 콘택 라인 블록킹 패턴을 규정하도록 구성되며, 콘택 라인 블록킹 패턴은 스태틱 랜덤 액세스 메모리(SRAM) 디바이스의 복수의 콘택 라인을 패터닝하도록 구성된다. 일부 실시형태에서, 적어도 3개의 리소그래피 마스크는, 제1 패턴 및 제2 패턴을 포함하는 제1 리소그래피 마스크; 제3 패턴, 제4 패턴 및 제5 패턴을 포함하는 제2 리소그래피 마스크; 및 제6 패턴 및 제7 패턴을 포함하는 제3 리소그래피 마스크를 포함한다. 일부 실시형태에서, 제1 패턴은 제1 Vcc 콘택 및 제1 Vss 콘택에 대한 경계를 부분적으로 규정하는 제1 콘택 라인 블록킹 패턴을 규정하도록 구성되며; 제2 패턴은 제2 Vcc 콘택 및 제1 Vss 콘택에 대한 경계를 부분적으로 규정하는 제2 콘택 라인 블록킹 패턴을 규정하도록 구성된다. 일부 실시형태에서, 제3 패턴은 제1 노드 콘택 및 제2 노드 콘택에 대한 경계를 부분적으로 규정하는 제3 콘택 라인 블록킹 패턴을 규정하도록 구성되며; 제4 패턴은 제1 비트 라인 콘택 및 제1 노드 콘택의 경계를 부분적으로 규정하는 제4 콘택 라인 블록킹 패턴을 규정하도록 구성되며; 제5 패턴은 제2 비트 라인 콘택 및 제2 노드 콘택에 대한 경계를 부분적으로 규정하는 제5 콘택 라인 블록킹 패턴을 규정하도록 구성된다. 일부 실시형태에서, 제6 패턴은 제1 Vcc 콘택 및 제1 비트 라인 콘택에 대한 경계를 부분적으로 규정하는 제6 콘택 라인 블록킹 패턴을 규정하도록 구성되며; 제7 패턴은 제2 Vcc 콘택 및 제2 비트 라인 콘택에 대한 경계를 부분적으로 규정하는 제7 콘택 라인 블록킹 패턴을 규정하도록 구성된다. 일부 실시형태에서, 콘택 라인들 각각은 제1 방향으로 연장하고; 제1 패턴은 제1 방향에 수직인 제2 방향으로 측정된 제1 치수를 갖고; 제6 패턴은 제2 방향으로 측정된 제2 치수를 가지며; 제1 치수는 제2 치수보다 크다. 일부 실시형태에서, 콘택 라인들 각각은 제1 방향으로 연장하고; SRAM 디바이스는 제1 방향에 수직인 제2 방향으로 측정된 피치를 가지며; 제2 방향으로 측정된 제4 패턴의 치수는 SRAM 디바이스의 피치의 1/2보다 크다. 일부 실시형태에서, 각각의 제1 패턴, 제2 패턴, 제3 패턴, 제4 패턴, 제5 패턴, 제6 패턴 및 제7 패턴은 직사각형의 형상이다.
본 개시의 일 양태는 시스템에 관한 것이다. 시스템은, 하나 이상의 제1 마스크 패턴 - 하나 이상의 제1 마스크 패턴은 스태틱 랜덤 액세스 메모리(SRAM) 디바이스의 적어도 제1 콘택 라인을 분할하도록 구성됨 - 을 포함하는 제1 리소그래피 마스크; 하나 이상의 제2 마스크 패턴 - 하나 이상의 제2 마스크 패턴은 SRAM 디바이스의 적어도 제2 콘택 라인을 분할하도록 구성됨 - 을 포함하는 제2 리소그래피 마스크; 및 하나 이상의 제3 마스크 패턴 - 하나 이상의 제3 마스크 패턴은 SRAM 디바이스의 적어도 제3 콘택 라인을 분할하도록 구성됨 - 을 포함하는 제3 리소그래피 마스크를 포함한다.
본 개시의 일 양태는 시스템에 관한 것이다. 시스템은, 하나 이상의 제1 마스크 패턴 - 하나 이상의 제1 마스크 패턴은 스태틱 랜덤 액세스 메모리(SRAM) 디바이스의 콘택 라인들의 제1 부분 집합의 경계를 규정하도록 구성됨 - 를 포함하는 제1 리소그래피 마스크; 하나 이상의 제2 마스크 패턴 - 하나 이상의 제2 마스크 패턴은 SRAM 디바이스의 콘택 라인들의 제2 부분 집합의 경계를 규정하도록 구성됨 - 를 포함하는 제2 리소그래피 마스크; 및 하나 이상의 제3 마스크 패턴 - 하나 이상의 제3 마스크 패턴은 SRAM 디바이스의 콘택 라인들의 제3 부분 집합의 경계를 규정하도록 구성됨 - 를 포함하는 제3 리소그래피 마스크를 포함한다.
본 개시의 일 양태는 방법에 관한 것이다. 방법은, 제1 마스크 레이아웃 계획 - 제1 마스크 레이아웃 계획은 2개의 상이한 리소그래피 마스크 상에 배치된 복수의 마스크 패턴을 포함하며, 복수의 마스크 패턴들 각각은 스태틱 랜덤 액세스 메모리(SRAM) 디바이스의 복수의 콘택 라인을 패터닝하기 위한 콘택 라인 블록킹 패턴을 규정함 - 을 수용하는 단계; 및 제1 마스크 레이아웃 계획에 기초하여 제2 마스크 레이아웃 계획 - 제2 마스크 레이아웃 계획은 적어도 3개의 상이한 리소그래피 마스크 상에 배치된 복수의 마스크 패턴을 포함함 - 을 생성하는 단계를 포함한다. 일부 실시형태에서, 콘택 라인들 각각은 제1 방향으로 연장하며; 생성하는 단계는 마스크 패턴들 중 적어도 하나의 마스크 패턴을 제1 방향에 수직인 제2 방향으로 확장하는 단계를 포함한다. 일부 실시형태에서, 방법은 SRAM 디바이스를 제조하는 단계를 더 포함하며, SRAM 디바이스의 콘택 라인은 제2 마스크 레이아웃 계획의 마스크 패턴을 사용하여 적어도 부분적으로 규정된다. 일부 실시형태에서, SRAM 디바이스를 제조하는 단계는, 유전체 층에 복수의 트렌치 - 트렌치 중 적어도 일부는 제2 마스크 레이아웃 계획의 마스크 패턴에 의해 규정되는 유전체 층의 부분에 의해 단절됨 - 를 에칭하는 단계; 및 트렌치를 충전하여 SRAM 디바이스의 콘택 라인을 형성하는 단계를 포함한다.
전술한 내용은 본 기술 분야에서 통상의 지식을 가진 자가 이하의 상세한 설명을 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개략적으로 설명하였다. 본 기술 분야에서 통상의 지식을 가진 자라면, 이들이 본 명세서에 소개된 실시형태의 동일한 목적을 수행하고 그리고/또는 그 실시형태의 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계 또는 변형하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 또한, 본 기술 분야에서 통상의 지식을 가진 자라면 그러한 동등한 구성이 본 개시의 기술적 사상 및 범위에서 벗어나지 않는다는 것과, 본 기술 분야에서 통상의 지식을 가진 자가 본 개시의 기술적 사상 및 범위에서 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 대안을 만들어 낼 수 있다는 것을 인식하여야 한다. 예를 들면, 비트 라인 전도체 및 워드 라인 전도체에 대해 상이한 두께를 구현함으로써, 전도체에 대해 상이한 레지스턴스를 달성할 수 있다. 그러나 금속 전도체의 레지스턴스를 변경하는 다른 기술 또한 마찬가지로 활용될 수 있다.
<부기>
1. 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 디바이스를 제조하는 방법에 있어서,
기판 위에 복수의 게이트 스택 - 상기 게이트 스택은 유전체 구조에 의해 둘러싸임 - 을 형성하는 단계;
상기 유전체 구조 위에 복수의 콘택 라인 블록킹 패턴 - 상기 콘택 라인 블록킹 패턴은 3개 이상의 리소그래피 마스크를 이용하여 형성됨 - 을 형성하는 단계;
상기 유전체 구조 내에 복수의 트렌치를 형성하는 단계 - 상기 콘택 라인 블록킹 패턴은 상기 콘택 라인 블록킹 패턴 아래의 상기 유전체 구조의 부분에 트렌치가 형성되는 것을 방지하는 상기 유전체 구조의 보호 마스크로서 기능을 함 -; 및
상기 트렌치를 전도성 물질로 충전하여 상기 SRAM 디바이스의 복수의 콘택 라인을 형성하는 단계를 포함하는 SRAM 디바이스 제조 방법.
2. 제1항에 있어서, 상기 콘택 라인 블록킹 패턴을 형성하는 단계는,
제1 마스크 패턴을 포함하는 제1 리소그래피 마스크를 사용하여 제1 콘택 라인 블록킹 패턴을 형성하는 단계;
제2 마스크 패턴을 포함하는 제2 리소그래피 마스크를 사용하여 제2 콘택 라인 블록킹 패턴을 형성하는 단계; 및
제3 마스크 패턴을 포함하는 제3 리소그래피 마스크를 사용하여 제3 콘택 라인 블록킹 패턴을 형성하는 단계를 포함하는 것인 SRAM 디바이스 제조 방법.
3. 제2항에 있어서, 상기 복수의 트렌치를 형성하는 단계는, 제1 Vcc 콘택을 위한 제1 트렌치 및 제1 Vss 콘택을 위한 제2 트렌치를 에칭하는 단계를 포함하며, 상기 제1 콘택 라인 블록킹 패턴 아래에 그리고 상기 제1 트렌치와 상기 제2 트렌치 사이에 배치된 상기 유전체 구조의 부분은 에칭되지 않는 것인 SRAM 디바이스 제조 방법.
4. 제2항에 있어서, 상기 복수의 트렌치를 형성하는 단계는, 제2 Vcc 콘택을 위한 제3 트렌치 및 제1 비트 라인 콘택을 위한 제4 트렌치를 에칭하는 단계를 포함하며, 상기 제2 콘택 라인 블록킹 패턴 아래에 그리고 상기 제3 트렌치와 상기 제4 트렌치 사이에 배치된 상기 유전체 구조의 부분은 에칭되지 않는 것인 SRAM 디바이스 제조 방법.
5. 제2항에 있어서, 상기 복수의 트렌치를 형성하는 단계는, 제1 노드 콘택을 위한 제5 트렌치 및 제2 노드 콘택을 위한 제6 트렌치를 에칭하는 단계를 포함하며, 상기 제3 콘택 라인 블록킹 패턴 아래에 그리고 상기 제5 트렌치와 상기 제6 트렌치 사이에 배치된 상기 유전체 구조의 부분은 에칭되지 않는 것인 SRAM 디바이스 제조 방법.
6. 제1항에 있어서, 상기 기판 위에 복수의 핀 구조를 형성하는 단계를 더 포함하며, 상기 게이트 스택은 각각 상기 핀 구조 중 하나를 둘러싸도록 형성되는 것인 SRAM 디바이스 제조 방법.
7. 제1항에 있어서, 상기 복수의 콘택 라인 블록킹 패턴을 형성하는 단계는,
상기 유전체 구조 위에 형성된 실리콘 층의 복수의 부분에 도펀트를 주입하여, 상기 실리콘 층의 복수의 도핑된 부분을 형성하는 단계를 포함하며, 상기 도핑된 부분의 각각은 상기 3개 이상의 리소그래피 마스크 중 각각의 리소그래피 마스크를 사용하여 규정되는 것인 SRAM 디바이스 제조 방법.
8. 제1항에 있어서, 상기 콘택 라인 블록킹 패턴의 각각은 각각의 직사각형 마스크 패턴에 의해 규정되는 것인 SRAM 디바이스 제조 방법.
9. 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 디바이스를 제조하는 방법에 있어서,
복수의 게이트 구조 - 각각의 상기 게이트 구조는 층간 유전체(interlayer dielectric, ILD) 내에 매립되고 하나 이상의 반도체 핀 구조의 주위를 감쌈 - 를 형성하는 단계;
상기 ILD 위에 하드 마스크 층을 형성하는 단계;
상기 하드 마스크 층 위에 실리콘 층을 형성하는 단계;
상기 실리콘 층에 하나 이상의 제1 도핑된 컴포넌트 - 상기 하나 이상의 제1 도핑된 컴포넌트는 제1 리소그래피 마스크에 의해 규정됨 - 를 형성하는 단계;
상기 실리콘 층에 하나 이상의 제2 도핑된 컴포넌트 - 상기 하나 이상의 제2 도핑된 컴포넌트는 상기 제1 리소그래피 마스크와는 상이한 제2 리소그래피 마스크에 의해 규정됨 - 를 형성하는 단계;
상기 실리콘 층에 하나 이상의 제3 도핑된 컴포넌트 - 상기 하나 이상의 제3 도핑된 컴포넌트는 상기 제1 리소그래피 마스크 및 상기 제2 리소그래피 마스크와는 상이한 제3 리소그래피 마스크에 의해 규정됨 - 를 형성하는 단계;
상기 실리콘 층의 비도핑된 부분을 제거하는 단계;
상기 하드 마스크 층에 복수의 트렌치를 규정하기 위해 상기 하드 마스크 층을 패터닝하는 단계 - 상기 실리콘 층의 상기 비도핑된 부분은 그 아래에 트렌치 라인이 형성되는 것을 방지함 - ;
상기 트렌치를 상기 ILD 내로 에칭하는 단계; 및
상기 ILD 내의 트렌치를 금속 물질로 충전하여 SRAM 디바이스의 복수의 콘택을 형성하는 단계를 포함하는 SRAM 디바이스 제조 방법.
10. 제9항에 있어서, 상기 패터닝하는 단계는, 상기 SRAM 디바이스의 각각의 SRAM 셀에 대해 적어도 제1 불연속 트렌치, 제2 불연속 트렌치 및 제3 불연속 트렌치를 규정하는 단계를 포함하는 것인 SRAM 디바이스 제조 방법.
11. 제10항에 있어서, 상기 제1 불연속 트렌치는, 상기 ILD 내로 에칭되어 상기 금속 물질로 충전된 후, 비트 라인 콘택, Vcc 콘택 및 Vss 콘택을 형성하는 트렌치 세그먼트를 포함하는 것인 SRAM 디바이스 제조 방법.
12. 제11항에 있어서, 상기 제2 불연속 트렌치는, 상기 ILD 내로 에칭되어 상기 금속 물질로 충전된 후, 제1 노드 콘택 및 제2 노드 콘택을 형성하는 트렌치 세그먼트를 포함하며;
상기 제3 불연속 트렌치는, 상기 ILD 내로 에칭되어 상기 금속 물질로 충전된 후, Vss 콘택, Vcc 콘택 및 비트 라인 콘택을 형성하는 트렌치 세그먼트를 포함하는 것인 SRAM 디바이스 제조 방법.
13. 시스템에 있어서,
서로 상이한 적어도 3개의 리소그래피 마스크를 포함하며,
상기 3개의 리소그래피 마스크의 각각은 하나 이상의 각각의 마스크 패턴을 포함하고, 상기 마스크 패턴의 각각은 각각의 콘택 라인 블록킹 패턴을 규정하도록 구성되며, 상기 콘택 라인 블록킹 패턴은 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 디바이스의 복수의 콘택 라인을 패터닝하도록 구성되는 것인 시스템.
14. 제13항에 있어서, 상기 적어도 3개의 리소그래피 마스크는,
제1 패턴 및 제2 패턴을 포함하는 제1 리소그래피 마스크;
제3 패턴, 제4 패턴 및 제5 패턴을 포함하는 제2 리소그래피 마스크; 및
제6 패턴 및 제7 패턴을 포함하는 제3 리소그래피 마스크를 포함하는 것인 시스템.
15. 제14항에 있어서,
상기 제1 패턴은 제1 Vcc 콘택 및 제1 Vss 콘택에 대한 경계를 부분적으로 규정하는 제1 콘택 라인 블록킹 패턴을 규정하도록 구성되며,
상기 제2 패턴은 제2 Vcc 콘택 및 제1 Vss 콘택에 대한 경계를 부분적으로 규정하는 제2 콘택 라인 블록킹 패턴을 규정하도록 구성되는 것인 시스템.
16. 제14항에 있어서,
상기 제3 패턴은 제1 노드 콘택 및 제2 노드 콘택에 대한 경계를 부분적으로 규정하는 제3 콘택 라인 블록킹 패턴을 규정하도록 구성되고,
상기 제4 패턴은 제1 비트 라인 콘택 및 상기 제1 노드 콘택에 대한 경계를 부분적으로 규정하는 제4 콘택 라인 블록킹 패턴을 규정하도록 구성되며,
상기 제5 패턴은 제2 비트 라인 콘택 및 상기 제2 노드 콘택에 대한 경계를 부분적으로 규정하는 제5 콘택 라인 블록킹 패턴을 규정하도록 구성되는 것인 시스템.
17. 제14항에 있어서,
상기 제6 패턴은 제1 Vcc 콘택 및 제1 비트 라인 콘택에 대한 경계를 부분적으로 규정하는 제6 콘택 라인 블록킹 패턴을 규정하도록 구성되며,
상기 제7 패턴은 제2 Vcc 콘택 및 제2 비트 라인 콘택에 대한 경계를 부분적으로 규정하는 제7 콘택 라인 블록킹 패턴을 규정하도록 구성되는 것인 시스템.
18. 제14항에 있어서,
상기 콘택 라인 각각은 제1 방향으로 연장하고,
상기 제1 패턴은 상기 제1 방향에 수직인 제2 방향으로 측정된 제1 치수를 가지며,
상기 제6 패턴은 상기 제2 방향으로 측정된 제2 치수를 갖고,
상기 제1 치수는 상기 제2 치수보다 큰 것인 시스템.
19. 제14항에 있어서,
상기 콘택 라인들 각각은 제1 방향으로 연장하고,
상기 SRAM 디바이스는 상기 제1 방향에 수직인 제2 방향으로 측정된 피치를 가지며,
상기 제2 방향으로 측정된 상기 제4 패턴의 치수는 상기 SRAM 디바이스의 피치의 1/2보다 큰 것인 시스템.
20. 제14항에 있어서, 각각의 상기 제1 패턴, 상기 제2 패턴, 상기 제3 패턴, 상기 제4 패턴, 상기 제5 패턴, 상기 제6 패턴 및 상기 제7 패턴은 직사각형의 형상인 것인 시스템.

Claims (10)

  1. 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 디바이스를 제조하는 방법에 있어서,
    기판 위에 복수의 게이트 스택 - 상기 게이트 스택은 유전체 구조에 의해 둘러싸임 - 을 형성하는 단계;
    상기 유전체 구조 위에 복수의 콘택 라인 블록킹 패턴 - 상기 콘택 라인 블록킹 패턴은 3개 이상의 리소그래피 마스크를 이용하여 형성됨 - 을 형성하는 단계;
    상기 유전체 구조 내에 복수의 트렌치를 형성하는 단계 - 상기 콘택 라인 블록킹 패턴은 상기 콘택 라인 블록킹 패턴 아래의 상기 유전체 구조의 부분에 트렌치가 형성되는 것을 방지하는 상기 유전체 구조의 보호 마스크로서 기능을 함 -; 및
    상기 트렌치를 전도성 물질로 충전하여 상기 SRAM 디바이스의 복수의 콘택 라인을 형성하는 단계를 포함하는 SRAM 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 콘택 라인 블록킹 패턴을 형성하는 단계는,
    제1 마스크 패턴을 포함하는 제1 리소그래피 마스크를 사용하여 제1 콘택 라인 블록킹 패턴을 형성하는 단계;
    제2 마스크 패턴을 포함하는 제2 리소그래피 마스크를 사용하여 제2 콘택 라인 블록킹 패턴을 형성하는 단계; 및
    제3 마스크 패턴을 포함하는 제3 리소그래피 마스크를 사용하여 제3 콘택 라인 블록킹 패턴을 형성하는 단계를 포함하는 것인 SRAM 디바이스 제조 방법.
  3. 제2항에 있어서, 상기 복수의 트렌치를 형성하는 단계는, 제1 Vcc 콘택을 위한 제1 트렌치 및 제1 Vss 콘택을 위한 제2 트렌치를 에칭하는 단계를 포함하며, 상기 제1 콘택 라인 블록킹 패턴 아래에 그리고 상기 제1 트렌치와 상기 제2 트렌치 사이에 배치된 상기 유전체 구조의 부분은 에칭되지 않는 것인 SRAM 디바이스 제조 방법.
  4. 제2항에 있어서, 상기 복수의 트렌치를 형성하는 단계는, 제2 Vcc 콘택을 위한 제3 트렌치 및 제1 비트 라인 콘택을 위한 제4 트렌치를 에칭하는 단계를 포함하며, 상기 제2 콘택 라인 블록킹 패턴 아래에 그리고 상기 제3 트렌치와 상기 제4 트렌치 사이에 배치된 상기 유전체 구조의 부분은 에칭되지 않는 것인 SRAM 디바이스 제조 방법.
  5. 제2항에 있어서, 상기 복수의 트렌치를 형성하는 단계는, 제1 노드 콘택을 위한 제5 트렌치 및 제2 노드 콘택을 위한 제6 트렌치를 에칭하는 단계를 포함하며, 상기 제3 콘택 라인 블록킹 패턴 아래에 그리고 상기 제5 트렌치와 상기 제6 트렌치 사이에 배치된 상기 유전체 구조의 부분은 에칭되지 않는 것인 SRAM 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 기판 위에 복수의 핀 구조를 형성하는 단계를 더 포함하며, 상기 게이트 스택은 각각 상기 핀 구조 중 하나를 둘러싸도록 형성되는 것인 SRAM 디바이스 제조 방법.
  7. 제1항에 있어서, 상기 복수의 콘택 라인 블록킹 패턴을 형성하는 단계는,
    상기 유전체 구조 위에 형성된 실리콘 층의 복수의 부분에 도펀트를 주입하여, 상기 실리콘 층의 복수의 도핑된 부분을 형성하는 단계를 포함하며, 상기 도핑된 부분의 각각은 상기 3개 이상의 리소그래피 마스크 중 각각의 리소그래피 마스크를 사용하여 규정되는 것인 SRAM 디바이스 제조 방법.
  8. 제1항에 있어서, 상기 콘택 라인 블록킹 패턴의 각각은 각각의 직사각형 마스크 패턴에 의해 규정되는 것인 SRAM 디바이스 제조 방법.
  9. 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 디바이스를 제조하는 방법에 있어서,
    복수의 게이트 구조 - 각각의 상기 게이트 구조는 층간 유전체(interlayer dielectric, ILD) 내에 매립되고 하나 이상의 반도체 핀 구조의 주위를 감쌈 - 를 형성하는 단계;
    상기 ILD 위에 하드 마스크 층을 형성하는 단계;
    상기 하드 마스크 층 위에 실리콘 층을 형성하는 단계;
    상기 실리콘 층에 하나 이상의 제1 도핑된 컴포넌트 - 상기 하나 이상의 제1 도핑된 컴포넌트는 제1 리소그래피 마스크에 의해 규정됨 - 를 형성하는 단계;
    상기 실리콘 층에 하나 이상의 제2 도핑된 컴포넌트 - 상기 하나 이상의 제2 도핑된 컴포넌트는 상기 제1 리소그래피 마스크와는 상이한 제2 리소그래피 마스크에 의해 규정됨 - 를 형성하는 단계;
    상기 실리콘 층에 하나 이상의 제3 도핑된 컴포넌트 - 상기 하나 이상의 제3 도핑된 컴포넌트는 상기 제1 리소그래피 마스크 및 상기 제2 리소그래피 마스크와는 상이한 제3 리소그래피 마스크에 의해 규정됨 - 를 형성하는 단계;
    상기 실리콘 층의 비도핑된 부분을 제거하는 단계;
    상기 하드 마스크 층에 복수의 트렌치를 규정하기 위해 상기 하드 마스크 층을 패터닝하는 단계 - 상기 실리콘 층의 상기 비도핑된 부분은 그 아래에 트렌치 라인이 형성되는 것을 방지함 - ;
    상기 트렌치를 상기 ILD 내로 에칭하는 단계; 및
    상기 ILD 내의 트렌치를 금속 물질로 충전하여 SRAM 디바이스의 복수의 콘택을 형성하는 단계를 포함하는 SRAM 디바이스 제조 방법.
  10. 시스템에 있어서,
    서로 상이한 적어도 3개의 리소그래피 마스크를 포함하며,
    상기 3개의 리소그래피 마스크의 각각은 하나 이상의 각각의 마스크 패턴을 포함하고, 상기 마스크 패턴의 각각은 각각의 콘택 라인 블록킹 패턴을 규정하도록 구성되며, 상기 콘택 라인 블록킹 패턴은 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 디바이스의 복수의 콘택 라인을 패터닝하도록 구성되는 것인 시스템.
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