CN109390218B - 制造集成电路器件的方法 - Google Patents

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Abstract

公开制造集成电路器件的方法。所述方法包括：在基板上形成包括含碳的膜和含硅的有机抗反射膜的堆叠掩模结构体；通过蚀刻所述含硅的有机抗反射膜而形成含硅的有机抗反射图案；和通过使用所述含硅的有机抗反射图案作为蚀刻掩模蚀刻所述含碳的膜而形成包括含碳的掩模图案和轮廓控制衬料的复合掩模图案，所述含碳的掩模图案限定贯穿其的开口，所述轮廓控制衬料覆盖所述含碳的掩模图案的界定所述开口的侧表面。通过由所述复合掩模图案限定的多个空间将离子注入到所述基板中。

Description

制造集成电路器件的方法
优先权声明
本申请要求2017年8月10日在韩国知识产权局提交的韩国专利申请No.10-2017-0101714的权益，将其公开内容特此全部引入作为参考。
技术领域
本发明构思涉及制造集成电路器件的方法，并且更具体地，涉及制造具有精细线宽图案的集成电路器件的方法。
背景技术
关于将集成电路器件缩小化(down-scale)的当前趋势，如果所述器件要保持高度集成，则需要更小的设计规则(rule)。在具有符合这样的减小的设计规则的精细的关键尺寸(CD)的集成电路器件的单元特征或图案之中有通过具有与所述单元特征或图案的CD对应的尺寸的开口的离子注入掩模经由离子注入工艺而形成的那些。常规地，使用光刻胶图案作为离子注入掩模。然而，存在对于通过其可形成这样的掩模的光刻工艺的分辨率的限制。因此，当制造小型化且高度集成的电路器件时，使用光刻胶图案作为离子注入掩模使得难以保证所要形成的图案或单元特征的尺寸精度。
发明内容
本发明构思提供制造集成电路器件的方法，所述方法包括在基板上形成含碳的膜，在所述含碳的膜上形成含硅的有机抗反射膜，由此在所述基板上形成由所述含碳的膜和所述含硅的有机抗反射膜构成的堆叠掩模结构体；蚀刻所述含硅的有机抗反射膜，从而形成使所述含碳的膜的选定部分暴露的含硅的有机抗反射图案；使用所述含硅的有机抗反射图案作为蚀刻掩模蚀刻所述含碳的膜以形成包括含碳的掩模图案和轮廓控制衬料(liner)的复合掩模，所述含碳的掩模图案限定贯穿其的开口，所述轮廓控制衬料覆盖所述含碳的掩模图案的界定(delimit)所述开口的侧表面；和通过由所述复合掩模限定的多个空间将作为杂质的离子注入到所述基板中。
本发明构思还提供制造集成电路器件的方法，所述方法包括在基板的多个活性(有源，active)区域上形成堆叠掩模结构体，所述堆叠掩模结构体包括含碳的膜和含硅的有机抗反射膜；通过蚀刻所述含硅的有机抗反射膜而形成含硅的有机抗反射图案；形成包括含碳的掩模图案和轮廓控制衬料的复合掩模，所述含碳的掩模图案限定贯穿其的开口，所述轮廓控制衬料覆盖所述含碳的掩模图案的界定所述开口的侧表面，其中所述复合掩模是通过使用所述含硅的有机抗反射图案作为蚀刻掩模蚀刻所述含碳的膜而形成的；使用所述复合掩模作为离子注入掩模将作为杂质的离子注入到所述多个活性区域的一些中；和除去所述含硅的有机抗反射图案和所述复合掩模。
本发明构思还进一步提供制造集成电路器件的方法，所述方法包括形成在第一水平方向上彼此平行地延伸的多个鳍型活性区域，其中所述多个鳍型活性区域是通过蚀刻基板的一部分而形成的；形成填充在所述多个鳍型活性区域的相邻的鳍型活性区域之间的空间的绝缘膜；在所述绝缘膜和所述多个鳍型活性区域上形成堆叠掩模结构体，其中所述堆叠掩模结构体包括含碳的膜和含硅的有机抗反射膜；通过蚀刻所述含硅的有机抗反射膜而形成含硅的有机抗反射图案；形成包括含碳的掩模图案和轮廓控制衬料的复合掩模，所述含碳的掩模图案限定贯穿其的开口，所述轮廓控制衬料覆盖所述含碳的掩模图案的界定所述开口的侧表面，其中所述复合掩模是通过使用所述含硅的有机抗反射图案作为蚀刻掩模蚀刻所述含碳的膜而形成的；和通过如下在所述多个鳍型活性区域中形成阱(well)：使用所述复合掩模作为离子注入掩模将作为杂质离子的离子注入到所述多个鳍型活性区域的一些中。
附图说明
由结合附图考虑的本发明构思的实例的以下详细描述，将更清楚地理解本发明构思，其中：
图1显示说明根据本发明构思的制造集成电路器件的方法的实例的流程图；
图2A、2B、2C、2D、2E和2F是集成电路器件在其制造中的工艺顺序的过程期间的横截面图并且一起说明根据本发明构思的制造集成电路器件的方法的实例；
图3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K、3L、3M、3N、3O、3P、3Q和3R是集成电路器件在其制造中的工艺顺序的过程期间的横截面图并且一起说明根据本发明构思的制造集成电路器件的方法的实例；
图4A是可通过根据本发明构思的制造集成电路器件的方法制造的实例集成电路器件的电路图；和
图4B是可通过根据本发明构思的制造集成电路器件的方法制造的实例集成电路器件的主要元件的平面图。
具体实施方式
下文中，将参照附图详细地描述本发明构思的实例。在附图中相同的附图标记用于相同的元件，并且将省略其重复描述。
图1显示说明根据本发明构思的制造集成电路器件的方法的流程图。
图2A-2F为按照工艺顺序说明根据本发明构思的制造集成电路器件的方法的横截面图。
参照图1和2A，在过程(工艺)P12中，在基板110上形成包括含碳的膜122和含硅的有机抗反射膜124的堆叠掩模结构体MS。此处，如将被本领域技术人员所理解的术语“有机”指的是如传统上定义的有机化合物。
基板110可包括半导体基板。在一些实例中，基板110包括元素半导体例如硅(Si)或锗(Ge)。在一些实例中，基板110包括化合物半导体例如SiGe、SiC、GaAs、InAs、或InP。在一些实例中，基板110具有绝缘体上硅(SOI)结构。基板110可包括导电区域例如掺杂有杂质的阱或者掺杂有杂质的结构体。在一些实例中，基板110具有各种器件隔离结构例如浅沟槽隔离(STI)结构。
含碳的膜122可包括旋涂硬掩模(spin-on hardmask，SOH)膜或者无定形碳层(ACL)。所述SOH膜可包括有机化合物，所述有机化合物具有基于所述有机化合物的总重量的约85重量％-约99重量％的相对高的碳含量。所述有机化合物可包括具有芳族环的烃化合物例如苯、或萘、或者所述烃化合物的衍生物。而且，此处以及在以下的整个描述中，用前面是术语“约”的数值对用于形成元件的工艺参数或者化合物的特性的任何描述意图涵盖该数值和由于用于形成所述化合物或元件的工艺的固有特性的与所述数值的仅略微的偏差。因此，例如，以上将有机化合物描述为具有约85重量％-约99重量％的相对高的碳含量将涵盖其碳含量为85重量％-99重量％的化合物、以及由于在被详细说明用于提供85重量％或99重量％或者与其接近的特定碳含量的典型工艺中所固有的偏差的其碳含量略小于85重量％的化合物和其碳含量略大于99重量％的化合物。
含碳的膜122可通过使用旋涂工艺或化学气相沉积(CVD)工艺形成。在一些实例中，为了形成含碳的膜122，通过旋涂工艺在基板110上形成有机化合物层。所述有机化合物层可包括具有芳族环的烃化合物例如苯、或萘、或者所述烃化合物的衍生物。所述有机化合物层可具有基于所述有机化合物层的总重量的约85重量％-99重量％的相对高的碳含量。将所述有机化合物层通过在约150℃-约350℃的温度下首次烘烤约60秒，然后在约300℃-约550℃的温度下第二次烘烤约30秒-约300秒而固化，从而形成含碳的膜122。含碳的膜122可具有约400nm-约800nm的厚度。
含硅的有机抗反射膜124可包括具有约10重量％-约50重量％的硅含量的交联聚合物。含硅的有机抗反射膜124可为可商购获得的产品(例如，由Shin Etsu Chemical Co.,Ltd.制造的Sepr-Shb Aseries SiARC)。含硅的有机抗反射膜124可具有约50nm-约100nm的厚度。在一些实例中，堆叠掩模结构体MS的含碳的膜122的厚度为含硅的有机抗反射膜124的厚度的约5-10倍。
参照图1和2B，在过程P14中，在堆叠掩模结构体MS(参见图2A)上形成光刻胶图案PR，和通过使用光刻胶图案PR作为蚀刻掩模蚀刻含硅的有机抗反射膜124，从而形成含硅的有机抗反射图案124P。
在一些实例中，光刻胶图案PR包括正性光刻胶。例如，光刻胶图案PR可包括包含具有对酸不稳定的基团的树脂和光致产酸剂(PAG)的化学放大光刻胶。在用于形成光刻胶图案PR的曝光过程中，可使用i-线(365nm)、KrF准分子激光(248nm)、ArF准分子激光(193nm)、或F2准分子激光(157nm)的曝光波长。在一些实例中，当使用193nm的曝光波长时，使用浸没式光刻工艺。
为了形成含硅的有机抗反射图案124P，可使用包含CxFyHz气体(其中x和y各自为1-10的整数并且z为0-10的整数)的工艺气体来蚀刻含硅的有机抗反射膜124。因此，所述CxFyHz气体可为含有碳(C)和氟(F)的气体，或者含有C、F、和氢(H)的气体。例如，所述工艺气体可包括CF4、C3F6、C4F6、C4F8、C5F8、CHF3、CH2F2、或其组合。在一些实例中，所述工艺气体进一步包括惰性气体例如氩气(Ar)。
参照图1和2C，在过程P16中，通过使用含硅的有机抗反射图案124P作为蚀刻掩模蚀刻含碳的膜122以形成复合掩模(下文中称作复合掩模图案122X)，所述复合掩模包括含碳的掩模图案122P和轮廓控制衬料122Q，含碳的掩模图案122P限定贯穿其的开口，轮廓控制衬料122Q覆盖含碳的掩模图案122P的界定所述开口的侧表面，所述开口使下伏结构体例如基板110的选定部分暴露。
在一些实例中，在含碳的膜122的蚀刻过程P16期间，在含硅的有机抗反射图案124P上的光刻胶图案PR(参见图2B)由于工艺室中的蚀刻气氛而被消耗。在一些实例中，在过程P16之前，将含硅的有机抗反射图案124P上的光刻胶图案PR除去以暴露含硅的有机抗反射图案124P的顶表面。
为了形成复合掩模图案122X，可通过由含硫气体构成或者包括含硫气体的蚀刻气体对含碳的膜122进行等离子体蚀刻。所述含硫气体可为COS、CS2、SO2、或其组合。在一些实例中，用于对含碳的膜122进行等离子体蚀刻的蚀刻气体除了含硫气体之外还包括选自O2、CO2、H2、和惰性气体的至少一种组分。例如，用于对含碳的膜122进行等离子体蚀刻的蚀刻气体可包括含硫气体和O2。
在其中将含碳的膜122进行等离子体蚀刻以形成含碳的掩模图案122P的过程阶段期间，得自所述含硫气体的硫或含硫副产物可吸附或者化学结合至含碳的掩模图案122P的暴露的侧壁以形成包括硫的轮廓控制衬料122Q。因此，通过获得其中含碳的掩模图案122P的界定贯穿其的开口的侧壁表面被轮廓控制衬料122Q保护的复合掩模图案122X，在含碳的膜122的蚀刻期间或之后获得的含碳的掩模图案122P可不经历物理变形例如变薄、钻蚀(钻刻，undercut)、翘曲(弯曲，bowing)、或者隆起(lifting)。此外，在复合掩模图案122X形成之后，轮廓控制衬料122Q可提供在复合掩模图案122X中限定多个空间S1的内侧壁表面。这些表面和因此的由轮廓控制衬料122Q限定的空间S1各自的侧面可基本上垂直于基板110的主表面110M延伸。通过使用具有这样的竖直侧壁轮廓的复合掩模图案122X加工基板110，基板110中的加工精度可被严格控制为大约几nm的非常精细的水平。
基于用于对含碳的膜122进行等离子体蚀刻的蚀刻气体的总体积，可以约35体积％-约50体积％的量包括所述蚀刻气体的含硫气体。例如，当用于对含碳的膜122进行等离子体蚀刻的蚀刻气体包括含硫气体和O2时，在含碳的膜122的等离子体蚀刻期间，O2的流速可与所述含硫气体的流速相同或者比其大。在一些实例中，当用于对含碳的膜122进行等离子体蚀刻的蚀刻气体包括COS和O2时，COS的流速对O2的流速的比率在约1:1与约1:2之间。例如，可通过包括以约40sccm的流速供应的COS和以约60sccm的流速供应的O2的蚀刻气体对含碳的膜122进行等离子体蚀刻。
在含碳的膜122的等离子体蚀刻期间，如果所述含硫气体的流速太低，则在含碳的膜122的等离子体蚀刻期间得自所述含硫气体的硫或含硫副产物未被以足够的量提供至含碳的掩模图案122P的暴露的侧壁表面，并且因此，轮廓控制衬料122Q可不具有期望的(侧壁)轮廓。例如，当用于对含碳的膜122进行等离子体蚀刻的蚀刻气体包含含硫气体和O2并且O2气体的流速超过所述含硫气体的流速的两倍时，如下是有可能的：含碳的掩模图案122P的侧壁表面的至少一部分将未被轮廓控制衬料122Q覆盖。在此情况下，所述侧壁表面的未被轮廓控制衬料122Q覆盖的部分可容许含碳的掩模图案122P被消耗或者经历物理变形例如翘曲，并且因此，包括含碳的掩模图案122P的复合掩模图案122X可不具有期望的竖直(侧壁)轮廓。
当用于对含碳的膜122进行等离子体蚀刻的蚀刻气体包含含硫气体和O2并且所述含硫气体的流速大于O2的流速时，在含碳的膜122的等离子体蚀刻期间可产生过多的蚀刻副产物，并且因此，含碳的膜122的蚀刻速度可太低，或者蚀刻可在被蚀刻的含碳的膜122的厚度达到目标蚀刻水平之前终止。
在一些实例中，复合掩模图案122X在水平方向例如X方向和/或Y方向上具有至少100nm的宽度。在一些实例中，复合掩模图案122X的高度对宽度的比率即高宽比为至少4、例如约4-约10，但是所述高宽比不限于此。
参照图1和2D，在过程P18中，可通过由复合掩模图案122X限定的空间S1将构成杂质的离子130(下文中称作杂质离子)注入到基板110中以在基板110中形成多个阱112。阱112可各自包括包含杂质离子130的杂质区域。
杂质离子130可为n-型掺杂剂或p-型掺杂剂。当基板110包括IV族半导体例如Si时，所述n-型掺杂剂可包括V族元素例如磷(P)、砷(As)或锑(Sb)，和所述p-型掺杂剂可包括III族元素例如硼(B)。然而，本发明构思不限于这些实例，因为杂质离子130的类型可取决于构成基板110的材料而改变。
由于在将杂质离子130注入到基板110中期间使用具有基本上竖直地延伸的(侧壁)轮廓的复合掩模图案122X作为离子注入掩模，因此可严格地控制基板110中的阱112各自的位置。
参照图1和2E，在过程P20中，从示于图2D中并且参照图2D描述的所得结构体除去含硅的有机抗反射图案124P。
可进行使用第一蚀刻剂的湿蚀刻过程以除去含硅的有机抗反射图案124P。第一蚀刻剂可包括H2SO4。例如，第一蚀刻剂可为包括H2SO4、H2O2、和去离子水(DIW)的混合物。在一些实例中，第一蚀刻剂中的H2SO4(纯度98％)和H2O2(纯度30％)是以约4:1的体积比包括的，但是所述体积比不限于此。
参照图1和2F，在过程P22中，从示于图2E中并且参照图2E描述的所得结构体除去复合掩模图案122X。
可进行使用具有与第一蚀刻剂的组成不同的组成的第二蚀刻剂的湿蚀刻过程以除去复合掩模图案122X。第二蚀刻剂可为包括NH4OH、H2O2、和DIW的混合物。在一些实例中，第二蚀刻剂中的NH4OH(纯度28％)、H2O2(纯度30％)、和DIW是以约1:1:5的体积比包括的，但是所述体积比不限于此。
根据如参照图1和2A-2F所描述的制造集成电路器件的方法，当进行离子注入过程以形成由于缩小化而被要求具有非常精细的关键尺寸(CD)的阱112时，使用提供基本上竖直地延伸的侧壁轮廓的复合掩模图案122X作为离子注入掩模。因此，可精确地控制阱112的位置和尺寸精度。
图3A-3R说明根据本发明构思的制造集成电路器件的方法的另外的实例。图3A-3R和图2A-2F中的类似的附图标记表示类似的元件，为了简要起见将不再次对其详细地描述。
参照图3A，在基板110上形成多个垫(pad)氧化物膜图案212和多个掩模图案214。
垫氧化物膜图案212和掩模图案214各自可在基板110上在一方向(Y方向)上延长并且彼此平行地延伸。在一些实例中，垫氧化物膜图案212可包括通过将基板110的表面热氧化而获得的氧化物膜。掩模图案214可各自包括氮化硅膜、氧氮化硅膜、旋涂玻璃(SOG)膜、光刻胶膜、或其组合，但是本发明构思不限于此。
参照图3B，通过使用掩模图案214作为蚀刻掩模蚀刻基板110的一部分，从而形成多个浅沟槽ST。由于浅沟槽ST的形成，获得在竖直方向(Z方向)上从基板110向上突出并且在水平方向(Y方向)上纵向地延伸的多个鳍型活性区域FA。浅沟槽ST各自可具有深度D1(如在浅沟槽ST的底部与鳍型活性区域FA的顶表面之间取得的)。
参照图3C，可形成填充在鳍型活性区域FA之间的浅沟槽ST的每一个的第一隔离绝缘膜216。
在一些实例中，第一隔离绝缘膜216包括顺序地覆盖鳍型活性区域FA各自的侧壁的绝缘衬料、应激物(应激，stressor)衬料、和包埋的绝缘膜。所述绝缘衬料可通过将鳍型活性区域FA的表面氧化而获得。例如，所述绝缘衬料可包括通过使用热氧化过程形成的氧化硅膜。所述绝缘衬料可具有约
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-约/>
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的厚度。所述应激物衬料可共形地覆盖所述绝缘衬料并且可具有均匀的厚度。所述应激物衬料可包括SiN、SiON、SiBN、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC、SiO2、多晶硅、或其组合。所述应激物衬料可具有约
Figure BDA0001729596500000082
-约/>
Figure BDA0001729596500000083
的厚度。所述应激物衬料可通过等离子体增强化学气相沉积(PECVD)、高密度等离子体CVD(HDP CVD)、电感耦合等离子体CVD(ICP CVD)、或者电容耦合等离子体CVD(CCP CVD)形成。所述包埋的绝缘膜可包括氟硅酸盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动的氧化物(FOX)、等离子体增强原硅酸四乙酯(PE-TEOS)、或者tonen silazene(TOSZ)，但是本发明构思不限于此。所述包埋的绝缘膜可以这样的方式形成：形成填充浅沟槽ST各自的内部的氧化物膜，然后可将所述氧化物膜退火。随后，可将所述氧化物膜的顶部部分除去以暴露掩模图案214各自的顶表面。所述包埋的绝缘膜可通过流动性化学气相沉积(FCVD)或旋涂形成。
掩模图案214各自的顶表面和第一隔离绝缘膜216的顶表面可构成平坦化的表面。在一些实例中，掩模图案214各自的顶表面和第一隔离绝缘膜216的顶表面是共平面的。
参照图3D，将鳍型活性区域FA的一些和它们周围的膜除去以在基板110中形成多个深沟槽DT。
深沟槽DT各自可具有深度D2(如在深沟槽DT的底部与鳍型活性区域FA的顶表面之间取得的)。例如，深度D2可在约50nm-约150nm的范围内，但是不限于此。深沟槽DT的深度D2可大于浅沟槽ST的深度D1。
在一些实例中，将基板110划分成通过深沟槽DT限定的多个器件区域。所述器件区域可被要求具有不同的阈值电压。例如，所述器件区域的一些可为NMOS晶体管区域，且其它器件区域可为PMOS晶体管区域。
为了形成深沟槽DT，在图3C中所示并且关于图3C描述的所得结构体中，形成使所得结构体的一部分暴露的光刻胶图案，并且通过使用所述光刻胶图案作为蚀刻掩模将暴露的部分干蚀刻。
参照图3E，形成填充深沟槽DT的每一个的第二隔离绝缘膜218。第一隔离绝缘膜216和第二隔离绝缘膜218可构成器件隔离膜220。
第二隔离绝缘膜218可通过使用涂布工艺或者沉积工艺形成。在一些实例中，第二隔离绝缘膜218包括USG，但是本发明构思不限于此。第二隔离绝缘膜218的一部分可接触第一隔离绝缘膜216。
在一些实例中，为了形成第二隔离绝缘膜218，形成填充深沟槽DT的每一个的绝缘膜，然后，将所述绝缘膜的顶表面平坦化以暴露掩模图案214。在这点上，掩模图案214的一部分和第一隔离绝缘膜216的一部分可被消耗，导致掩模图案214和第一隔离绝缘膜216的更小的厚度。
在形成第二隔离绝缘膜218之后，掩模图案214各自的顶表面、第一隔离绝缘膜216的顶表面、和第二隔离绝缘膜218的顶表面可构成平坦化的表面。在一些实例中，掩模图案214各自的顶表面、第一隔离绝缘膜216的顶表面、和第二隔离绝缘膜218的顶表面是共平面的。
参照图3F，从图3E中所示并且关于图3E描述的所得结构体除去垫氧化物膜图案212和掩模图案214以暴露鳍型活性区域FA的顶表面。
垫氧化物膜图案212和掩模图案214的除去可导致在器件隔离膜220中形成多个孔220H，其中孔220H暴露鳍型活性区域FA的顶表面。孔220H可在鳍型活性区域FA各自的纵向即Y方向上延长。
参照图3G，在鳍型活性区域FA和器件隔离膜220上形成包括含碳的膜232和含硅的有机抗反射膜234的第一堆叠掩模结构体MS1。
含碳的膜232可包括SOH膜或者ACL。含硅的有机抗反射膜234可包括具有约10重量％-约50重量％的硅含量的交联聚合物。含碳的膜232和含硅的有机抗反射膜234可通过使用关于图1和图2A说明的在过程P12中用于形成含碳的膜122和含硅的有机抗反射膜124的相同的方法形成。
含碳的膜232可接触器件隔离膜220的上表面和鳍型活性区域FA的顶表面。含碳的膜232可填充孔220H，并且因此，含碳的膜232可包括接触鳍型活性区域FA的上表面的多个突起232R。
参照图3H，在第一堆叠掩模结构体MS1(参见图3G)上形成光刻胶图案PR1，并且使用光刻胶图案PR1作为蚀刻掩模蚀刻含硅的有机抗反射膜234，从而形成含硅的有机抗反射图案234P。
光刻胶图案PR1可具有使在基板110的器件区域的任一种上的含碳的膜232暴露的开口OP1。在一些实例中，光刻胶图案PR1的开口OP1暴露含碳的膜232的覆盖基板110的NMOS晶体管区域的部分。在一些实例中，光刻胶图案PR1的开口OP1暴露碳膜232的覆盖基板110的PMOS晶体管区域的部分。光刻胶图案PR1与关于图2B描述的光刻胶图案PR基本上相同。用于形成含硅的有机抗反射图案234P的方法与关于图2B描述的用于形成含硅的有机抗反射图案124P的方法相同。
参照图3I，使用含硅的有机抗反射图案234P作为蚀刻掩模蚀刻含碳的膜232以形成包括含碳的掩模图案232P和覆盖含碳的掩模图案232P的侧壁的轮廓控制衬料232Q的复合掩模图案232X。
复合掩模图案232X可通过关于图1和图2C说明的在过程P16中用于形成复合掩模图案122X的方法形成。在含碳的膜232的蚀刻期间，在含硅的有机抗反射图案234P上的光刻胶图案PR1(参见图3H)可被消耗和除去。在一些实例中，将在含硅的有机抗反射图案234P上的光刻胶图案PR1除去以暴露含硅的有机抗反射图案234P的顶表面，然后，蚀刻含碳的膜232以形成含碳的掩模图案232P。
在一些实例中，复合掩模图案232X在水平方向例如X方向和/或Y方向上具有至少100nm的宽度。在一些实例中，复合掩模图案232X的高度对宽度的比率即高宽比可为至少4、且优选约4-约10，但是所述高宽比不限于此。
复合掩模图案232X可限定其宽度由轮廓控制衬料232Q限制(限定)的多个空间S2。空间S2可暴露鳍型活性区域FA的一些的顶表面和器件隔离膜220的顶表面。
参照图3J，通过由复合掩模图案232X限定的空间S2将杂质(离子)236注入到基板110中以在基板110中形成多个第一阱238。
用于形成第一阱238的离子注入过程与关于图1和图2D描述的在过程P18中形成阱112的离子注入过程基本上类似。
在一些实例中，第一阱238提供NMOS晶体管区域的活性区域。在此情况下，杂质236为p-型掺杂剂，并且第一阱238各自为p-型阱，即包含p-型掺杂剂的阱。在一些实例中，第一阱238提供PMOS晶体管区域的活性区域。在此情况下，杂质236为n-型掺杂剂，并且第一阱238各自为n-型阱，即包含n-型掺杂剂的阱。
参照图3K，从图3J中所示的结构体除去含硅的有机抗反射图案234P和复合掩模图案232X。
含硅的有机抗反射图案234P和复合掩模图案232X可通过与关于图1、以及图2E和2F描述的在过程P20和过程P22中用于除去含硅的有机抗反射图案124P和复合掩模图案122X的方法基本上相同的方法除去。
一旦含硅的有机抗反射图案234P和复合掩模图案232X被除去，则在基板110上的器件隔离膜220的顶表面和鳍型活性区域FA各自的顶表面可再次被暴露。
参照图3L，在鳍型活性区域FA和器件隔离膜220上形成包括含碳的膜242和含硅的有机抗反射膜244的第二堆叠掩模结构体MS2。
含碳的膜242和含硅的有机抗反射膜244可通过与关于图1、和图2A说明的在过程P12中用于形成含碳的膜122和含硅的有机抗反射膜124的方法基本上相同的方法形成。含碳的膜242可接触器件隔离膜220的上表面和鳍型活性区域FA的顶表面。含碳的膜242可填充孔220H，并且因此，含碳的膜242可包括接触鳍型活性区域FA的上表面的多个突起242R。
参照图3M，在第二堆叠掩模结构体MS2(参见图3L)上形成光刻胶图案PR2，并且使用光刻胶图案PR2作为蚀刻掩模蚀刻含硅的有机抗反射膜244，从而形成含硅的有机抗反射图案244P。
光刻胶图案PR2可具有开口OP2。在一些实例中，当形成于基板110中的第一阱238提供NMOS晶体管区域的活性区域时，含碳的膜242的覆盖基板110的PMOS晶体管区域的部分通过开口OP2暴露。在一些实例中，当形成于基板110中的第一阱238提供PMOS晶体管区域的活性区域时，含碳的膜242的覆盖基板110的NMOS晶体管区域的部分通过开口OP2暴露。光刻胶图案PR2与关于图2B描述的光刻胶图案PR基本上相同。用于形成含硅的有机抗反射图案244P的方法与关于图2B描述的用于形成含硅的有机抗反射图案124P的方法基本上相同。
参照图3N，使用含硅的有机抗反射图案244P作为蚀刻掩模蚀刻含碳的膜242(参见图3M)以形成包括含碳的掩模图案242P和覆盖含碳的掩模图案242P的侧壁的轮廓控制衬料242Q的复合掩模图案242X。
复合掩模图案242X可通过与关于图1和图2C说明的在过程P16中用于形成复合掩模图案122X的方法基本上相同的方法形成。在含碳的膜242的蚀刻期间，在含硅的有机抗反射图案244P上的光刻胶图案PR2(参见图3M)可被消耗和除去。在一些实例中，将在含硅的有机抗反射图案244P上的光刻胶图案PR2除去以暴露含硅的有机抗反射图案244P的顶表面，然后，蚀刻含碳的膜242以形成含碳的掩模图案242P。复合掩模图案242X可限定其宽度由轮廓控制衬料242Q限制的多个空间S3。空间S3可暴露鳍型活性区域FA的一些的顶表面和器件隔离膜220的顶表面。
参照图3O，通过由复合掩模图案242X限定的空间S3将杂质(离子)246注入到基板110中以在基板110中形成第二阱248。根据本实例，存在一个第二阱。然而，在其它实例中，在基板110中存在两个或更多个第二阱。
用于形成第二阱248的离子注入过程与关于图1和图2D说明的在过程P18中用于形成阱112的离子注入过程基本上类似。
在一些实例中，当第一阱238各自提供NMOS晶体管区域的活性区域时，第二阱248提供PMOS晶体管区域的活性区域。在此情况下，杂质236可为n-型掺杂剂，并且第二阱248为n-型阱，即包含n-型掺杂剂的阱。在一些实例中，当第一阱238各自提供PMOS晶体管区域的活性区域时，第二阱248提供NMOS晶体管区域的活性区域。在此情况下，第二阱248为p-型阱，即包含p-型掺杂剂的阱。
参照图3P，从图3O中所示的结构体除去含硅的有机抗反射图案244P和复合掩模图案242X。
含硅的有机抗反射图案244P和复合掩模图案242X可通过与关于图1的过程P20和过程P22、以及图2E和2F描述的用于除去含硅的有机抗反射图案124P和复合掩模图案122X的方法基本上相同的方法除去。
一旦含硅的有机抗反射图案244P和复合掩模图案242X被除去，则器件隔离膜220的顶表面和鳍型活性区域FA各自的顶表面可再次被暴露。
参照图3Q，进行凹陷(recessing)过程以除去器件隔离膜220的一部分以暴露鳍型活性区域FA各自的顶部部分。
所述凹陷过程可通过干蚀刻、湿蚀刻、或者干蚀刻与湿蚀刻的组合进行。在所述凹陷过程期间，将鳍型活性区域FA各自的顶部部分暴露于蚀刻环境和/或在蚀刻之后暴露于清洁用环境。因此，鳍型活性区域FA各自的顶部部分可从其外表面起被部分地消耗，从而具有如图3Q中所示的与在其部分消耗之前的宽度相比更小的宽度。
在一些实例中，进行离子注入过程以在鳍型活性区域FA各自的暴露在器件隔离膜220上方的顶部部分上注入用于阈值电压调节的杂质。此时，使用具有与图3J中所示的复合掩模图案232X与含硅的有机抗反射图案234P的组合类似的构造的离子注入掩模在第一阱238中的鳍型活性区域FA各自的顶部部分上离子注入用于阈值电压调节的杂质。在一个或多个实例中，使用具有与图3N中所示的复合掩模图案242X与含硅的有机抗反射图案244P的组合类似的构造的离子注入掩模在第二阱248中的鳍型活性区域FA各自的顶部部分上离子注入用于阈值电压调节的杂质。关于第一阱238和第二阱248，将硼(B)离子作为杂质注入到其中形成NMOS晶体管的区域中，和将磷(P)离子、砷(As)离子、或锑(Sb)离子作为杂质注入到其中形成PMOS晶体管的区域中。
参照图3R，在鳍型活性区域FA上形成源/漏区域(未示出)，然后，可在鳍型活性区域FA上形成多个栅介电层262、多条栅极线264、和多个绝缘封盖膜(insulating cappingfilm)266。可在栅极线264的两条相邻的栅极线之间形成栅切断绝缘膜(gate cutinsulating film)268。可在形成栅介电层262、栅极线264、和绝缘封盖膜266之前形成栅切断绝缘膜268。
栅介电层262可包括氧化硅层、高k介电层、或其组合。所述高k介电层为其介电常数比氧化硅层的介电常数大的材料的层。所述高k介电层可包括金属氧化物或金属氧氮化物。在一些实例中，在鳍型活性区域FA与栅介电层262之间设置界面膜(未示出)。所述界面膜可包括氧化物膜、氮化物膜、或者氧氮化物膜。
栅极线264可具有其中金属氮化物膜、金属膜、导电封盖膜、和填隙(gap-fill)金属膜顺序地堆叠的结构。所述金属氮化物膜和所述金属膜可各自包括选自如下的至少一种金属：Ti、Ta、W、Ru、Nb、Mo、和Hf。所述填隙金属膜可包括W膜或Al膜。栅极线264可各自包括含有合适功函的金属的膜。所述含有合适功函的金属的膜可包括选自如下的至少一种金属：Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er、和Pd。作为实例，栅极线264各自可具有TiAlC/TiN/W的堆结构、TiN/TaN/TiAlC/TiN/W的堆结构、或者TiN/TaN/TiN/TiAlC/TiN/W的堆结构。
绝缘封盖膜266和栅切断绝缘膜268可各自包括氮化物膜，但是本发明构思不限于此。
在一些实例中，使用后栅工艺(也称作替代多栅工艺)形成栅介电层262、栅极线264、和绝缘封盖膜266。然而，本发明构思不限于此。
根据参照图3A-3R描述的制造集成电路器件的方法，当进行离子注入过程以形成各自具有非常精细的CD的第一阱238和第二阱248时，由于提供基本上竖直地延伸的竖直侧壁轮廓的复合掩模图案232X和242X的使用，可精确地控制第一阱238和第二阱248的位置和尺寸精度。因此，所述方法促进具有通过离子注入过程形成的阱的集成电路的缩小化。
上文中已经参照图1-3R描述了根据本发明构思的制造集成电路器件的方法的实例。然而，本发明构思不限于这些实例，并且在本发明构思的范围内可制造具有各种其它结构的集成电路器件。例如，已经参照图3A-3R描述了制造包括其沟道具有三维结构的FinFET的集成电路器件的方法。然而，本发明构思不限于以上实例。相反，根据本发明构思的制造集成电路器件的方法可类似地用于制造例如包括平面MOSFET的集成电路器件。
图4A显示作为可使用根据本发明构思的制造集成电路器件的方法制造的实例的集成电路器件300的电路图。图4A中所示的电路图为包括六个晶体管的6T SRAM单元。图4B为具有与图4A中所示的电路对应的电路的集成电路器件300的顶视图。
参照图4A，集成电路器件300包括并联连接在电源节点Vcc与接地节点Vss之间的一对变换器(inverter)INV1和INV2、以及连接至变换器INV1的输出节点的第一传输(pass)晶体管PS1和连接至变换器INV2的输出节点的第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可分别连接至位线BL和互补位线/BL。第一传输晶体管PS1的栅极和第二传输晶体管PS2的栅极可各自连接至字线WL。
第一变换器INV1可包括串联连接的第一上拉(pull-up)晶体管PU1和第一下拉(pull-down)晶体管PD1，并且第二变换器INV2可包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可为PMOS晶体管，并且第一下拉晶体管PD1和第二下拉晶体管PD2可为NMOS晶体管。
第一变换器INV1的输入节点连接至第二变换器INV2的输出节点，并且第二变换器INV2的输入节点连接至第一变换器INV1的输出节点，使得第一变换器INV1和第二变换器INV2构成一个锁存电路。
参照图4B，集成电路器件300包括SRAM阵列310，其包括以矩阵排列在基板上的多个SRAM单元(cell)310A、310B、310C、和310D。图4B说明四个SRAM单元310A、310B、310C、和310D，其中各存储器单元包括六个FinFET。SRAM单元310A、310B、310C、和310D各自可具有图4A中所示的电路构造。
SRAM单元310A、310B、310C、和310D各自包括从基板例如图2A-3R中所示的基板110突出并且在一方向(Y方向)上彼此平行地延伸的多个鳍型活性区域FA。
在SRAM单元310A、310B、310C和310D的每一个中，多条栅极线GL可覆盖鳍型活性区域FA的顶部部分并且可跨越鳍型活性区域FA延伸。在SRAM单元310A、310B、310C、310D的每一个中，在鳍型活性区域FA之间的间隔可为恒定的或者可取决于它们的位置而变化。
在SRAM单元310A、310B、310C和310D的每一个中，第一上拉晶体管PU1、第一下拉晶体管PD1、第一传输晶体管PS1、第二上拉晶体管PU2、和第二上拉晶体管PU2可各自被实施为其中栅极线GL与鳍型活性区域FA交叉的FinFET器件。
例如，在SRAM单元310A中，在鳍型活性区域FA与栅极线GL的六个交叉点的每一个处形成晶体管，并且所述晶体管可包括第一传输晶体管PS1、第二传输晶体管PS2、第一下拉晶体管PD1、第二下拉晶体管PD2、第一上拉晶体管PU1、和第二上拉晶体管PU2。
第一上拉晶体管PU1和第二上拉晶体管PU2可各自包括PMOS晶体管，并且第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输晶体管PS1、和第二传输晶体管PS2可各自包括NMOS晶体管。
集成电路器件300可通过关于图1-3R描述的任意方法制造。
虽然已经参照本发明构思的实例具体地显示和描述了本发明构思，但是将理解，在不背离所附权利要求的精神和范围的情况下，可对所公开的实例进行形式和细节上的各种变化。

Claims (17)

1.制造集成电路器件的方法，所述方法包括：
在基板上形成含碳的膜；
在所述含碳的膜上形成含硅的有机抗反射膜，由此在所述基板上形成由所述含碳的膜和所述含硅的有机抗反射膜构成的堆叠掩模结构体；
蚀刻所述含硅的有机抗反射膜，从而形成使所述含碳的膜的选定部分暴露的含硅的有机抗反射图案；
使用所述含硅的有机抗反射图案作为蚀刻掩模蚀刻所述含碳的膜以形成包括含碳的掩模图案和轮廓控制衬料的复合掩模，所述含碳的掩模图案限定贯穿其的开口，所述轮廓控制衬料覆盖所述含碳的掩模图案的界定所述开口的侧表面；和
通过由所述复合掩模限定的多个空间将作为杂质的离子注入到所述基板中，
其中所述含碳的膜包括旋涂硬掩模膜或者无定形碳层，所述旋涂硬掩模膜包括如下有机化合物：所述有机化合物具有基于所述有机化合物的总重量的85重量％-99重量％的碳含量，
其中所述复合掩模的形成包括通过使用包括含硫气体的蚀刻气体对所述含碳的膜进行等离子体蚀刻而形成含碳的掩模图案，和
所述轮廓控制衬料包括在所述含碳的膜的等离子体蚀刻期间得自所述含硫气体的硫。
2.如权利要求1所述的方法，其中所述含硅的有机抗反射膜包括具有10重量％-50重量％的硅含量的交联聚合物。
3.如权利要求1所述的方法，其中所述含硅的有机抗反射图案的形成包括用包含其中x和y各自为1-10的整数并且z为0-10的整数的CxFyHz的气体对所述含硅的有机抗反射膜进行等离子体蚀刻。
4.如权利要求1所述的方法，其中所述含硫气体包括COS、CS2、SO2、或其组合。
5.如权利要求1所述的方法，其中所述蚀刻气体进一步包括O2。
6.如权利要求1所述的方法，其中所述蚀刻气体进一步包括O2，和
在所述含碳的膜的等离子体蚀刻期间，所述含硫气体是以第一流速供应的且所述O2是以等于或大于所述第一流速的第二流速供应的。
7.如权利要求1所述的方法，其中所述复合掩模具有限定所述多个空间的内侧壁表面，和所述内侧壁表面基本上垂直于所述基板的主表面。
8.如权利要求1所述的方法，其进一步包括在已经将所述离子注入到所述基板中之后，使用包括H2SO4的第一蚀刻剂除去所述含硅的有机抗反射图案，和
使用具有与所述第一蚀刻剂的组成不同的组成的第二蚀刻剂除去所述复合掩模。
9.制造集成电路器件的方法，所述方法包括：
在基板的多个活性区域上形成堆叠掩模结构体，所述堆叠掩模结构体包括含碳的膜和含硅的有机抗反射膜；
通过蚀刻所述含硅的有机抗反射膜而形成含硅的有机抗反射图案；
形成包括含碳的掩模图案和轮廓控制衬料的复合掩模，所述含碳的掩模图案限定贯穿其的开口，所述轮廓控制衬料覆盖所述含碳的掩模图案的界定所述开口的侧表面，其中所述复合掩模是通过使用所述含硅的有机抗反射图案作为蚀刻掩模蚀刻所述含碳的膜而形成的；
使用所述复合掩模作为离子注入掩模将作为杂质的离子注入到所述多个活性区域的一些中；和
除去所述含硅的有机抗反射图案和所述复合掩模，
其中所述含碳的膜包括旋涂硬掩模膜或者无定形碳层，所述旋涂硬掩模膜包括如下有机化合物：所述有机化合物具有基于所述有机化合物的总重量的85重量％-99重量％的碳含量，
其中所述复合掩模的形成包括通过使用包括含硫气体的蚀刻气体对所述含碳的膜进行等离子体蚀刻而形成含碳的掩模图案，和
所述轮廓控制衬料包括在所述含碳的膜的等离子体蚀刻期间得自所述含硫气体的硫。
10.如权利要求9所述的方法，其中所述基板具有PMOS晶体管区域和NMOS晶体管区域，
所述复合掩模被形成为覆盖所述PMOS晶体管区域和所述NMOS晶体管区域之一，但是不覆盖所述PMOS晶体管区域和所述NMOS晶体管区域的另一个；和
将所述离子注入到所述PMOS晶体管区域和所述NMOS晶体管区域的所述另一个中。
11.如权利要求9所述的方法，其中所述含碳的膜和所述含硅的有机抗反射膜各自通过旋涂形成。
12.如权利要求9所述的方法，其中所述堆叠掩模结构体的所述含碳的膜的厚度为所述含硅的有机抗反射膜的厚度的5倍-10倍。
13.如权利要求9所述的方法，其中所述含硅的有机抗反射图案和所述复合掩模是通过使用等离子体的干蚀刻过程形成的，和
所述含硅的有机抗反射图案和所述复合掩模是通过湿蚀刻过程除去的。
14.制造集成电路器件的方法，所述方法包括：
形成在第一水平方向上彼此平行地延伸的多个鳍型活性区域，其中所述多个鳍型活性区域是通过蚀刻基板的一部分而形成的；
形成填充在所述多个鳍型活性区域的相邻鳍型活性区域之间的空间的绝缘膜；
在所述绝缘膜和所述多个鳍型活性区域上形成堆叠掩模结构体，其中所述堆叠掩模结构体包括含碳的膜和含硅的有机抗反射膜；
通过蚀刻所述含硅的有机抗反射膜而形成含硅的有机抗反射图案；
形成包括含碳的掩模图案和轮廓控制衬料的复合掩模，所述含碳的掩模图案限定贯穿其的开口，所述轮廓控制衬料覆盖所述含碳的掩模图案的界定所述开口的侧表面，其中所述复合掩模是通过使用所述含硅的有机抗反射图案作为蚀刻掩模蚀刻所述含碳的膜而形成的，和
通过如下在所述多个鳍型活性区域中形成阱：使用所述复合掩模作为离子注入掩模将作为杂质离子的离子注入到所述多个鳍型活性区域的一些中，
其中所述含碳的膜包括旋涂硬掩模膜或者无定形碳层，所述旋涂硬掩模膜包括如下有机化合物：所述有机化合物具有基于所述有机化合物的总重量的85重量％-99重量％的碳含量，
其中所述复合掩模的形成包括通过使用包括含硫气体的蚀刻气体对所述含碳的膜进行等离子体蚀刻而形成含碳的掩模图案，和
所述轮廓控制衬料包括在所述含碳的膜的等离子体蚀刻期间得自所述含硫气体的硫。
15.如权利要求14所述的方法，其中所述复合掩模是通过用包含含硫气体和O2的蚀刻气体蚀刻所述含碳的膜而形成的，并且基于所述蚀刻气体的总体积，以35体积％-50体积％的量包括所述蚀刻气体的所述含硫气体。
16.如权利要求14所述的方法，其进一步包括在已经形成所述阱之后除去所述含硅的有机抗反射图案和所述复合掩模；
除去所述绝缘膜的一部分以形成覆盖所述鳍型活性区域各自的侧壁表面的器件隔离膜和容许所述鳍型活性区域各自的顶部部分突出于所述器件隔离膜上方；
形成覆盖所述鳍型活性区域各自的顶表面和侧壁的栅介电膜；和
在所述栅介电膜上形成栅极线，所述栅极线覆盖所述鳍型活性区域各自的顶部部分。
17.如权利要求16所述的方法，其中所述含硅的有机抗反射图案和所述复合掩模的除去包括：
通过使用第一蚀刻剂进行第一湿蚀刻而除去所述含硅的有机抗反射图案，和
通过使用具有与所述第一蚀刻剂不同的组成的第二蚀刻剂进行第二湿蚀刻而除去所述复合掩模。
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