JP2008160064A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体基板の表面にトレンチによって分離された複数の素子を有する半導体装置の製造方法において、トレンチに埋込部材を埋設した後の埋込部材の表面と素子の表面との段差を小さくすることを可能とする。
【解決手段】半導体装置10のトレンチ22が形成されている側の表面に埋込シリコン25を配置した後、トレンチ22の上方にレジスト28を配置し、埋込シリコン25の上方から埋込シリコン25にイオンを注入する。その後、レジスト28を除去し、ドライエッチングにより埋込シリコン25を除去する。
【選択図】 図3

Description

本発明は、トレンチによって分離された複数の素子を有する半導体装置の製造方法に関する。特に、トレンチに埋込部材を埋め込む際に生じる表面の段差を小さくする技術に関する。
隣り合う素子を分離するトレンチにポリシリコンや絶縁膜等の埋込部材を埋め込むことで、隣り合う素子を互いに絶縁する半導体装置が知られている。トレンチに埋込部材を埋込む方法として、通常、以下の方法が採られている。
まず、トレンチが形成された半導体基板のトレンチに埋込部材を充填する。この際、トレンチのみに埋込部材を充填することは難しいため、トレンチ外(すなわち、素子上)にも埋込部材が配置される。このため、トレンチに埋込部材を充填し終わった状態では、半導体基板の表面全体に埋込部材が配置され、埋込部材の表面は素子の表面より高くなっている。
次に、半導体基板の表面に配置された埋込部材(すなわち、トレンチ上の埋込部材及び素子上の埋込部材の両者)をエッチングし、素子の表面が露出するようにする。このとき、素子の表面を検出した時点でエッチングを終了すると、素子の表面に埋込部材が残ってしまう可能性がある。このため、通常は、素子の表面を検出してからさらに、数秒間オーバーエッチングが行われる。これにより、素子の表面から埋込部材が完全に除去される。
しかしながら、オーバーエッチングを行うと、トレンチの埋込部材までエッチングによって除去されてしまうため、素子の表面と埋込部材の表面との間に段差ができてしまう。埋込部材の表面と素子の表面には、絶縁膜を挟んで電気配線が配設される。この電気配線は、埋込部材の表面と素子の表面にまたがって配設される。そのため、埋込部材の表面と素子の表面との間の段差が大きいと、電気配線の断線等の問題が生じる。
なお、特許文献1には、トレンチに充填された埋込部材の表面を平坦化する半導体装置の製造方法が開示されている(例えば、特許文献1)。しかしながら、特許文献1の技術は、トレンチに充填された埋込部材の中心部にできる窪みを小さくする技術であり、埋込部材の表面と素子の表面との段差を小さくする技術ではない。
特開平11−121605号公報
本発明は上述した事情を鑑みてなされたものであり、その目的は、トレンチ内に充填された埋込部材の表面と素子の表面との段差を抑制することができる半導体装置の製造方法を提供する。
上記課題を解決するために、本発明の半導体装置の製造方法は、トレンチによって分離された複数の素子を有する半導体装置を製造する方法であり、トレンチが形成された半導体基板の表面全体に埋込部材を配置してトレンチ内に埋込部材を充填する工程と、素子上に配置された埋込部材を改質する工程と、改質工程後、トレンチ上に配置された埋込部材と、素子上に配置された埋込部材とを同時にエッチングする工程を含むことを特徴とする。
この製造方法では、素子上に配置された埋込部材が改質されるため、素子上に配置された埋込部材のエッチングレートが、トレンチ上に配置された埋込部材のエッチングレートよりも高くなる。これにより、トレンチ上に配置された埋込部材と素子上の改質された埋込部材とを同時にエッチングすると、素子上に配置された埋込部材は、トレンチ上に配置された埋込部材(即ち、改質されていない埋込部材)よりも早くエッチングされ除去される。そのため、素子の表面が検出された時点では、トレンチ上に配置されている埋込部材は、素子の表面よりも上側に位置することとなる。これにより、素子の表面が検出された時点からさらにエッチング(即ち、オーバーエッチング)しても、トレンチ上に充填された埋込部材の表面と素子の表面との間の段差を小さくすることができる。
なお、半導体基板の表面とは、素子が形成される側の面をいい、素子とは、トレンチによって分離されているそれぞれの領域(素子を構成する領域)をいう。
この製造方法では、埋込部材をポリシリコンとすることができる。かかる場合、改質工程では、ポリシリコンに不純物(例えば、リン、砒素、アルゴン等)を注入することが好ましい。ポリシリコンに不純物を注入することで、ポリシリコンがアモルファス化され、そのエッチングレートを高めることができる。
また、ポリシリコンに不純物を注入する場合、改質しない埋込部材(トレンチ上に配置された埋込部材)の表面にレジストを配置しておくことが好ましい。この構成によれば、改質したいポリシリコンだけに不純物を注入することができる。
また、本発明の半導体装置の製造方法は、トレンチによって分離された複数の素子を有する半導体装置の製造方法であって、トレンチが形成された半導体基板の表面全体に埋込部材を配置してトレンチに埋込部材を充填する工程と、素子上の領域とトレンチ上の領域のうちの一方の領域の埋込部材に前処理を施す前処理工程と、前処理工程後に、トレンチ上に配置された埋込部材と素子上に配置された埋込部材とを同時にエッチングする工程と、を含むことを特徴とする。
この半導体装置の製造方法では、トレンチ上に配置された埋込部材と素子上に配置された埋込部材とを同時にエッチングする前に、素子上の領域とトレンチ上の領域のうちの一方の領域の埋込部材に前処理を施す。これにより、オーバーエッチングしても、トレンチ上に充填された埋込部材の表面と素子の表面との間の段差が小さくなるように前処理しておくことができる。
この半導体装置の製造方法では、前処理工程が、トレンチ上に配置された埋込部材の表面を被覆して素子上に配置された埋込部材の表面を露出させるマスクを形成する工程と、マスクで覆われていない埋込部材の表面から中間深さに至るまで埋込部材の一部をエッチングする工程とを備えていてもよい。
この構成よれば、トレンチ上に配置された埋込部材と素子上に配置された埋込部材を同時にエッチングする工程前に、トレンチ上に配置された埋込部材の表面が素子上に配置された埋込部材の表面より上方に位置する。これにより、オーバーエッチングしても、トレンチ上に充填された埋込部材の表面と素子の表面との間の段差を小さくすることができる。
また、この半導体装置の製造方法では、前処理工程が、トレンチ上に配置された埋込部材の表面を被覆して素子上に配置された埋込部材の表面を露出させるマスクを形成する工程と、マスクで覆われていない埋込部材の表面を酸化させて素子上に配置された埋込部材の表面に酸化膜を形成する工程と、その酸化膜をエッチングする工程を備えていてもよい。
この構成によれば、素子上に配置された埋込部材の表面から中間深さに至るまでの埋込部材の表面を容易にエッチングすることができる。
本発明によると、トレンチ上に充填された埋込部材の表面と素子の表面との間の段差を小さくすることができる。埋込部材の表面と素子の表面にまたがって電気配線を配設しても、電気配線に不要に応力がかからない。そのため、電気配線の断線を防止することができる。
下記の実施例に記載の技術の主要な特徴について列記する。
(形態1) トレンチに埋込部材を充填する工程では、最初にリンドープシリコンを配置し、次に、リンドープシリコン上にノンドープシリコンを配置する。
(形態2) 埋込部材をエッチングする工程は、ケミカルドライエッチング法を用いる。
本発明を具現化した一実施例に係る半導体装置の製造方法を図面を参照して説明する。図1〜6は半導体装置10の一部を示す縦断面図であり、半導体装置10のトレンチに埋込部材を埋め込む際の各工程を模式的に示している。なお、本実施例では、半導体装置10が製造途中の場合にも半導体装置10と記述する。
図1には、半導体装置10のシリコン基板12の上面(図1に示す上側の面)に溝状のトレンチ22が形成された状態が示されている。シリコン基板12の上面は、酸化膜14で覆われている。酸化膜14の上面(図1の上側の面)には、シリコンを材料とする素子16が複数個配設されている。素子16は、活性層18と、活性層18の表面を覆うシリコン酸化膜20と、酸化膜20の最上面のシリコン窒化膜30で構成されている。隣り合う素子16の間にはトレンチ22が形成されている。これによって、隣り合う素子16の各側面16aは、トレンチ22を挟んで対向している。なお、本明細書中、素子16の表面とは、シリコン窒化膜30の上面のことをいう。
(埋込部材を配置する工程)
まず、図1に示す半導体装置10(半導体基板)に、半導体装置10の表面(図1の上側)から、リンドープ多結晶シリコンからなる第1ポリシリコン膜24を被膜する。第1ポリシリコン膜24は、化学気相成長法(以下、CVD法ともいう)によって、所定の膜厚に形成される。図2に示すように、第1ポリシリコン膜24は、素子16の表面に被膜され、トレンチ22の側面(素子16の側面16a)にも被膜される。
次に、第1ポリシリコン膜24の表面に、ノンドープ多結晶シリコンからなる第2ポリシリコン膜26を被膜する。第2ポリシリコン膜26は、第1ポリシリコン膜24と同様、CVD法によって形成される。第2ポリシリコン膜26は、トレンチ22の側面に被膜している第1ポリシリコン膜24上に被膜することで、トレンチ22内で対向する第1ポリシリコン膜24の間の隙間に充填されている。これによって、トレンチ22内には、第1ポリシリコン膜24及び第2ポリシリコン膜26が埋め込まれる。なお、本実施例では、第1ポリシリコン膜24と第2ポリシリコン膜26を合わせて、埋込シリコン25と称することがある。
(埋込部材を改質する工程)
図2に示す半導体装置10の第2ポリシリコン膜26の表面(図2の上側)にフォトレジストを塗布し、トレンチ22の経路に沿ったレジストパターンが残るように現像処理を行う。図3には、トレンチ22の上方にレジスト28が配置された半導体装置10を示している。レジスト28の幅(図3の左右方向の幅)はトレンチ22の幅と略同一であり、レジスト28はトレンチ22の経路に沿って配置されている。
次に、図3の半導体装置10の表面側(図3の上方)より埋込シリコン25にリンイオンを注入する。なお、注入するイオンとしては、リンイオン以外にも、砒素イオン又はアルゴンイオン等を用いることができる。リンイオンの注入は、リンイオンを電気的に加速し、埋込シリコン25の表面側(図3の上方)から埋込シリコン25に向かって打ち込むことによって行われる。この際、レジスト28が配置された領域(トレンチ22の上方)には、レジスト28によってイオン注入されることが防止される。これにより、上方にレジスト28が配置されていない領域(すなわち、素子16上の埋込シリコン25)にのみイオンが注入され、素子16上の埋込シリコン25が改質されてアモルファス化する。一方で、上方にレジスト28が配置されている領域(すなわち、トレンチ22の上方の埋込シリコン25)にはイオンが注入されず、トレンチ22の上方の埋込シリコン25は改質されない。イオンの注入が終わると、酸素プラズマを用いてレジスト28を灰化処理して除去する。なお、素子16上の埋込シリコン25にのみリンイオンが注入されるため、トレンチ22内に埋め込まれた埋込シリコン25が隣り合う素子16同士を絶縁するのに必要な特性には影響はない。
(エッチングする工程)
次に、レジスト28を除去した半導体装置10から不要な埋込シリコン25を除去する。埋込シリコン25の除去は、埋込シリコン25の表面側(図3の上方)からケミカルドライエッチングによって除去する。エッチング処理を開始すると、まず、素子16上の第2ポリシリコン膜26が除去され、第1ポリシリコン膜24が表面に露出する。続いて、第1ポリシリコン膜24と第2ポリシリコン膜26のエッチングが同時に進行し、素子16上の第1ポリシリコン膜24が除去される。素子16上の第1ポリシリコン膜24が除去されると、素子16上に配置されている窒化膜30が表面に露出する。表面に露出した窒化膜30は検出装置(図示省略)により検出され、その検出された時点から所定の時間(例えば、数秒間)だけ経過したときにエッチング処理が終了する。
図4は、検出装置により窒化膜30が検出された時点の半導体装置10の状態を示している。イオン注入された埋込シリコン25は、イオン注入がされていない埋込シリコン25よりも、エッチングレートが高くなっている。すなわち、トレンチ22の上方に位置する埋込シリコン25は、素子16上に配置された埋込シリコン25よりもエッチング速度が遅い。そのため、図4に示すように、トレンチ22の上方の埋込シリコン25の表面25aは、窒化膜30の上面よりも高くなっている。また、第1ポリシリコン膜24は、第2ポリシリコン膜26よりエッチングレートが高いため、埋込シリコン25のトレンチ中央部の窪みが減少している。窪みが減少する理由等は、特許文献1の段落[0029]〜[0031]に詳しく記載されているため、ここでは、その説明を省略する。
なお、窒化膜30が検出された時点では、窒化膜30上に第1ポリシリコン膜24の一部が残存している可能性がある。したがって、窒化膜30が検出されてから所定の時間だけオーバーエッチングを行うことで、窒化膜30上に残存している第1ポリシリコン膜24を除去される。
図5には、オーバーエッチング後の半導体装置10が示されている。上述したように、トレンチ22上の埋込シリコン25はイオン注入がされていないため、窒化膜30が検出された時点では、埋め込みシリコン25の表面25aが窒化膜30の表面よりも高くなっている(図4参照)。このため、図5に示すように、エッチング終了後の半導体装置10は、オーバーエッチング後であっても、埋込シリコン25の表面25aは、窒化膜30の上面と略一致するか、窒化膜30の上面よりも若干下側に位置する程度となる。これにより、埋込シリコン25の表面25aと窒化膜30の上面との段差が小さくなり、両者にまたがる電気配線が断線することを防止することができる。
一方、従来のように埋込シリコン25を改質しない場合は、トレンチ22の上方の埋込シリコン25は、その他に位置する埋込シリコン25と同じエッチングレートでエッチングされていく。したがって、窒化膜30が検出された時点では、トレンチ22の上方の埋込シリコン25の表面25aは、窒化膜30の上面と略同一の高さとなる。したがって、オーバーエッチングすると、トレンチ22内に埋め込まれている埋込シリコン25までエッチングが進行してしまう。そのため、オーバーエッチング終了後のトレンチ22内の埋込シリコン25の表面25aは、窒化膜30の上面よりも下側に位置する。これにより、埋込シリコン25の表面25aと窒化膜30の上面との段差が大きくなってしまう。
エッチング工程が終了すると、埋込シリコン25の表面25aを酸化する。その後、窒化膜30の除去工程、絶縁膜形成工程、配線工程等を経て、図6に示す半導体装置10が作製される。図6に示す状態では、埋込シリコン25の表面25aには、酸化膜32が形成されている。酸化膜32の表面と素子16の表面には、絶縁膜34が配置されており、絶縁膜34には、電気配線36が埋設されている。電気配線36は、素子16の上面と酸化膜32の表面にまたがって配線されている。酸化膜32の表面と素子16の上面には、段差がほとんどないため、電気配線36は、段差によって湾曲し不要な応力がかかって断線する心配がない。
上述した実施例では、素子16上の埋込シリコン25のみにイオン注入がされているため、オーバーエッチング後の埋込シリコン25の表面と素子16の表面との段差を小さくすることができる。また、埋込シリコン25を2種類のポリシリコン膜24、26で構成するため、オーバーエッチング後の埋込シリコン25の中央の窪みを小さくすることができる。これらによって、オーバーエッチング後の埋込シリコン25の表面が平坦化され、その後に配される電気配線36の断線等を好適に防止することができる。
なお、本実施例では、埋込シリコン25として、リンドープ多結晶シリコンの第1ポリシリコン膜24と、ノンドープ多結晶シリコンの第2ポリシリコン膜26を用いている。しかしながら、埋込シリコン25には、単一の多結晶シリコンを用いてもよい。
また、埋込シリコン25をエッチングする工程では、ケミカルドライエッチング法を用いたが、ウェットエッチング法を用いることもできる。ウェットエッチング法を用いても、イオン注入された埋込シリコン25のエッチングレートは高くなり、ドライエッチング法を用いる場合と同様の効果が得られる。
また、埋込シリコン25には、リンを膜中に含んでいるシリコンの酸化膜(いわゆるPSG膜)等を用いてもよい。PSG膜を用いても、リン、砒素等のイオンを注入することで、イオンが注入されていないPSG膜よりもエッチングレートを高くすることができる。PSG膜を用いる場合、ドライエッチング法を用いてエッチングすることが好ましい。
(その他の実施例)
その他の実施例の半導体装置の製造方法を図面を参照して説明する。図7〜12は、半導体装置10の一部を示す縦断面図であり、半導体装置10のトレンチに埋込部材を埋め込む際の各工程を模式的に示している。なお、半導体装置10が製造途中の場合にも半導体装置10と記述する。本実施例の製造方法は、図1に示す半導体装置10を用いて実施する。
まず、図1に示す半導体装置10(半導体基板)に、半導体装置10の表面(図1の上側)から、ポリシリコン製の埋込シリコン50を被膜する。埋込シリコン50の素子16上の厚みは、例えば1.8μmである。図7に示すように、埋込シリコン50は、素子16の表面に被膜される。また、埋込シリコン50は、トレンチ22内に埋め込まれる。埋込シリコン50は、図2に示すように、リンドープ多結晶シリコンからなる第1ポリシリコン膜とノンドープ多結晶シリコンからなる第2ポリシリコン膜の2層構造であってもよい。
図7に示す半導体装置10の埋込シリコン50の表面(図7の上側)にシリコン窒化膜52を形成し、トレンチ22の上方にのみ窒化膜52が残るようにパターニングを実施する。図8には、トレンチ22の上方のみに窒化膜52が配置された半導体装置10を示している。窒化膜52の幅(図8の左右方向の幅)はトレンチ22の幅と略同一である。窒化膜52はトレンチ22の経路に沿って配置されている。
次に、図8の半導体装置10の表面側(図8の上方)から埋込シリコン50を酸化させる。素子16上の埋込シリコン50は、埋込シリコン50の上面から約0.3μmの厚みまで酸化される。このとき、トレンチ22の上方の窒化膜52がレジストとなって、トレンチ22の上方の埋込シリコン50が酸化されるのを防止する。図9に示すように、素子16の上方の埋込シリコン50の表面が酸化され、酸化膜54が形成される。酸化膜54の膜厚は、酸化された埋込シリコン50の膜厚(約0.3μm)のおよそ1.5倍から2倍程度となる。
次に、半導体装置10から不要な埋込シリコン50を除去する。まず、酸化膜54をウェットエッチングにより除去する。続いて、トレンチ22上の窒化膜52をドライエッチングによって除去する。図10には、酸化膜54と窒化膜52が除去された半導体装置10を示す。このとき、トレンチ22上の埋込シリコン50の厚みは、素子16上の埋込シリコン50の厚みよりも厚くなる。
図10に示す半導体装置10から不要な埋込シリコン50を除去する。埋込シリコン50の除去は、埋込シリコン50の表面側(図10の上方)からトレンチ22上の埋込シリコン50と素子16上の埋込シリコン50を同時にドライエッチングによって除去する。素子16上の埋込シリコン50が除去されると、素子16上に配置されている窒化膜30が表面に露出する。表面に露出した窒化膜30は検出装置(図示省略)により検出され、その検出された時点から所定の時間(例えば、数秒間)だけ経過したときにエッチング処理が終了する。
図11は、検出装置により窒化膜30が検出された時点の半導体装置10の状態を示している。窒化膜30が検出された時点では、トレンチ22上の埋込シリコン50の表面が窒化膜30の表面よりも高くなっている。窒化膜30が検出された時点では、窒化膜30上に埋込シリコン50の一部が残存している可能性がある。したがって、窒化膜30が検出されてから所定の時間だけオーバーエッチングを行うことで、窒化膜30上に残存している埋込シリコン50を除去する。
図12には、オーバーエッチング後の半導体装置10が示されている。半導体装置10は、オーバーエッチング後であっても、埋込シリコン50の表面50aは、窒化膜30の上面と略一致するか、窒化膜30の上面よりも若干下側に位置する程度となる。これにより、埋込シリコン50の表面50aと素子16の上面との段差が小さくなり、両者にまたがる電気配線が断線することを防止することができる。
エッチング工程が終了すると、埋込シリコン50の表面50aを酸化する。その後、窒化膜30の除去工程、絶縁膜形成工程、電気配線の配線工程等を経て、半導体装置10が作製される。電気配線は、素子16の上面と埋込シリコン50の表面50aに形成された酸化膜にまたがって配設される。素子16の上面と埋込シリコン50の酸化膜の表面には段差がほとんどない。そのため、電気配線は、段差によって湾曲し不要な応力がかかって断線する心配がない。
その他の実施例の半導体装置10の製造方法の変形例を図面を参照して説明する。図13〜14は、半導体装置10の一部を示す縦断面図であり、半導体装置10のトレンチに埋込部材を埋め込む際の各工程を模式的に示している。なお、半導体装置10が製造途中の場合にも半導体装置10と記述する。
図7に示す半導体装置10の埋込シリコン50の表面にフォトレジストを塗布し、トレンチ22の経路に沿ったレジストパターンが残るように現像処理を行う。図13には、トレンチ22の上方にレジスト62が配置された半導体装置10が示されている。レジスト62の幅(図3の左右方向の幅)はトレンチ22の幅と略同一である。レジスト62はトレンチ22の経路に沿って配置されている。
次に、図13の半導体装置10から不要な埋込シリコン50を除去する。まず、トレンチ22の上方にレジスト62が配置された状態でドライエッチングを行う。トレンチ22の上方の埋込シリコン50は、レジスト62によってエッチングが防止される。一方、素子16上の埋込シリコン50は、エッチングにより除去される。図14に示すように、レジスト62を配置した状態でのエッチングは、素子16上の埋込シリコン50の膜厚が約1.5μmとなるまで実施される。
レジスト62を配置した状態でのエッチングが終了すると、レジスト62を除去する。例えば、酸素プラズマを用いてレジスト62を灰化処理して除去する。レジスト62を除去した半導体装置10は、図10に示す状態となる。以下、上記したその他の実施例と同様の処理を行い、図6に示す半導体装置10を作製する。
この製造方法によっても、埋込シリコン50の表面50aと素子16の上面との段差が小さくなり、両者にまたがる電気配線が断線することを防止することができる。
半導体装置の製造方法では、トレンチに埋込シリコンを埋め込み、不要な埋込シリコンを除去した後、トレンチに埋め込まれた埋込シリコンの表面を酸化させる。図15は、半導体装置10において、トレンチ22に埋め込まれた埋込シリコン70の表面を酸化させた後の埋込シリコン70の表面近傍を拡大した断面図である。図15では、埋込シリコン70の表面が素子16の上面よりも下側に位置し、埋込シリコン70の表面と素子16の上面との段差が大きい場合の半導体装置10を示す。埋込シリコン70の表面を酸化する工程では、素子16の側面16aに沿った埋込シリコン70の表面は、トレンチ22の中央の埋込シリコン70の表面よりも酸化の進行が遅い。その結果、埋込シリコン70の表面に形成された酸化膜72の膜厚は、その中央部72aで厚くなり、その端部72bで薄くなる。その結果、端部72bの表面は、中央部72aの表面よりも下側に位置する。また、端部72bの表面は、素子16の表面よりも下方に位置する。即ち、酸化膜72は、中央部72aと素子16との間で端部72bが窪んだ状態となる。この状態で、素子16の上面と埋込シリコン70の酸化膜72にまたがって電気配線が配線されると、端部72bに形成された窪みによって、電気配線が湾曲し不要な応力がかかって断線する虞がある。
一方、上記した半導体装置の製造方法では、トレンチ22に埋め込まれた埋込シリコン25,50の表面と素子16の上面との段差が小さい。そのため、埋込シリコン25,50の表面に形成された酸化膜の端部の表面と素子16の上面との段差が小さい。したがって、酸化膜の端部に窪みが形成されることがなく、素子16の上面と埋込シリコン25,50の酸化膜にまたがって配設される電気配線に不要な応力がかかることを抑制することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、素子上に配置された埋込部材の表面にマスクを形成して、トレンチ上に配置された埋込部材に前処理を施してもよい。この場合、トレンチ上に配置された埋込部材を、エッチング耐性が高くなるように改質する。あるいは、トレンチ上に配置された埋込部材の表面にエッチング耐性の高い材料を配置してもよい。この構成によっても、オーバーエッチング後に、トレンチ内の埋込部材の表面が、素子の上面と略一致するか、素子の上面よりも若干下側に位置する程度となる。これにより、埋込部材の表面と素子の上面との段差が小さくなり、両者にまたがる電気配線が断線することを防止することができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は、複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
本実施例の半導体装置の製造方法を説明するための図であり、埋込部材を配置する工程前の半導体装置の一部縦断面図。 同、埋込部材を配置する工程後の半導体装置の一部縦断面図。 同、埋込部材を改質する工程を行っているときの半導体装置の一部縦断面図。 同、埋込部材をエッチングする工程途中の半導体装置の一部縦断面図。 同、埋込部材をエッチングする工程後の半導体装置の一部縦断面図。 同、全工程終了後の半導体装置の一部縦断面図。 その他の実施例の半導体装置の製造方法を説明するための図であり、埋込部材を配置する工程後の半導体装置の一部縦断面図。 同、埋込部材の表面に窒化膜を配置した半導体装置の一部縦断面図。 同、埋込部材を酸化する工程後の半導体装置の一部縦断面図。 同、埋込部材の酸化膜と窒化膜を除去した後の半導体装置の一部縦断面図。 同、埋込部材をエッチングする工程途中の半導体装置の一部縦断面図。 同、埋込部材をエッチングする工程後の半導体装置の一部縦断面図。 その他の実施例の変形例を説明するための図であり、埋込部材の表面にレジストを配置した半導体装置の一部縦断面図。 同、埋込部材をエッチングする工程途中の半導体装置の一部縦断面図。 トレンチに埋め込まれた埋込部材の表面近傍を拡大した半導体装置の一部縦断面図。
符号の説明
10:半導体装置
12:シリコン基板
14:酸化膜
16:素子
18:活性層
20:酸化膜
22:トレンチ
24:第1ポリシリコン膜
25:埋込シリコン
26:第2ポリシリコン膜
28:レジスト
30:窒化膜
32:酸化膜
34:絶縁膜
36:電気配線

Claims (6)

  1. トレンチによって分離された複数の素子を有する半導体装置の製造方法であって、
    トレンチが形成された半導体基板の表面全体に埋込部材を配置してトレンチに埋込部材を充填する工程と、
    素子上に配置された埋込部材を改質する工程と、
    改質工程後、トレンチ上に配置された埋込部材と、素子上に配置された埋込部材とを同時にエッチングする工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記埋込部材はポリシリコンであり、
    前記改質工程では、ポリシリコンに不純物を注入することを特徴とする請求項1の半導体装置の製造方法。
  3. 前記改質工程は、トレンチ上に配置された埋込部材の表面にレジストを配置した状態で行われることを特徴とする請求項2の半導体装置の製造方法。
  4. トレンチによって分離された複数の素子を有する半導体装置の製造方法であって、
    トレンチが形成された半導体基板の表面全体に埋込部材を配置してトレンチに埋込部材を充填する工程と、
    素子上の領域とトレンチ上の領域のうちの一方の領域の埋込部材に前処理を施す前処理工程と、
    前処理工程後に、トレンチ上に配置された埋込部材と、素子上に配置された埋込部材とを同時にエッチングする工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 前記前処理工程が、
    トレンチ上に配置された埋込部材の表面を被覆して素子上に配置された埋込部材の表面を露出させるマスクを形成する工程と、
    マスクで覆われていない埋込部材の表面から中間深さに至るまで埋込部材の一部をエッチングする工程と、
    を備えていることを特徴とする請求項4に記載の半導体装置の製造方法。
  6. 前記前処理工程が、
    トレンチ上に配置された埋込部材の表面を被覆して素子上に配置された埋込部材の表面を露出させるマスクを形成する工程と、
    マスクで覆われていない埋込部材の表面を酸化させて素子上に配置された埋込部材の表面に酸化膜を形成する工程と、
    その酸化膜をエッチングする工程と、
    を備えていることを特徴とする請求項4に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017537455A (ja) * 2014-09-12 2017-12-14 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 注入を用いた流動性膜特性のチューニング

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