JPH09172152A - 半導体不揮発性メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、ストリンガー残やフィールド酸
化膜の掘れを解決する半導体不揮発性メモリ装置の製造
方法を提供することをその目的とする。 【解決手段】 半導体基板１上にゲート酸化膜３を介し
て浮遊ゲートとなる第１ポリシリコン膜４を形成すると
ともに、浮遊ゲート分離溝４ａを形成する工程と、第１
ポリシリコン膜４の表面を絶縁膜５で覆う工程と、絶縁
膜５上に第２ポリシリコン膜６を厚く形成した後、浮遊
ゲート分離溝４ａに埋め込み膜が残るように、絶縁膜５
をエッチングのストッパーとして第２ポリシリコン膜６
をエッチングする工程と、表面に露出した絶縁膜５をエ
ッチングで除去した後、層間絶縁膜７を形成し、層間絶
縁膜７上に第３ポリシリコン膜８を形成する工程と、２
層ポリシリコンスタックゲートのレジストパターニング
後、第３ポリシリコン膜８をエッチングし、層間絶縁膜
７及び第１ポリシリコン膜４の分離溝４ａ側壁に残って
いる絶縁膜５をエッチングし、後第１ポリシリコン膜４
をエッチングする工程と、からなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体不揮発メ
モリ装置の製造方法に関する。

【０００２】

【従来の技術】従来、浮遊ゲートに電荷を蓄積させるこ
とにより、データの消滅をなくした半導体不揮発性メモ
リ装置としては、例えば、図３の平面図に示すように、
２層ポリシリコンのスタックゲート構造のものが知られ
ている。この構造は、シリコン半導体基板１上に形成さ
れた素子分離領域としてのフィールド酸化膜２によって
メモリ素子間が分離され、チャネルを挟んで、ソースラ
イン１０、ドレインライン２０が設けられている。チャ
ネル上にはゲート絶縁膜を介して第１ポリシリコン膜か
らなる浮遊ゲートが設けられ、この第１ポリシリコン膜
上を層間絶縁膜を介して第２ポリシリコンか膜らなるワ
ードライン（制御ゲート）１１が設けられている。ま
た、第１ポリシリコン膜は、フィールド酸化膜２上の一
部が溝状に露出するようにエッチング除去され、浮遊ゲ
ート分離溝４ａが形成され、この浮遊ゲート分離溝４ａ
により、浮遊ゲートは隣接するメモリ素子との間で分離
されている。

【０００３】上記したように、浮遊ゲートが分離溝４ａ
により分離されているため、この部分の段差による制御
ゲートとなる第２ポリシリコン層の断線の発生や、制御
ゲートと浮遊ゲート間のリーク防止を目的として、従来
の装置においては、浮遊ゲート分離溝部４ａがポリシリ
コンで埋め込まれている。

【０００４】従来の方法では、メモリの制御ゲートをエ
ッチングする前では、図３におけるＡ−Ａ’線の断面部
分は、図４（ａ）のような構造になっている。すなわ
ち、半導体基板１上に、周知の方法でフィールド酸化膜
２、ゲート酸化膜３が形成され、浮遊ゲートとなる第１
ポリシリコン膜４が堆積され、この第１ポリシリコン膜
４にエッチングを施し、浮遊ゲート分離溝４ａが形成さ
れている。その後、浮遊ゲートとなる第１ポリシリコン
膜４上が絶縁膜（ポリ−ポリ層間絶縁膜）１５で覆わ
れ、この絶縁膜１５上に第２ポリシリコン膜１６が浮遊
ゲート溝４ａを埋め込んだ状態で設けられている。この
状態から２層ポリシリコンスタックゲートとして制御ゲ
ートを形成するために第２ポリシリコン膜１６をエッチ
ングすると、図３におけるＡ−Ａ’線の断面部分はレジ
ストマスクで覆われていないため、まず、第２ポリシリ
コン膜１６のエッチング処理によって、絶縁膜１５及び
浮遊ゲート溝４ａ上の第２ポリシリコン１６が除去さ
れ、図４（ｂ）に示す状態になる。この時、浮遊ゲート
分離溝４ａの側壁に第２ポリシリコン膜１６が一部残さ
れ、残渣１６ａとして浮遊ゲート４ａの側壁に付着して
いる。

【０００５】次に、絶縁膜エッチング処理によって、絶
縁膜１５を除去する。この絶縁膜１５のエッチング量が
十分でない場合は、図４（ｃ）に示した状態のように、
浮遊ゲート分離溝４ａの側壁に第２ポリシリコン膜の残
渣１６ａとともに絶縁膜１５の一部が残る。このような
状態の場合、次のポリシリコンエッチングを施した場
合、図４（ｄ）に示すようにポリ−ポリ層間絶縁膜１５
の残渣１５ａが浮遊ゲートの分離溝４ａの側壁があった
場所に残される。これはストリンガーとよばれている。
このストリンガー１５ａは下地段差として配線工程に影
響をおよぼし、例えば、ストリンガー１５ａの上を横切
る配線メタルの断線を引き起こす等、信頼性上の不具合
が懸念される。

【０００６】さらに、３層ポリシリコンプロセスでは、
後の工程における周辺トランジスタのゲート電極形成の
ための第３ポリシリコン膜のエッチング時に、図４
（ｅ）に示すように、ストリンガー１５ａの側壁にポリ
シリコン膜１６が残り易くなり、メモリのリテンション
不良の原因となるなどの問題がある。

【０００７】上記の問題点を解決するために、上記絶縁
膜エッチング処理時に、浮遊ゲート分離溝４ａの側壁に
絶縁膜を残さないように、エッチング量を多くした場合
には、図５（ａ）に示すように、浮遊ゲート分離溝４ａ
の下部のフィールド酸化膜２も深くエッチングされ、溝
２ｂが形成された状態となる。このため、メモリのソー
ス・ドレインを形成するためのイオン注入時において、
図５（ｂ）に示すように、例えば、Ａｓなどイオン注入
種が上記フィールド酸化膜２を突き抜けてしまい、隣合
ったメモリ拡散領域の間でリークが発生することが懸念
される。

【０００８】更に、従来の方法では、メモリのスタック
ゲートエッチング直前では、図３におけるＢ−Ｂ’断面
部分は、図６（ａ）のような構造になっている。すなわ
ち、半導体基板１上に形成されたゲート酸化膜３上に浮
遊ゲートとなる第１ポリシリコン膜４が堆積され、浮遊
ゲート分離溝４ａが形成されている。そして、浮遊ゲー
ト上が絶縁膜１５で覆われ、この絶縁膜１５上に第２ポ
リシリコン膜１６が設けられている。この状態から、ワ
ードライン（制御ゲート）のレジストパターンを形成
後、スタックゲートのエッチングを行う。この部分は最
初のポリシリコンエッチング工程で、第２ポリシリコン
１６が除去され、図６（ｂ）に示すような状態になり、
次の絶縁膜エッチング工程において、図６（ｃ）に示す
ように、浮遊ゲート分離溝４ａ下のゲート酸化膜３もエ
ッチングされてしまう。その結果、次のポリシリコンエ
ッチング工程において、図６（ｄ）に示すように、浮遊
ゲート分離溝４ａ下で半導体基板１が深くエッチングさ
れ、溝１ａが形成される。この基板掘れによって、ソー
ス拡散抵抗の上昇が起こり、メモリ特性のばらつきをも
たらす。また、エッチングのダメージにより、半導体基
板の結晶欠陥に起因するリークの発生も懸念される。

【０００９】上述の問題点を解決する方法として、これ
までに、以下に挙げる方法が提案されている。

【００１０】まず、第１は、図７（ａ）に示すように、
浮遊ゲートの分離溝４ａを酸化膜１８で埋め込んだ後、
ポリ−ポリ層間絶縁膜１５及び第２ポリシリコン膜１６
を形成する方法、或いは、図７（ｂ）に示すように、ポ
リ−ポリ層間絶縁膜１５を形成後、酸化膜１８を埋め込
み、その後に第２ポリシリコン膜１６を形成する方法で
ある。

【００１１】いづれの方法も、浮遊ゲートの分離溝４ａ
が、酸化膜１８で埋め込まれているため、ストリンガー
が残らない構造であり、また、ワードライン以外の埋込
酸化膜１８を完全に除去するために、酸化膜のエッチン
グを十分に行っても、フィールド酸化膜２が深く掘れる
ことはない。

【００１２】しかしながら、この方法では、埋め込み絶
縁膜１８は酸化膜を堆積し、これをエッチバックするこ
とによって形成されるため、エッチバックの処理中に、
図７（ａ）の方法では、第１ポリシリコン膜４の表面が
プラズマに曝され、ダメージを受ける。そのため、その
第１ポリシリコン膜４上に形成された、ポリ−ポリ層間
絶縁膜１５の信頼性不良が懸念される。

【００１３】また、図７（ｂ）方法では、ポリ−ポリ層
間絶縁膜１５そのものがプラズマに曝されダメージを受
けるので、ポリ−ポリ層間絶縁膜１５の信頼性不良が懸
念される。

【００１４】次に挙げる方法は、図８に示すように、第
２ポリシリコン膜１６を厚く堆積することによって、浮
遊ゲート分離溝４ａを第２ポリシリコン膜１６で埋め込
む方法である。この方法を用いれば、スタックゲート
（ワードライン）形成のための、最初のポリシリコンエ
ッチング時に、浮遊ゲート分離溝４ａに第２ポリシリコ
ン膜が１６エッチングされずに残る。この第２ポリシリ
コン膜１６の残膜がマスクとなって、次の絶縁膜エッチ
ング時に、浮遊ゲート分離溝４ａ下のフィールド酸化膜
２がエッチングされるのを防ぎつつ、浮遊ゲート分離溝
４ａ側壁のポリ−ポリ層間絶縁膜１５を十分に除去する
ことが可能となる。また、図３のＢ−Ｂ’線断面部分に
おいても、浮遊ゲート分離溝４ａに残った第２ポリシリ
コン膜がマスクとなって、浮遊ゲート分離溝４ａ下の基
板１が掘れるのを防ぐことが可能となる。

【００１５】しかしながら、この方法は、第２ポリシリ
コン膜１６をかなり厚く堆積せねば浮遊ゲート分離溝４
ａを埋め込むことはできず、そのためにスタックゲート
の高さが高くなり、配線工程での下地段差が大きくなる
ため、層間絶縁膜のカバレッジ低下、リソグラフィー工
程のフォーカスマージン低下等の不具合が生じる。

【００１６】スタックゲートの段差を低くするために
は、第２ポリシリコン膜１６を適正な厚さになるように
エッチバックする方法もあるが、第２ポリシリコン膜１
６の膜厚制御が難しく、制御ゲートの膜厚のばらつきに
よって、抵抗のばらつきを生じる。

【００１７】この問題を解決する方法として、図９に示
すように、第２ポリシリコン膜１６をエッチバックした
後、制御ゲートを高融点金属またはそのシリサイド１７
とポリシリコンの複合構造とすることによって、膜厚不
均一による抵抗のばらつきを制御する方法がある。

【００１８】しかしながら、この方法によっても、ワー
ドライン（制御ゲート）の段差のばらつきは解決でき
ず、配線工程におけるプロセス制御性を悪くするという
問題点が残る。

【００１９】次に挙げる方法は、図１０（ａ）に示すよ
うに、第２ポリシリコン膜を堆積した後、浮遊ゲート分
離溝４ａの上にできる凹み１８に絶縁膜を埋め込む方法
である。この方法によれば、図１０（ｂ）に示すよう
に、前述した不具合を解決して浮遊ゲート分離溝４ａに
ポリシリコン膜１６を残すことができるので、ポリ−ポ
リ層間絶縁膜１５をエッチングするときに十分にエッチ
ングしてもフィールド酸化膜２がエッチングされるのを
防ぐことができる。

【００２０】しかしながら、素子の微細化が進むに従っ
て、図１０（ｃ）に示すように、浮遊ゲート分離溝４ａ
の上にできる凹み１８と、フィールド酸化膜２の段差に
よって、浮遊ゲート４の上部にできる凹み１９の形状の
差が無くなり、浮遊ゲート分離溝４ａの上部のみに選択
的に絶縁膜を残すことは難しい。浮遊ゲートの上部に絶
縁膜が残った場合、図１０（ｄ）に示すように、ワード
ライン（制御ゲート）間で浮遊ゲートがショートし、さ
らにソースラインが断線するという不具合が生じる。

【００２１】

【発明が解決しようとする課題】この発明は、上記不具
合を持った４つの方法とは異なる方法で、ストリンガー
残やフィールド酸化膜の掘れを解決する半導体不揮発性
メモリ装置の製造方法を提供することをその目的とす
る。

【００２２】

【課題を解決するための手段】この発明の半導体不揮発
性メモリ装置の製造方法は、半導体基板上に素子分離領
域を形成後、この基板上にゲート酸化膜を介して浮遊ゲ
ートとなる第１ポリシリコン膜を形成するとともに、隣
接したメモリ素子間を分離するために上記素子分離領域
上の一部が溝状に露出するように第１ポリシリコン膜を
エッチングして浮遊ゲート分離溝部を形成する工程と、
上記第１ポリシリコン膜の表面を絶縁膜で覆う工程と、
上記絶縁膜上に第２ポリシリコン膜を厚く形成した後、
上記浮遊ゲート分離溝部に埋め込み膜が残るように、上
記第１ポリシリコン膜の表面を覆った絶縁膜をエッチン
グのストッパーとして第２ポリシリコン膜をエッチング
する工程と、表面に露出した絶縁膜をウェットエッチン
グで除去した後、層間絶縁膜を形成し、この層間絶縁膜
上に制御ゲート形成用の第３ポリシリコン膜を形成する
工程と、２層ポリシリコンスタックゲートのレジストパ
ターニング後、第３ポリシリコン膜をエッチングし、層
間絶縁膜及び上記第１ポリシリコン膜の分離溝部側壁に
残っている絶縁膜をエッチングし、その後第１ポリシリ
コン膜をエッチングする工程と、からなる。

【００２３】上記のように、この発明の製造方法におい
ては、浮遊ゲート分離溝部にポリシリコン膜が埋め込ま
れているために、スタックゲート形成工程において、層
間絶縁膜のエッチング時に、浮遊ゲート分離溝部下のフ
ィールド酸化膜がエッチングされることなく、ストリン
ガーを残さずに浮遊ゲート側壁の絶縁膜を十分にエッチ
ングできる。

【００２４】また、第１ポリシリコンエッチング時にお
いて、半導体基板が掘れることも防げる。この結果、ス
トリンガーに起因するメモリワードライン間のショート
や、ストリンガー上を走るメタル配線の配線、ショート
を防ぐことができるとともに、ソース拡散領域の抵抗の
上昇も抑えることができる。

【００２５】さらに、浮遊ゲート分離溝にポリシリコン
膜を残すための第２ポリシリコン膜のエッチング時に、
第１ポリシリコン膜の表面は絶縁膜で覆われており、ダ
メージを受けることはないので、層間絶縁膜の信頼性に
悪影響を与えることはない。

【００２６】また、制御ゲートとなる第３ポリシリコン
膜にエッチバック等の処理を施す必要はないので、制御
ゲートの膜厚制御をしやすく、抵抗のばらつきや、スタ
ックゲートの段差が大きくなるという不具合は発生しな
い。

【００２７】

【発明の実施の形態】以下、この発明の実施の形態につ
き図１及び図２に従い説明する。図１及び図２はこの発
明の製造方法を工程別に示す断面図である。

【００２８】まず、半導体基板１上に、周知の方法で素
子分離領域としてのフィールド酸化膜２、ゲート酸化膜
３を形成した後、浮遊ゲートとなる膜厚１００〜２００
ｎｍの第１ポリシリコン膜４を堆積する。そして、浮遊
ゲート分離溝４ａを形成するために第１ポリシリコン膜
４にエッチングを施し、フィールド酸化膜２の一部を露
出させ第１ポリシリコン４を分離して浮遊ゲート間を分
離する。その後、浮遊ゲートを例えばドライ酸化するこ
とによって絶縁膜５で覆う（図１（ａ）参照）。この
時、浮遊ゲートを覆う絶縁膜としてＣＶＤ酸化膜、ＣＶ
Ｄ窒化膜を用いることも可能である。また、浮遊ゲート
を覆う絶縁膜５の膜厚は１０〜２０ｎｍである。

【００２９】次に、膜厚３００〜６００ｎｍの第２ポリ
シリコン膜を堆積し（図１（ｂ）参照）、上記浮遊ゲー
トを覆った絶縁膜５が露出するまでエッチバックして浮
遊ゲート分離溝４ａに埋め込み膜として第２ポリシリコ
ン膜６を残す（図１（ｃ）参照）。

【００３０】次に、表面に露出した絶縁膜５をウェット
エッチングで除去する（図１（ｄ）参照）。このエッチ
ングは、絶縁膜５が酸化膜である場合は、フッ化水素酸
によって除去し、絶縁膜５が窒化膜である場合は、熱リ
ン酸で除去する。

【００３１】次に、第１ポリシリコン膜４及び浮遊ゲー
ト分離溝４ａ内に残された第２ポリシリコン膜６上にポ
リ−ポリ層間絶縁膜７として、例えばＯＮＯ膜を形成し
た後、制御ゲートとなる第３ポリシリコン膜８を形成す
る（図２（ａ）参照）。

【００３２】この状態から、ワードライン（制御ゲー
ト）のレジストパターンを形成後、スタックゲートのエ
ッチングを行う。

【００３３】このエッチングにおいて、まず、第３ポリ
シリコン膜８をエッチングする。次の絶縁膜のエッチン
グの時に、浮遊ゲート分離溝４ａには、第２ポリシリコ
ン膜６が埋め込まれているので、続いてエッチングが進
行しても、フィールド酸化膜２がエッチングされること
がなくなり、第１ポリシリコン膜４と、第２ポリシリコ
ン膜６の間にある絶縁膜５を十分にエッチングすること
ができる（図２（ｂ）参照）。

【００３４】次の第１ポリシリコン膜４のエッチングの
ときに、第２ポリシリコン膜６もワードライン以外の部
分は完全に除去される（図２（ｃ）参照）。この時、ポ
リ−ポリ層間絶縁膜７のエッチングの時に十分にエッチ
ングできるので、フィールド酸化膜２が掘れることな
く、ストリンガーが形成されることもない。

【００３５】さらに、この発明では、浮遊ゲート分離溝
部４ａに第２ポリシリコン膜６を残すためのエッチング
のときに、第１ポリシリコン膜４は絶縁膜５で覆われて
いるため、第１ポリシリコン膜４がダメージを受けるこ
とがない。従って、従来技術で懸念されたポリ−ポリ層
間絶縁膜の信頼性に問題は生じない。また、制御ゲート
となる第３ポリシリコン膜８を堆積するときに、浮遊ゲ
ート分離溝４ａはポリシリコン膜６で埋め込まれている
ので、ワードライン上を走るメタル配線の段切れなどの
不具合は生じない。

【００３６】また、第３ポリシリコン膜８にエッチバッ
ク等の処理を施す必要はないので、制御ゲートの膜厚を
コントロールしやすく、抵抗のばらつきやスタックゲー
ト段差のばらつきの問題が小さくなる。

【００３７】

【発明の効果】以上説明したように、浮遊ゲート分離溝
部にポリシリコン膜が埋め込まれているために、スタッ
クゲート形成工程において、ポリ−ポリ層間絶縁膜のエ
ッチング時に、浮遊ゲート分離溝部下のフィールド酸化
膜がエッチングされることなく、浮遊ゲート側壁の絶縁
膜を十分にエッチングでき、エッチング後のストリンガ
ーとして残らないようにすることができる。

【００３８】それと同時に、第１ポリシリコンエッチン
グ時において、半導体基板が掘れることも防げる。よっ
て、ストリンガーに起因するメモリワードライン間のシ
ョートや、ストリンガー上を走るメタル配線の配線、シ
ョートを防ぐことができ、また、ソース拡散領域の抵抗
の上昇も抑えることができる。

【００３９】また、浮遊ゲート分離溝にポリシリコン膜
を残すための第２ポリシリコン膜のエッチング時に、第
１ポリシリコン膜の表面は絶縁膜で覆われており、ダメ
ージを受けることはないので、ポリ−ポリ層間絶縁膜の
信頼性に悪影響を与えることはない。

【００４０】また、制御ゲートとなる第３ポリシリコン
膜にエッチバック等の処理を施す必要はないので、制御
ゲートの膜厚制御をしやすく、抵抗のばらつきや、スタ
ックゲートの段差が大きくなるという不具合は発生しな
い。

【図面の簡単な説明】

【図１】この発明の製造方法を工程別に示す断面図であ
る。

【図２】この発明の製造方法を工程別に示す断面図であ
る。

【図３】半導体不揮発性メモリ装置の平面図である。

【図４】従来の半導体不揮発性メモリ装置の製造方法を
説明するための断面図である。

【図５】従来の半導体不揮発性メモリ装置の製造方法を
説明するための断面図である。

【図６】従来の半導体不揮発性メモリ装置の製造方法を
説明するための断面図である。

【図７】従来の半導体不揮発性メモリ装置の製造方法を
説明するための断面図である。

【図８】従来の半導体不揮発性メモリ装置の製造方法を
説明するための断面図である。

【図９】従来の半導体不揮発性メモリ装置の製造方法を
説明するための断面図である。

【図１０】従来の半導体不揮発性メモリ装置の製造方法
を説明するための断面図である。

【符号の説明】

１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ 第１ポリシリコン膜（浮遊ゲート） ５ 層間絶縁膜 ６ 第２ポリシリコン膜（埋め込み膜） ７ ポリ−ポリ層間絶縁膜 ８ 第３ポリシリコン膜（制御ゲート）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に素子分離領域を形成後、
   この基板上にゲート酸化膜を介して浮遊ゲートとなる第
   １ポリシリコン膜を形成する工程と、隣接したメモリ素
   子間を分離するために上記素子分離領域上の一部が溝状
   に露出するように第１ポリシリコン膜をエッチングして
   浮遊ゲート分離溝部を形成する工程と、上記第１ポリシ
   リコン膜の表面を絶縁膜で覆う工程と、上記絶縁膜上に
   第２ポリシリコン膜を厚く形成する工程と、上記浮遊ゲ
   ート分離溝部に埋め込み膜が残るように、上記第１ポリ
   シリコン膜の表面を覆った絶縁膜をエッチングのストッ
   パーとして第２ポリシリコン膜をエッチングする工程
   と、表面に露出した絶縁膜をエッチングで除去した後、
   層間絶縁膜を形成する工程と、この層間絶縁膜上に制御
   ゲート形成用の第３ポリシリコン膜を形成する工程と、
   ２層ポリシリコンスタックゲートのレジストパターニン
   グ後、第３ポリシリコン膜をエッチングし、層間絶縁膜
   及び上記第１ポリシリコン膜の分離溝部側壁に残ってい
   る絶縁膜をエッチング除去した後、上記第１ポリシリコ
   ン膜をエッチングする工程と、からなる半導体不揮発性
   メモリ装置の製造方法。
2. 【請求項２】 上記第１ポリシリコン膜の表面を覆う絶
   縁膜を、第１ポリシリコン膜の熱酸化によって形成する
   ことを特徴とする請求項１に記載の半導体不揮発性メモ
   リ装置の製造方法。
3. 【請求項３】 上記第１ポリシリコン膜の表面を覆う絶
   縁膜としてＣＶＤ酸化膜を用いることを特徴とする請求
   項１に記載の半導体不揮発性メモリ装置の製造方法。
4. 【請求項４】 上記第１ポリシリコン膜の表面を覆う絶
   縁膜として、シリコン窒化膜を用いることを特徴とする
   請求項１に記載の半導体不揮発性メモリ装置の製造方
   法。