JPH09172152A - 半導体不揮発性メモリ装置の製造方法 - Google Patents
半導体不揮発性メモリ装置の製造方法Info
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- JPH09172152A JPH09172152A JP7329972A JP32997295A JPH09172152A JP H09172152 A JPH09172152 A JP H09172152A JP 7329972 A JP7329972 A JP 7329972A JP 32997295 A JP32997295 A JP 32997295A JP H09172152 A JPH09172152 A JP H09172152A
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Abstract
(57)【要約】
【課題】 この発明は、ストリンガー残やフィールド酸
化膜の掘れを解決する半導体不揮発性メモリ装置の製造
方法を提供することをその目的とする。 【解決手段】 半導体基板1上にゲート酸化膜3を介し
て浮遊ゲートとなる第1ポリシリコン膜4を形成すると
ともに、浮遊ゲート分離溝4aを形成する工程と、第1
ポリシリコン膜4の表面を絶縁膜5で覆う工程と、絶縁
膜5上に第2ポリシリコン膜6を厚く形成した後、浮遊
ゲート分離溝4aに埋め込み膜が残るように、絶縁膜5
をエッチングのストッパーとして第2ポリシリコン膜6
をエッチングする工程と、表面に露出した絶縁膜5をエ
ッチングで除去した後、層間絶縁膜7を形成し、層間絶
縁膜7上に第3ポリシリコン膜8を形成する工程と、2
層ポリシリコンスタックゲートのレジストパターニング
後、第3ポリシリコン膜8をエッチングし、層間絶縁膜
7及び第1ポリシリコン膜4の分離溝4a側壁に残って
いる絶縁膜5をエッチングし、後第1ポリシリコン膜4
をエッチングする工程と、からなる。
化膜の掘れを解決する半導体不揮発性メモリ装置の製造
方法を提供することをその目的とする。 【解決手段】 半導体基板1上にゲート酸化膜3を介し
て浮遊ゲートとなる第1ポリシリコン膜4を形成すると
ともに、浮遊ゲート分離溝4aを形成する工程と、第1
ポリシリコン膜4の表面を絶縁膜5で覆う工程と、絶縁
膜5上に第2ポリシリコン膜6を厚く形成した後、浮遊
ゲート分離溝4aに埋め込み膜が残るように、絶縁膜5
をエッチングのストッパーとして第2ポリシリコン膜6
をエッチングする工程と、表面に露出した絶縁膜5をエ
ッチングで除去した後、層間絶縁膜7を形成し、層間絶
縁膜7上に第3ポリシリコン膜8を形成する工程と、2
層ポリシリコンスタックゲートのレジストパターニング
後、第3ポリシリコン膜8をエッチングし、層間絶縁膜
7及び第1ポリシリコン膜4の分離溝4a側壁に残って
いる絶縁膜5をエッチングし、後第1ポリシリコン膜4
をエッチングする工程と、からなる。
Description
【0001】
【発明の属する技術分野】この発明は、半導体不揮発メ
モリ装置の製造方法に関する。
モリ装置の製造方法に関する。
【0002】
【従来の技術】従来、浮遊ゲートに電荷を蓄積させるこ
とにより、データの消滅をなくした半導体不揮発性メモ
リ装置としては、例えば、図3の平面図に示すように、
2層ポリシリコンのスタックゲート構造のものが知られ
ている。この構造は、シリコン半導体基板1上に形成さ
れた素子分離領域としてのフィールド酸化膜2によって
メモリ素子間が分離され、チャネルを挟んで、ソースラ
イン10、ドレインライン20が設けられている。チャ
ネル上にはゲート絶縁膜を介して第1ポリシリコン膜か
らなる浮遊ゲートが設けられ、この第1ポリシリコン膜
上を層間絶縁膜を介して第2ポリシリコンか膜らなるワ
ードライン(制御ゲート)11が設けられている。ま
た、第1ポリシリコン膜は、フィールド酸化膜2上の一
部が溝状に露出するようにエッチング除去され、浮遊ゲ
ート分離溝4aが形成され、この浮遊ゲート分離溝4a
により、浮遊ゲートは隣接するメモリ素子との間で分離
されている。
とにより、データの消滅をなくした半導体不揮発性メモ
リ装置としては、例えば、図3の平面図に示すように、
2層ポリシリコンのスタックゲート構造のものが知られ
ている。この構造は、シリコン半導体基板1上に形成さ
れた素子分離領域としてのフィールド酸化膜2によって
メモリ素子間が分離され、チャネルを挟んで、ソースラ
イン10、ドレインライン20が設けられている。チャ
ネル上にはゲート絶縁膜を介して第1ポリシリコン膜か
らなる浮遊ゲートが設けられ、この第1ポリシリコン膜
上を層間絶縁膜を介して第2ポリシリコンか膜らなるワ
ードライン(制御ゲート)11が設けられている。ま
た、第1ポリシリコン膜は、フィールド酸化膜2上の一
部が溝状に露出するようにエッチング除去され、浮遊ゲ
ート分離溝4aが形成され、この浮遊ゲート分離溝4a
により、浮遊ゲートは隣接するメモリ素子との間で分離
されている。
【0003】上記したように、浮遊ゲートが分離溝4a
により分離されているため、この部分の段差による制御
ゲートとなる第2ポリシリコン層の断線の発生や、制御
ゲートと浮遊ゲート間のリーク防止を目的として、従来
の装置においては、浮遊ゲート分離溝部4aがポリシリ
コンで埋め込まれている。
により分離されているため、この部分の段差による制御
ゲートとなる第2ポリシリコン層の断線の発生や、制御
ゲートと浮遊ゲート間のリーク防止を目的として、従来
の装置においては、浮遊ゲート分離溝部4aがポリシリ
コンで埋め込まれている。
【0004】従来の方法では、メモリの制御ゲートをエ
ッチングする前では、図3におけるA−A’線の断面部
分は、図4(a)のような構造になっている。すなわ
ち、半導体基板1上に、周知の方法でフィールド酸化膜
2、ゲート酸化膜3が形成され、浮遊ゲートとなる第1
ポリシリコン膜4が堆積され、この第1ポリシリコン膜
4にエッチングを施し、浮遊ゲート分離溝4aが形成さ
れている。その後、浮遊ゲートとなる第1ポリシリコン
膜4上が絶縁膜(ポリ−ポリ層間絶縁膜)15で覆わ
れ、この絶縁膜15上に第2ポリシリコン膜16が浮遊
ゲート溝4aを埋め込んだ状態で設けられている。この
状態から2層ポリシリコンスタックゲートとして制御ゲ
ートを形成するために第2ポリシリコン膜16をエッチ
ングすると、図3におけるA−A’線の断面部分はレジ
ストマスクで覆われていないため、まず、第2ポリシリ
コン膜16のエッチング処理によって、絶縁膜15及び
浮遊ゲート溝4a上の第2ポリシリコン16が除去さ
れ、図4(b)に示す状態になる。この時、浮遊ゲート
分離溝4aの側壁に第2ポリシリコン膜16が一部残さ
れ、残渣16aとして浮遊ゲート4aの側壁に付着して
いる。
ッチングする前では、図3におけるA−A’線の断面部
分は、図4(a)のような構造になっている。すなわ
ち、半導体基板1上に、周知の方法でフィールド酸化膜
2、ゲート酸化膜3が形成され、浮遊ゲートとなる第1
ポリシリコン膜4が堆積され、この第1ポリシリコン膜
4にエッチングを施し、浮遊ゲート分離溝4aが形成さ
れている。その後、浮遊ゲートとなる第1ポリシリコン
膜4上が絶縁膜(ポリ−ポリ層間絶縁膜)15で覆わ
れ、この絶縁膜15上に第2ポリシリコン膜16が浮遊
ゲート溝4aを埋め込んだ状態で設けられている。この
状態から2層ポリシリコンスタックゲートとして制御ゲ
ートを形成するために第2ポリシリコン膜16をエッチ
ングすると、図3におけるA−A’線の断面部分はレジ
ストマスクで覆われていないため、まず、第2ポリシリ
コン膜16のエッチング処理によって、絶縁膜15及び
浮遊ゲート溝4a上の第2ポリシリコン16が除去さ
れ、図4(b)に示す状態になる。この時、浮遊ゲート
分離溝4aの側壁に第2ポリシリコン膜16が一部残さ
れ、残渣16aとして浮遊ゲート4aの側壁に付着して
いる。
【0005】次に、絶縁膜エッチング処理によって、絶
縁膜15を除去する。この絶縁膜15のエッチング量が
十分でない場合は、図4(c)に示した状態のように、
浮遊ゲート分離溝4aの側壁に第2ポリシリコン膜の残
渣16aとともに絶縁膜15の一部が残る。このような
状態の場合、次のポリシリコンエッチングを施した場
合、図4(d)に示すようにポリ−ポリ層間絶縁膜15
の残渣15aが浮遊ゲートの分離溝4aの側壁があった
場所に残される。これはストリンガーとよばれている。
このストリンガー15aは下地段差として配線工程に影
響をおよぼし、例えば、ストリンガー15aの上を横切
る配線メタルの断線を引き起こす等、信頼性上の不具合
が懸念される。
縁膜15を除去する。この絶縁膜15のエッチング量が
十分でない場合は、図4(c)に示した状態のように、
浮遊ゲート分離溝4aの側壁に第2ポリシリコン膜の残
渣16aとともに絶縁膜15の一部が残る。このような
状態の場合、次のポリシリコンエッチングを施した場
合、図4(d)に示すようにポリ−ポリ層間絶縁膜15
の残渣15aが浮遊ゲートの分離溝4aの側壁があった
場所に残される。これはストリンガーとよばれている。
このストリンガー15aは下地段差として配線工程に影
響をおよぼし、例えば、ストリンガー15aの上を横切
る配線メタルの断線を引き起こす等、信頼性上の不具合
が懸念される。
【0006】さらに、3層ポリシリコンプロセスでは、
後の工程における周辺トランジスタのゲート電極形成の
ための第3ポリシリコン膜のエッチング時に、図4
(e)に示すように、ストリンガー15aの側壁にポリ
シリコン膜16が残り易くなり、メモリのリテンション
不良の原因となるなどの問題がある。
後の工程における周辺トランジスタのゲート電極形成の
ための第3ポリシリコン膜のエッチング時に、図4
(e)に示すように、ストリンガー15aの側壁にポリ
シリコン膜16が残り易くなり、メモリのリテンション
不良の原因となるなどの問題がある。
【0007】上記の問題点を解決するために、上記絶縁
膜エッチング処理時に、浮遊ゲート分離溝4aの側壁に
絶縁膜を残さないように、エッチング量を多くした場合
には、図5(a)に示すように、浮遊ゲート分離溝4a
の下部のフィールド酸化膜2も深くエッチングされ、溝
2bが形成された状態となる。このため、メモリのソー
ス・ドレインを形成するためのイオン注入時において、
図5(b)に示すように、例えば、Asなどイオン注入
種が上記フィールド酸化膜2を突き抜けてしまい、隣合
ったメモリ拡散領域の間でリークが発生することが懸念
される。
膜エッチング処理時に、浮遊ゲート分離溝4aの側壁に
絶縁膜を残さないように、エッチング量を多くした場合
には、図5(a)に示すように、浮遊ゲート分離溝4a
の下部のフィールド酸化膜2も深くエッチングされ、溝
2bが形成された状態となる。このため、メモリのソー
ス・ドレインを形成するためのイオン注入時において、
図5(b)に示すように、例えば、Asなどイオン注入
種が上記フィールド酸化膜2を突き抜けてしまい、隣合
ったメモリ拡散領域の間でリークが発生することが懸念
される。
【0008】更に、従来の方法では、メモリのスタック
ゲートエッチング直前では、図3におけるB−B’断面
部分は、図6(a)のような構造になっている。すなわ
ち、半導体基板1上に形成されたゲート酸化膜3上に浮
遊ゲートとなる第1ポリシリコン膜4が堆積され、浮遊
ゲート分離溝4aが形成されている。そして、浮遊ゲー
ト上が絶縁膜15で覆われ、この絶縁膜15上に第2ポ
リシリコン膜16が設けられている。この状態から、ワ
ードライン(制御ゲート)のレジストパターンを形成
後、スタックゲートのエッチングを行う。この部分は最
初のポリシリコンエッチング工程で、第2ポリシリコン
16が除去され、図6(b)に示すような状態になり、
次の絶縁膜エッチング工程において、図6(c)に示す
ように、浮遊ゲート分離溝4a下のゲート酸化膜3もエ
ッチングされてしまう。その結果、次のポリシリコンエ
ッチング工程において、図6(d)に示すように、浮遊
ゲート分離溝4a下で半導体基板1が深くエッチングさ
れ、溝1aが形成される。この基板掘れによって、ソー
ス拡散抵抗の上昇が起こり、メモリ特性のばらつきをも
たらす。また、エッチングのダメージにより、半導体基
板の結晶欠陥に起因するリークの発生も懸念される。
ゲートエッチング直前では、図3におけるB−B’断面
部分は、図6(a)のような構造になっている。すなわ
ち、半導体基板1上に形成されたゲート酸化膜3上に浮
遊ゲートとなる第1ポリシリコン膜4が堆積され、浮遊
ゲート分離溝4aが形成されている。そして、浮遊ゲー
ト上が絶縁膜15で覆われ、この絶縁膜15上に第2ポ
リシリコン膜16が設けられている。この状態から、ワ
ードライン(制御ゲート)のレジストパターンを形成
後、スタックゲートのエッチングを行う。この部分は最
初のポリシリコンエッチング工程で、第2ポリシリコン
16が除去され、図6(b)に示すような状態になり、
次の絶縁膜エッチング工程において、図6(c)に示す
ように、浮遊ゲート分離溝4a下のゲート酸化膜3もエ
ッチングされてしまう。その結果、次のポリシリコンエ
ッチング工程において、図6(d)に示すように、浮遊
ゲート分離溝4a下で半導体基板1が深くエッチングさ
れ、溝1aが形成される。この基板掘れによって、ソー
ス拡散抵抗の上昇が起こり、メモリ特性のばらつきをも
たらす。また、エッチングのダメージにより、半導体基
板の結晶欠陥に起因するリークの発生も懸念される。
【0009】上述の問題点を解決する方法として、これ
までに、以下に挙げる方法が提案されている。
までに、以下に挙げる方法が提案されている。
【0010】まず、第1は、図7(a)に示すように、
浮遊ゲートの分離溝4aを酸化膜18で埋め込んだ後、
ポリ−ポリ層間絶縁膜15及び第2ポリシリコン膜16
を形成する方法、或いは、図7(b)に示すように、ポ
リ−ポリ層間絶縁膜15を形成後、酸化膜18を埋め込
み、その後に第2ポリシリコン膜16を形成する方法で
ある。
浮遊ゲートの分離溝4aを酸化膜18で埋め込んだ後、
ポリ−ポリ層間絶縁膜15及び第2ポリシリコン膜16
を形成する方法、或いは、図7(b)に示すように、ポ
リ−ポリ層間絶縁膜15を形成後、酸化膜18を埋め込
み、その後に第2ポリシリコン膜16を形成する方法で
ある。
【0011】いづれの方法も、浮遊ゲートの分離溝4a
が、酸化膜18で埋め込まれているため、ストリンガー
が残らない構造であり、また、ワードライン以外の埋込
酸化膜18を完全に除去するために、酸化膜のエッチン
グを十分に行っても、フィールド酸化膜2が深く掘れる
ことはない。
が、酸化膜18で埋め込まれているため、ストリンガー
が残らない構造であり、また、ワードライン以外の埋込
酸化膜18を完全に除去するために、酸化膜のエッチン
グを十分に行っても、フィールド酸化膜2が深く掘れる
ことはない。
【0012】しかしながら、この方法では、埋め込み絶
縁膜18は酸化膜を堆積し、これをエッチバックするこ
とによって形成されるため、エッチバックの処理中に、
図7(a)の方法では、第1ポリシリコン膜4の表面が
プラズマに曝され、ダメージを受ける。そのため、その
第1ポリシリコン膜4上に形成された、ポリ−ポリ層間
絶縁膜15の信頼性不良が懸念される。
縁膜18は酸化膜を堆積し、これをエッチバックするこ
とによって形成されるため、エッチバックの処理中に、
図7(a)の方法では、第1ポリシリコン膜4の表面が
プラズマに曝され、ダメージを受ける。そのため、その
第1ポリシリコン膜4上に形成された、ポリ−ポリ層間
絶縁膜15の信頼性不良が懸念される。
【0013】また、図7(b)方法では、ポリ−ポリ層
間絶縁膜15そのものがプラズマに曝されダメージを受
けるので、ポリ−ポリ層間絶縁膜15の信頼性不良が懸
念される。
間絶縁膜15そのものがプラズマに曝されダメージを受
けるので、ポリ−ポリ層間絶縁膜15の信頼性不良が懸
念される。
【0014】次に挙げる方法は、図8に示すように、第
2ポリシリコン膜16を厚く堆積することによって、浮
遊ゲート分離溝4aを第2ポリシリコン膜16で埋め込
む方法である。この方法を用いれば、スタックゲート
(ワードライン)形成のための、最初のポリシリコンエ
ッチング時に、浮遊ゲート分離溝4aに第2ポリシリコ
ン膜が16エッチングされずに残る。この第2ポリシリ
コン膜16の残膜がマスクとなって、次の絶縁膜エッチ
ング時に、浮遊ゲート分離溝4a下のフィールド酸化膜
2がエッチングされるのを防ぎつつ、浮遊ゲート分離溝
4a側壁のポリ−ポリ層間絶縁膜15を十分に除去する
ことが可能となる。また、図3のB−B’線断面部分に
おいても、浮遊ゲート分離溝4aに残った第2ポリシリ
コン膜がマスクとなって、浮遊ゲート分離溝4a下の基
板1が掘れるのを防ぐことが可能となる。
2ポリシリコン膜16を厚く堆積することによって、浮
遊ゲート分離溝4aを第2ポリシリコン膜16で埋め込
む方法である。この方法を用いれば、スタックゲート
(ワードライン)形成のための、最初のポリシリコンエ
ッチング時に、浮遊ゲート分離溝4aに第2ポリシリコ
ン膜が16エッチングされずに残る。この第2ポリシリ
コン膜16の残膜がマスクとなって、次の絶縁膜エッチ
ング時に、浮遊ゲート分離溝4a下のフィールド酸化膜
2がエッチングされるのを防ぎつつ、浮遊ゲート分離溝
4a側壁のポリ−ポリ層間絶縁膜15を十分に除去する
ことが可能となる。また、図3のB−B’線断面部分に
おいても、浮遊ゲート分離溝4aに残った第2ポリシリ
コン膜がマスクとなって、浮遊ゲート分離溝4a下の基
板1が掘れるのを防ぐことが可能となる。
【0015】しかしながら、この方法は、第2ポリシリ
コン膜16をかなり厚く堆積せねば浮遊ゲート分離溝4
aを埋め込むことはできず、そのためにスタックゲート
の高さが高くなり、配線工程での下地段差が大きくなる
ため、層間絶縁膜のカバレッジ低下、リソグラフィー工
程のフォーカスマージン低下等の不具合が生じる。
コン膜16をかなり厚く堆積せねば浮遊ゲート分離溝4
aを埋め込むことはできず、そのためにスタックゲート
の高さが高くなり、配線工程での下地段差が大きくなる
ため、層間絶縁膜のカバレッジ低下、リソグラフィー工
程のフォーカスマージン低下等の不具合が生じる。
【0016】スタックゲートの段差を低くするために
は、第2ポリシリコン膜16を適正な厚さになるように
エッチバックする方法もあるが、第2ポリシリコン膜1
6の膜厚制御が難しく、制御ゲートの膜厚のばらつきに
よって、抵抗のばらつきを生じる。
は、第2ポリシリコン膜16を適正な厚さになるように
エッチバックする方法もあるが、第2ポリシリコン膜1
6の膜厚制御が難しく、制御ゲートの膜厚のばらつきに
よって、抵抗のばらつきを生じる。
【0017】この問題を解決する方法として、図9に示
すように、第2ポリシリコン膜16をエッチバックした
後、制御ゲートを高融点金属またはそのシリサイド17
とポリシリコンの複合構造とすることによって、膜厚不
均一による抵抗のばらつきを制御する方法がある。
すように、第2ポリシリコン膜16をエッチバックした
後、制御ゲートを高融点金属またはそのシリサイド17
とポリシリコンの複合構造とすることによって、膜厚不
均一による抵抗のばらつきを制御する方法がある。
【0018】しかしながら、この方法によっても、ワー
ドライン(制御ゲート)の段差のばらつきは解決でき
ず、配線工程におけるプロセス制御性を悪くするという
問題点が残る。
ドライン(制御ゲート)の段差のばらつきは解決でき
ず、配線工程におけるプロセス制御性を悪くするという
問題点が残る。
【0019】次に挙げる方法は、図10(a)に示すよ
うに、第2ポリシリコン膜を堆積した後、浮遊ゲート分
離溝4aの上にできる凹み18に絶縁膜を埋め込む方法
である。この方法によれば、図10(b)に示すよう
に、前述した不具合を解決して浮遊ゲート分離溝4aに
ポリシリコン膜16を残すことができるので、ポリ−ポ
リ層間絶縁膜15をエッチングするときに十分にエッチ
ングしてもフィールド酸化膜2がエッチングされるのを
防ぐことができる。
うに、第2ポリシリコン膜を堆積した後、浮遊ゲート分
離溝4aの上にできる凹み18に絶縁膜を埋め込む方法
である。この方法によれば、図10(b)に示すよう
に、前述した不具合を解決して浮遊ゲート分離溝4aに
ポリシリコン膜16を残すことができるので、ポリ−ポ
リ層間絶縁膜15をエッチングするときに十分にエッチ
ングしてもフィールド酸化膜2がエッチングされるのを
防ぐことができる。
【0020】しかしながら、素子の微細化が進むに従っ
て、図10(c)に示すように、浮遊ゲート分離溝4a
の上にできる凹み18と、フィールド酸化膜2の段差に
よって、浮遊ゲート4の上部にできる凹み19の形状の
差が無くなり、浮遊ゲート分離溝4aの上部のみに選択
的に絶縁膜を残すことは難しい。浮遊ゲートの上部に絶
縁膜が残った場合、図10(d)に示すように、ワード
ライン(制御ゲート)間で浮遊ゲートがショートし、さ
らにソースラインが断線するという不具合が生じる。
て、図10(c)に示すように、浮遊ゲート分離溝4a
の上にできる凹み18と、フィールド酸化膜2の段差に
よって、浮遊ゲート4の上部にできる凹み19の形状の
差が無くなり、浮遊ゲート分離溝4aの上部のみに選択
的に絶縁膜を残すことは難しい。浮遊ゲートの上部に絶
縁膜が残った場合、図10(d)に示すように、ワード
ライン(制御ゲート)間で浮遊ゲートがショートし、さ
らにソースラインが断線するという不具合が生じる。
【0021】
【発明が解決しようとする課題】この発明は、上記不具
合を持った4つの方法とは異なる方法で、ストリンガー
残やフィールド酸化膜の掘れを解決する半導体不揮発性
メモリ装置の製造方法を提供することをその目的とす
る。
合を持った4つの方法とは異なる方法で、ストリンガー
残やフィールド酸化膜の掘れを解決する半導体不揮発性
メモリ装置の製造方法を提供することをその目的とす
る。
【0022】
【課題を解決するための手段】この発明の半導体不揮発
性メモリ装置の製造方法は、半導体基板上に素子分離領
域を形成後、この基板上にゲート酸化膜を介して浮遊ゲ
ートとなる第1ポリシリコン膜を形成するとともに、隣
接したメモリ素子間を分離するために上記素子分離領域
上の一部が溝状に露出するように第1ポリシリコン膜を
エッチングして浮遊ゲート分離溝部を形成する工程と、
上記第1ポリシリコン膜の表面を絶縁膜で覆う工程と、
上記絶縁膜上に第2ポリシリコン膜を厚く形成した後、
上記浮遊ゲート分離溝部に埋め込み膜が残るように、上
記第1ポリシリコン膜の表面を覆った絶縁膜をエッチン
グのストッパーとして第2ポリシリコン膜をエッチング
する工程と、表面に露出した絶縁膜をウェットエッチン
グで除去した後、層間絶縁膜を形成し、この層間絶縁膜
上に制御ゲート形成用の第3ポリシリコン膜を形成する
工程と、2層ポリシリコンスタックゲートのレジストパ
ターニング後、第3ポリシリコン膜をエッチングし、層
間絶縁膜及び上記第1ポリシリコン膜の分離溝部側壁に
残っている絶縁膜をエッチングし、その後第1ポリシリ
コン膜をエッチングする工程と、からなる。
性メモリ装置の製造方法は、半導体基板上に素子分離領
域を形成後、この基板上にゲート酸化膜を介して浮遊ゲ
ートとなる第1ポリシリコン膜を形成するとともに、隣
接したメモリ素子間を分離するために上記素子分離領域
上の一部が溝状に露出するように第1ポリシリコン膜を
エッチングして浮遊ゲート分離溝部を形成する工程と、
上記第1ポリシリコン膜の表面を絶縁膜で覆う工程と、
上記絶縁膜上に第2ポリシリコン膜を厚く形成した後、
上記浮遊ゲート分離溝部に埋め込み膜が残るように、上
記第1ポリシリコン膜の表面を覆った絶縁膜をエッチン
グのストッパーとして第2ポリシリコン膜をエッチング
する工程と、表面に露出した絶縁膜をウェットエッチン
グで除去した後、層間絶縁膜を形成し、この層間絶縁膜
上に制御ゲート形成用の第3ポリシリコン膜を形成する
工程と、2層ポリシリコンスタックゲートのレジストパ
ターニング後、第3ポリシリコン膜をエッチングし、層
間絶縁膜及び上記第1ポリシリコン膜の分離溝部側壁に
残っている絶縁膜をエッチングし、その後第1ポリシリ
コン膜をエッチングする工程と、からなる。
【0023】上記のように、この発明の製造方法におい
ては、浮遊ゲート分離溝部にポリシリコン膜が埋め込ま
れているために、スタックゲート形成工程において、層
間絶縁膜のエッチング時に、浮遊ゲート分離溝部下のフ
ィールド酸化膜がエッチングされることなく、ストリン
ガーを残さずに浮遊ゲート側壁の絶縁膜を十分にエッチ
ングできる。
ては、浮遊ゲート分離溝部にポリシリコン膜が埋め込ま
れているために、スタックゲート形成工程において、層
間絶縁膜のエッチング時に、浮遊ゲート分離溝部下のフ
ィールド酸化膜がエッチングされることなく、ストリン
ガーを残さずに浮遊ゲート側壁の絶縁膜を十分にエッチ
ングできる。
【0024】また、第1ポリシリコンエッチング時にお
いて、半導体基板が掘れることも防げる。この結果、ス
トリンガーに起因するメモリワードライン間のショート
や、ストリンガー上を走るメタル配線の配線、ショート
を防ぐことができるとともに、ソース拡散領域の抵抗の
上昇も抑えることができる。
いて、半導体基板が掘れることも防げる。この結果、ス
トリンガーに起因するメモリワードライン間のショート
や、ストリンガー上を走るメタル配線の配線、ショート
を防ぐことができるとともに、ソース拡散領域の抵抗の
上昇も抑えることができる。
【0025】さらに、浮遊ゲート分離溝にポリシリコン
膜を残すための第2ポリシリコン膜のエッチング時に、
第1ポリシリコン膜の表面は絶縁膜で覆われており、ダ
メージを受けることはないので、層間絶縁膜の信頼性に
悪影響を与えることはない。
膜を残すための第2ポリシリコン膜のエッチング時に、
第1ポリシリコン膜の表面は絶縁膜で覆われており、ダ
メージを受けることはないので、層間絶縁膜の信頼性に
悪影響を与えることはない。
【0026】また、制御ゲートとなる第3ポリシリコン
膜にエッチバック等の処理を施す必要はないので、制御
ゲートの膜厚制御をしやすく、抵抗のばらつきや、スタ
ックゲートの段差が大きくなるという不具合は発生しな
い。
膜にエッチバック等の処理を施す必要はないので、制御
ゲートの膜厚制御をしやすく、抵抗のばらつきや、スタ
ックゲートの段差が大きくなるという不具合は発生しな
い。
【0027】
【発明の実施の形態】以下、この発明の実施の形態につ
き図1及び図2に従い説明する。図1及び図2はこの発
明の製造方法を工程別に示す断面図である。
き図1及び図2に従い説明する。図1及び図2はこの発
明の製造方法を工程別に示す断面図である。
【0028】まず、半導体基板1上に、周知の方法で素
子分離領域としてのフィールド酸化膜2、ゲート酸化膜
3を形成した後、浮遊ゲートとなる膜厚100〜200
nmの第1ポリシリコン膜4を堆積する。そして、浮遊
ゲート分離溝4aを形成するために第1ポリシリコン膜
4にエッチングを施し、フィールド酸化膜2の一部を露
出させ第1ポリシリコン4を分離して浮遊ゲート間を分
離する。その後、浮遊ゲートを例えばドライ酸化するこ
とによって絶縁膜5で覆う(図1(a)参照)。この
時、浮遊ゲートを覆う絶縁膜としてCVD酸化膜、CV
D窒化膜を用いることも可能である。また、浮遊ゲート
を覆う絶縁膜5の膜厚は10〜20nmである。
子分離領域としてのフィールド酸化膜2、ゲート酸化膜
3を形成した後、浮遊ゲートとなる膜厚100〜200
nmの第1ポリシリコン膜4を堆積する。そして、浮遊
ゲート分離溝4aを形成するために第1ポリシリコン膜
4にエッチングを施し、フィールド酸化膜2の一部を露
出させ第1ポリシリコン4を分離して浮遊ゲート間を分
離する。その後、浮遊ゲートを例えばドライ酸化するこ
とによって絶縁膜5で覆う(図1(a)参照)。この
時、浮遊ゲートを覆う絶縁膜としてCVD酸化膜、CV
D窒化膜を用いることも可能である。また、浮遊ゲート
を覆う絶縁膜5の膜厚は10〜20nmである。
【0029】次に、膜厚300〜600nmの第2ポリ
シリコン膜を堆積し(図1(b)参照)、上記浮遊ゲー
トを覆った絶縁膜5が露出するまでエッチバックして浮
遊ゲート分離溝4aに埋め込み膜として第2ポリシリコ
ン膜6を残す(図1(c)参照)。
シリコン膜を堆積し(図1(b)参照)、上記浮遊ゲー
トを覆った絶縁膜5が露出するまでエッチバックして浮
遊ゲート分離溝4aに埋め込み膜として第2ポリシリコ
ン膜6を残す(図1(c)参照)。
【0030】次に、表面に露出した絶縁膜5をウェット
エッチングで除去する(図1(d)参照)。このエッチ
ングは、絶縁膜5が酸化膜である場合は、フッ化水素酸
によって除去し、絶縁膜5が窒化膜である場合は、熱リ
ン酸で除去する。
エッチングで除去する(図1(d)参照)。このエッチ
ングは、絶縁膜5が酸化膜である場合は、フッ化水素酸
によって除去し、絶縁膜5が窒化膜である場合は、熱リ
ン酸で除去する。
【0031】次に、第1ポリシリコン膜4及び浮遊ゲー
ト分離溝4a内に残された第2ポリシリコン膜6上にポ
リ−ポリ層間絶縁膜7として、例えばONO膜を形成し
た後、制御ゲートとなる第3ポリシリコン膜8を形成す
る(図2(a)参照)。
ト分離溝4a内に残された第2ポリシリコン膜6上にポ
リ−ポリ層間絶縁膜7として、例えばONO膜を形成し
た後、制御ゲートとなる第3ポリシリコン膜8を形成す
る(図2(a)参照)。
【0032】この状態から、ワードライン(制御ゲー
ト)のレジストパターンを形成後、スタックゲートのエ
ッチングを行う。
ト)のレジストパターンを形成後、スタックゲートのエ
ッチングを行う。
【0033】このエッチングにおいて、まず、第3ポリ
シリコン膜8をエッチングする。次の絶縁膜のエッチン
グの時に、浮遊ゲート分離溝4aには、第2ポリシリコ
ン膜6が埋め込まれているので、続いてエッチングが進
行しても、フィールド酸化膜2がエッチングされること
がなくなり、第1ポリシリコン膜4と、第2ポリシリコ
ン膜6の間にある絶縁膜5を十分にエッチングすること
ができる(図2(b)参照)。
シリコン膜8をエッチングする。次の絶縁膜のエッチン
グの時に、浮遊ゲート分離溝4aには、第2ポリシリコ
ン膜6が埋め込まれているので、続いてエッチングが進
行しても、フィールド酸化膜2がエッチングされること
がなくなり、第1ポリシリコン膜4と、第2ポリシリコ
ン膜6の間にある絶縁膜5を十分にエッチングすること
ができる(図2(b)参照)。
【0034】次の第1ポリシリコン膜4のエッチングの
ときに、第2ポリシリコン膜6もワードライン以外の部
分は完全に除去される(図2(c)参照)。この時、ポ
リ−ポリ層間絶縁膜7のエッチングの時に十分にエッチ
ングできるので、フィールド酸化膜2が掘れることな
く、ストリンガーが形成されることもない。
ときに、第2ポリシリコン膜6もワードライン以外の部
分は完全に除去される(図2(c)参照)。この時、ポ
リ−ポリ層間絶縁膜7のエッチングの時に十分にエッチ
ングできるので、フィールド酸化膜2が掘れることな
く、ストリンガーが形成されることもない。
【0035】さらに、この発明では、浮遊ゲート分離溝
部4aに第2ポリシリコン膜6を残すためのエッチング
のときに、第1ポリシリコン膜4は絶縁膜5で覆われて
いるため、第1ポリシリコン膜4がダメージを受けるこ
とがない。従って、従来技術で懸念されたポリ−ポリ層
間絶縁膜の信頼性に問題は生じない。また、制御ゲート
となる第3ポリシリコン膜8を堆積するときに、浮遊ゲ
ート分離溝4aはポリシリコン膜6で埋め込まれている
ので、ワードライン上を走るメタル配線の段切れなどの
不具合は生じない。
部4aに第2ポリシリコン膜6を残すためのエッチング
のときに、第1ポリシリコン膜4は絶縁膜5で覆われて
いるため、第1ポリシリコン膜4がダメージを受けるこ
とがない。従って、従来技術で懸念されたポリ−ポリ層
間絶縁膜の信頼性に問題は生じない。また、制御ゲート
となる第3ポリシリコン膜8を堆積するときに、浮遊ゲ
ート分離溝4aはポリシリコン膜6で埋め込まれている
ので、ワードライン上を走るメタル配線の段切れなどの
不具合は生じない。
【0036】また、第3ポリシリコン膜8にエッチバッ
ク等の処理を施す必要はないので、制御ゲートの膜厚を
コントロールしやすく、抵抗のばらつきやスタックゲー
ト段差のばらつきの問題が小さくなる。
ク等の処理を施す必要はないので、制御ゲートの膜厚を
コントロールしやすく、抵抗のばらつきやスタックゲー
ト段差のばらつきの問題が小さくなる。
【0037】
【発明の効果】以上説明したように、浮遊ゲート分離溝
部にポリシリコン膜が埋め込まれているために、スタッ
クゲート形成工程において、ポリ−ポリ層間絶縁膜のエ
ッチング時に、浮遊ゲート分離溝部下のフィールド酸化
膜がエッチングされることなく、浮遊ゲート側壁の絶縁
膜を十分にエッチングでき、エッチング後のストリンガ
ーとして残らないようにすることができる。
部にポリシリコン膜が埋め込まれているために、スタッ
クゲート形成工程において、ポリ−ポリ層間絶縁膜のエ
ッチング時に、浮遊ゲート分離溝部下のフィールド酸化
膜がエッチングされることなく、浮遊ゲート側壁の絶縁
膜を十分にエッチングでき、エッチング後のストリンガ
ーとして残らないようにすることができる。
【0038】それと同時に、第1ポリシリコンエッチン
グ時において、半導体基板が掘れることも防げる。よっ
て、ストリンガーに起因するメモリワードライン間のシ
ョートや、ストリンガー上を走るメタル配線の配線、シ
ョートを防ぐことができ、また、ソース拡散領域の抵抗
の上昇も抑えることができる。
グ時において、半導体基板が掘れることも防げる。よっ
て、ストリンガーに起因するメモリワードライン間のシ
ョートや、ストリンガー上を走るメタル配線の配線、シ
ョートを防ぐことができ、また、ソース拡散領域の抵抗
の上昇も抑えることができる。
【0039】また、浮遊ゲート分離溝にポリシリコン膜
を残すための第2ポリシリコン膜のエッチング時に、第
1ポリシリコン膜の表面は絶縁膜で覆われており、ダメ
ージを受けることはないので、ポリ−ポリ層間絶縁膜の
信頼性に悪影響を与えることはない。
を残すための第2ポリシリコン膜のエッチング時に、第
1ポリシリコン膜の表面は絶縁膜で覆われており、ダメ
ージを受けることはないので、ポリ−ポリ層間絶縁膜の
信頼性に悪影響を与えることはない。
【0040】また、制御ゲートとなる第3ポリシリコン
膜にエッチバック等の処理を施す必要はないので、制御
ゲートの膜厚制御をしやすく、抵抗のばらつきや、スタ
ックゲートの段差が大きくなるという不具合は発生しな
い。
膜にエッチバック等の処理を施す必要はないので、制御
ゲートの膜厚制御をしやすく、抵抗のばらつきや、スタ
ックゲートの段差が大きくなるという不具合は発生しな
い。
【図1】この発明の製造方法を工程別に示す断面図であ
る。
る。
【図2】この発明の製造方法を工程別に示す断面図であ
る。
る。
【図3】半導体不揮発性メモリ装置の平面図である。
【図4】従来の半導体不揮発性メモリ装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図5】従来の半導体不揮発性メモリ装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図6】従来の半導体不揮発性メモリ装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図7】従来の半導体不揮発性メモリ装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図8】従来の半導体不揮発性メモリ装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図9】従来の半導体不揮発性メモリ装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図10】従来の半導体不揮発性メモリ装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
1 半導体基板 2 フィールド酸化膜 3 ゲート酸化膜 4 第1ポリシリコン膜(浮遊ゲート) 5 層間絶縁膜 6 第2ポリシリコン膜(埋め込み膜) 7 ポリ−ポリ層間絶縁膜 8 第3ポリシリコン膜(制御ゲート)
Claims (4)
- 【請求項1】 半導体基板上に素子分離領域を形成後、
この基板上にゲート酸化膜を介して浮遊ゲートとなる第
1ポリシリコン膜を形成する工程と、隣接したメモリ素
子間を分離するために上記素子分離領域上の一部が溝状
に露出するように第1ポリシリコン膜をエッチングして
浮遊ゲート分離溝部を形成する工程と、上記第1ポリシ
リコン膜の表面を絶縁膜で覆う工程と、上記絶縁膜上に
第2ポリシリコン膜を厚く形成する工程と、上記浮遊ゲ
ート分離溝部に埋め込み膜が残るように、上記第1ポリ
シリコン膜の表面を覆った絶縁膜をエッチングのストッ
パーとして第2ポリシリコン膜をエッチングする工程
と、表面に露出した絶縁膜をエッチングで除去した後、
層間絶縁膜を形成する工程と、この層間絶縁膜上に制御
ゲート形成用の第3ポリシリコン膜を形成する工程と、
2層ポリシリコンスタックゲートのレジストパターニン
グ後、第3ポリシリコン膜をエッチングし、層間絶縁膜
及び上記第1ポリシリコン膜の分離溝部側壁に残ってい
る絶縁膜をエッチング除去した後、上記第1ポリシリコ
ン膜をエッチングする工程と、からなる半導体不揮発性
メモリ装置の製造方法。 - 【請求項2】 上記第1ポリシリコン膜の表面を覆う絶
縁膜を、第1ポリシリコン膜の熱酸化によって形成する
ことを特徴とする請求項1に記載の半導体不揮発性メモ
リ装置の製造方法。 - 【請求項3】 上記第1ポリシリコン膜の表面を覆う絶
縁膜としてCVD酸化膜を用いることを特徴とする請求
項1に記載の半導体不揮発性メモリ装置の製造方法。 - 【請求項4】 上記第1ポリシリコン膜の表面を覆う絶
縁膜として、シリコン窒化膜を用いることを特徴とする
請求項1に記載の半導体不揮発性メモリ装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7329972A JPH09172152A (ja) | 1995-12-19 | 1995-12-19 | 半導体不揮発性メモリ装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7329972A JPH09172152A (ja) | 1995-12-19 | 1995-12-19 | 半導体不揮発性メモリ装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09172152A true JPH09172152A (ja) | 1997-06-30 |
Family
ID=18227336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7329972A Pending JPH09172152A (ja) | 1995-12-19 | 1995-12-19 | 半導体不揮発性メモリ装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09172152A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6392269B2 (en) | 1998-05-18 | 2002-05-21 | Nec Corporation | Non-volatile semiconductor memory and manufacturing method thereof |
WO2008114412A1 (ja) * | 2007-03-20 | 2008-09-25 | Fujitsu Microelectronics Limited | 半導体装置とその製造方法 |
-
1995
- 1995-12-19 JP JP7329972A patent/JPH09172152A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6392269B2 (en) | 1998-05-18 | 2002-05-21 | Nec Corporation | Non-volatile semiconductor memory and manufacturing method thereof |
WO2008114412A1 (ja) * | 2007-03-20 | 2008-09-25 | Fujitsu Microelectronics Limited | 半導体装置とその製造方法 |
US8076710B2 (en) | 2007-03-20 | 2011-12-13 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
JP5088364B2 (ja) * | 2007-03-20 | 2012-12-05 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
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