KR100382294B1 - 반도체 디바이스 및 그의 제조공정 - Google Patents

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KR100382294B1
KR100382294B1 KR10-2000-0013368A KR20000013368A KR100382294B1 KR 100382294 B1 KR100382294 B1 KR 100382294B1 KR 20000013368 A KR20000013368 A KR 20000013368A KR 100382294 B1 KR100382294 B1 KR 100382294B1
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Abstract

기판을 포함한 반도체 디바이스를 개시한다. 이 기판에 적어도 한쌍의 깊은 트렌치(deep trenches)가 배치된다. 각각의 깊은 트렌치의 적어도 벽의 일부에 칼라(collar)가 늘어서 있다. 깊은 트렌치 필(deep trench fill)이 각각의 깊은 트렌치를 채운다. 매립형 스트랩(buried strap)이 각각의 깊은 트렌치 필 및 각각의 칼라 위에서 각각의 깊은 트렌치를 완전히 가로질러 연장된다. 깊은 트렌치들 사이에 격리 영역이 배치된다. 각각의 깊은 트렌치에서 각각의 매립형 스트랩 위에 유전체 영역이 놓여진다.

Description

반도체 디바이스 및 그의 제조공정{CAPACITOR TRENCH-TOP DIELECTRIC FOR SELF-ALIGNED DEVICE ISOLATION}
본 발명은 반도체 디바이스(semiconductor devices)에 관한 것으로, 특히 다이나믹 랜덤 액세스 메모리 (DRAM) 디바이스에 관한 것이다.
개별 메모리 셀과 같은 점점 많은 수의 반도체 디바이스가 단일 칩상에 생성되고 있다. 그 결과, 디바이스의 크기는 지속적으로 줄어들고 있다. 줄어든 디바이스의 크기로 인해 반도체 디바이스에 포함되는 구조물을 적절한 기능적 영역(functional area) 위에 적당히 정렬시키기가 점점 어려워질 수 있다.
예를 들면, 도 1에는 병합된 격리 노드 트렌치(a merged isolation node trench : MINT) 셀이 도시되어 있다. 도 1에 도시된 MINT 셀은 플래너 전송 디바이스(planar transfer device)를 포함한다. 도 1에 도시된 디바이스는 액티브 영역(the active area)을 정의하는 데 사용되는 깊은 트렌치 캐패시터(a deep trench capacitor : 1), 얕은 트렌치 격리 영역(a shallow trench isolation region : 2), 비트선 컨택트(CB)(3), 워드선(WL)(5) 또는 전송 디바이스 게이트, 게이트 산화막(7), N+ 소스/드레인 영역(9 및 11)을 포함한다. 도 1에 도시된 구조물에서, 매립형 스트랩(a buried strap)(12)은 깊은 트렌치 캐패시터 저장 트렌치 노드(1)를 전송 디바이스의 소스/드레인 확산부(11)에 연결시킨다. MINT 셀에서, MINT 매립형 스트랩 저항값은 메모리 셀의 깊은 트렌치(1) 및 얕은 트렌치 격리 영역(2)의 오버랩의 함수일 수 있다.
본 발명은 매립형 스트랩 형성을 위해 충분한 트렌치 폭을 보장하도록 깊은 트렌치에 대해 자기정렬된 얕은 트렌치 격리 패턴이 되도록 만드는, 깊은 트렌치와 액티브 영역 간의 오버레이의 함수로서 MINT 매립형 스트랩 저항값에 역점을 두고 있다.
본 발명의 상기 및 다른 목적 및 장점들에 따라서, 본 발명은 기판을 포함한 반도체 디바이스를 제공한다. 기판에 적어도 한 쌍의 깊은 트렌치가 배치된다. 각 깊은 트렌치의 적어도 벽의 일부에 칼라(collar)가 늘어선다. 이 트렌치는 전도성 필 물질(conductive fill material)을 포함한다. 매립형 스트랩은 각각의 트렌치 필 및 각각의 칼라 위에서 각각의 트렌치를 완전히 가로질러 연장된다. 깊은 트렌치들간에 격리 영역이 배치된다. 각각의 깊은 트렌치에서 각각의 매립형 스트랩 위에 유전체 영역(a dielectric region)이 놓여진다.
또한, 본 발명의 일 양상은 깊은 트렌치에 가기정렬되는 액티브 영역 및 얕은 트렌치 격리부를 형성하기 위한 공정을 제공한다. 이 공정은 기판 내에서, 이 기판의 표면상의 제 1 유전층을 관통하는 적어도 한 쌍의 인접한 깊은 트렌치들을 형성하는 공정을 포함한다. 각각의 깊은 트렌치의 적어도 측벽의 일부에는 유전체 칼라가 제공된다. 깊은 트렌치는 충진된다. 깊은 트렌치 필의 상부면은 리세스(recess)된다. 깊은 트렌치 칼라의 일부가 에칭된다. 깊은 트렌치 필상에, 그리고 리세스된 깊은 트렌치 칼라 내에는 스트랩 물질이 증착된다. 스트랩 물질, 기판 및 제 1 유전층의 노출면상에는 제 2 유전층이 증착된다. 상기 구조물을 평탄화하여 제 2 유전층의 일부를 제거함으로써, 제 2 유전층은 깊은 트렌치에만 남아있게 된다. 포토레지스트층이 증착된다. 깊은 트렌치 내의 제 2 유전층의 일부 및, 제 1 유전층의 일부를 노출시키도록 포토레지스트를 패턴화시키므로써, 상기 포토레지스트의 적어도 일부는 깊은 트렌치를 오버랩한채로 남아있게 된다. 트렌치들간의 제 1 유전층의 일부는 선택적으로 제거된다. 트렌치 내의 제 2 유전층의 일부 및, 트렌치들 사이의 기판의 일부는 선택적으로 제거된다. 제 1 유전층의 일부 및 제 2 유전층의 일부를 제거하므로써 생성된 공간 내에 제 3 유전층이 증착된다. 그후, 제 3 유전층이 평탄화된다. 제 1 유전층의 나머지 부분이 제거된다.
본 발명의 다른 양상은 전술한 공정에 의해 형성된 반도체 디바이스를 제공한다.
당업자라면 후술되는 상세한 설명으로부터 본 발명의 다른 목적 및 장점들을 보다 명백히 알 수 있을 것이며, 도시되고 기술된 본 발명의 바람직한 실시예는 본 발명을 구현하는 데 최선의 형태를 예시하기 위한 것일 뿐이다. 본 발명은 다른, 상이한 실시예가 가능하며, 본 발명의 범주를 벗어나지 않으면서 다양한 명백한 면에서 각종 변형을 행할 수 있다는 것을 알 수 있을 것이다. 따라서, 도면 및 설명은 당연히 예시를 위한 것일 뿐 이로 제한하려는 것은 아니다.
도 1은 기지의 DRAM 셀 구조물의 예를 도시하는 단면도,
도 2는 깊은 트렌치 및 액티브 영역의 보다 바람직한 오버랩 및 덜 바람직한 오버랩의 예를 도시하는 DRAM 셀 구조물의 실시예의 오버헤드 뷰를 도시하는 도면,
도 3은 액티브 영역 오버레이에 대해 덜 바람직한 깊은 트렌치를 도시한 단면도,
도 4 내지 도 15는 본 발명에 따르는 공정의 실시예의 각 단계에서, 본 발명에 따라서 반도체 디바이스 구조물의 실시예를 도시하는 단면도.
도면의 주요 부분에 대한 부호의 설명
34 : 기판 38 : 깊은 트렌치
36 : 유전층 40 : 칼라
44 : 트렌치 필 46 : 매립형 스트랩
54 : 포토레지스트 64 : 격리 영역
본 발명의 전술한 목적 및 장점들은 첨부 도면과 함께 고려하면 보다 명백해질 것이다.
반도체 디바이스 크기가 감소하고, 보다 많은 수의 디바이스가 한 공간에 팩킹시키게 됨에 따라, 감소하는 크기를 가진 디바이스 부분 및 디바이스를 밀집시키고 정렬시키는 결과로 인해 문제가 발생될 수 있다. 예를 들면, 소정의 메모리 셀에서, 깊은 트렌치 및 액티브 영역 패턴이 오정렬될 수 있다. 이로 인한 한가지 문제는 매립형 스트랩 저항값이 깊은 트렌치 - 액티브 영역의 오버레이의 함수값으로서 나타난다는 것이다. 따라서, 깊은 트렌치 - 액티브 영역의 오버레이의 오정렬은 매립형 스트랩 저항값을 변경시킬 수 있고, 오정렬의 제조 공차로 인해 매립형 스트랩의 직렬 저항값의 변동을 증가시킨다는 것이다.
도 2는 다수의 깊은 트렌치를 보여주는 반도체 디바이스 구조물 부분의 오버헤드 뷰를 도시하고, 깊은 트렌치-액티브 영역 오버레이를 도시한다. 도 2는 깊은 트렌치(14), 게이트 도체(16), 액티브 영역(18) 및 확산 컨택트(CB) 영역(20)을 도시한다. 도 2는 또한 깊은 트렌치 - 액티브 영역 오버레이의 두 예를 도시한다. 깊은 트렌치-액티브 영역 오버레이 영역(22)은 액티브 영역과 깊은 트렌치 사이의 보다 양호한 오버레이 양을 도시한다. 이와 달리, 깊은 트렌치 - 액티브 영역(24)은 덜 바람직하다.
도 3은 보다 덜 바람직한 깊은 트렌치 - 액티브 영역 오버레이(32)의 예를 도시하는 단면도이다. 도 3은 관련된 칼라 영역(28)을 각각 가진 충진된 깊은 트렌치(26)를 도시한다. 얕은 트렌치 격리 영역(30)은 깊은 트렌치(26) 뿐만 아니라 깊은 트렌치들 사이의 영역 위에 놓여진다.
본 발명은 매립형 스트랩 형성을 위한 충분한 트렌치 폭을 보장하도록 액티브 영역 패턴이 깊은 트렌치에 자기정렬되게 하기 위한 공정을 제공하므로써 바람직한 깊은 트렌치 - 액티브 영역 오버레이를 보장하는 해결 방안을 제공한다. 본 발명에 따른 공정은 얕은 트렌치 격리 영역을 위한 마스킹 층으로 트렌치 상부 산화막 영역을 사용하여 MINT 기반의 깊은 트렌치 캐패시터 및 얕은 트렌치 격리 영역을 형성한다. 본 발명에 따른 공정은 다른 반도체 디바이스를 형성하는 데 활용될 수 있다.
도 4 내지 도 15에 도시된 본 발명의 구조물에 따라서, 기판(34)을 제공할 수 있다. 기판의 상부면에 유전층(36)을 제공할 수 있다. 일 예에서, 유전층은 질화막이다. 특히, 유전층(36)으로 활용될 수 있는 질화막은 실리콘 질화막 SiN이다. 도면에 도시하지는 않았지만, 유전층(36)은 실리콘 산화막과 같은 부가적인 얇은 유전층을 포함할 수 있다. 상부면에 유전층(36)이 배치된 기판(34)을 제공한 후에, 반응성 이온 에칭(RIE)과 같은 표준 리소그래픽 및 건식 에칭 기법을 사용하여 기판(34) 내로 유전층(36)을 관통하는 깊은 트렌치(38)를 형성할 수 있다.
깊은 트렌치(38)을 형성한 후에, 각각의 깊은 트렌치(38)의 표면(42)의 일부에 칼라(40)를 형성할 수 있다. 칼라는 실리콘 산화막과 같은 유전 물질로 형성될 수 있다.
트렌치 벽의 산화에 의해 칼라를 형성할 수 있다. 전형적으로, 칼라는 각각의 깊은 트렌치(38)의 상부 영역에 형성되므로, 칼라는 형성시에 모든 방향에서 깊은 트렌치(38)의 상부로 연장된다. 환언하면, 깊은 트렌치(38)의 벽(42)을 형성하는 기판 물질을 산화시켜 칼라(40)를 형성할 수 있다.
칼라 영역(40)의 형성 후에, 깊은 트렌치는 전도성 물질로 충진된다. 도 6은 충진된 깊은 트렌치의 예를 도시한다. 깊은 트렌치는 먼저 원하는 물질로 충진될 수 있다. 깊은 트렌치를 충진하는 데 사용될 수 있는 물질의 예는 각종 반도체 물질을 포함한다. 예를 들면, 깊은 트렌치 필로서 다결정 실리콘이 사용될 수 있다.
깊은 트렌치를 충진한 후에, 도 6에 도시된 구조물의 상부면을 평탄화시키므로써, 구조물의 상부면에 증착될 수 있는 깊은 트렌치 필을 제거한다. 그후, 기판의 상부 레벨에서 깊은 트렌치의 개구부 아래로 깊은 트렌치 필을 리세스할 수 있다. 이것은 RIE와 같은 건식 에칭 기법을 사용하여 수행할 수 있다. 환언하면, 깊은 트렌치 필은 기판(34)의 표면 및 유전층(36) 아래로 리세스될 수 있다. 도 6은 리세스된 깊은 트렌치 필(44)을 도시한다.
깊은 트렌치를 충진하고 트렌치 필을 원하는 레벨로 리세스한 후, 트렌치의 노출된 측벽으로부터 칼라(40)를 등방향성 에칭을 행함으로써, 칼라의 상부면이 트렌치 필의 상부면 아래에 위치하게 한다. 칼라(40)의 에칭은 습식 에칭 공정으로써 수행할 수 있다. 도 7은 리세스된 칼라 구조물(40)을 도시한다.
칼라 구조물(40)을 리세스한 후, 각각의 깊은 트렌치에 매립형 스트랩을 형성할 수 있다. 본 발명에 따르면, 매립형 스트랩을 깊은 트렌치를 완전히 가로질러 연장되도록 형성할 수 있다. 매립형 스트랩은 반도체 물질로 형성될 수 있다. 일 실시예에 따라서, 매립형 스트랩은 실리콘으로 형성될 수 있다.
매립형 스트랩을 형성하는 데 소정의 적당한 기법을 활용할 수 있다. 예를 들면, 화학 기상 증착법을 사용할 수 있다. 일 실시예에 따르면, 매립형 스트랩을 형성하는 데 저압 화학 기상 증착법(LP CVD)를 사용할 수 있다.
트렌치 필(44) 및 칼라 구조물(40)의 모두를 덮도록 매립형 스트랩을 형성할수 있다. 본 발명의 일 실시예에서, 매립형 스트랩 물질을 증착시킨 후에, 이 물질을 리세스한다. 도 8은 웨이퍼 표면 및 트렌치 측벽으로부터 스트랩 실리콘을 등방향성으로 제거한 후에, 트렌치 필(44) 및 리세스된 칼라(40) 위에 형성된 매립형 스트랩(46)의 예를 도시한다.
매립형 스트랩 구조물(46)의 형성 후에, 유전층(36), 깊은 트렌치 위의 개구부를 라이닝하는 유전층(36)의 표면, 스트랩(46) 위의 깊은 트렌치의 벽 및, (도면에는 도시되지 않은) 스트랩의 표면 위에 라이너(a liner : 48)를 형성할 수 있다. 본 발명은 라이너(liner)를 포함하는 것이 필수적인 것은 아니다. 오히려, 라이너는 선택사양적 구조물이다. 라이너는 유전 물질로 형성될 수 있다. 일 예에 따라서, 라이너는 약 2 nm 내지 10 nm의 두께를 가진 LPCVD 질화물로 형성될 수 있다. 라이너에 사용될 수 있는 하나의 특별한 질화막은 실리콘 질화막 SiN이다. 또한, 라이너를 증착시키기 전에 약 2 nm 내지 10 nm의 얇은 열산화막을 형성하는 게 바람직할 수 있다.
라이너 구조물(48)을 형성한 후에, 이 라이너 위에 유전 물질(50)을 증착시킬 수 있다. 본 발명이 라이너를 포함하지 않는 경우, 유전층은 라이너를 증착시킨 전술한 동일한 구조물위에 증착될 수 있다. 소정의 적당한 유전체를 사용할 수 있다. 일 예에 따라서, 산화막을 사용하여 유전층(50)을 형성할 수 있다. 사용할 수 있는 산화막의 일 예는 실리콘 산화막이다.
도 9는 라이너(48) 및 유전체 영역(50)을 포함한 구조물을 도시한다.
유전층(50)을 증착시킨 후에, 유전체 영역(50)을 화학기계적 폴리싱(CMP)에 의해 평탄화시키므로써, 유전체 영역(36) 위에 놓여진 유전체(50)의 일부를 제거할 수 있다. 이 평탄화 단계 동안, 구조물이 라이너를 포함하는 경우에는 유전체 영역(36)의 상부에 놓여진 라이너 영역을 또한 제거할 수 있다. 도 10은 유전체 영역(50)의 평탄화로 인한 결과인 구조물을 도시한다. 도 10에서 알 수 있는 바와 같이, 유전체 영역(50)의 나머지 부분은 깊은 트렌치내 및, 깊은 트렌치위에 놓여진 유전체 영역(36)에서의 개구부 내에 놓여진다. 이들 유전체 영역(52)은 각각의 깊은 트렌치의 상부에서 트렌치 상부 영역을 형성할 수 있다. 유전 물질(50)이 산화막이였다면, 영역(52)을 트렌치 상부 산화막(a trench top oxide:TTO)으로서 지칭할 수 있다.
유전체 영역(50)의 일부를 제거하여 트렌치 상부 영역(52)을 형성한 후에, 구조물의 전체 상부 표면 위에 포트레지스트(54)를 증착시킬 수 있다. 포토레지스트를 증착시킨 후에, 포토레지스트를 패턴화시켜 구조물상에 액티브 영역 및 얕은 트렌치 격리 패턴을 형성할 수 있다. 도 11은 구조물상에 패턴 포토레지스트(54)의 예를 도시한다. 도 11에 도시된 포토레지스트는 각각의 트렌치 상부 영역(52)의 일부 뿐만 아니라 깊은 트렌치들 사이의 유전체 영역(36)을 노출시키도록 패턴화된다. 통상적인 포토리소그래피 공정을 사용하여 포토레지스트를 패턴화시키므로써 마스크를 형성할 수 있다.
깊은 트렌치 및 다른 하부의 구조물 위에 원하는 마스크 패턴(54)을 형성한 후에, 포토레지스트의 일부를 제거하므로써 노출된 구조물 영역을 에칭할 수 있다. 전형적으로, 반응성 이온 에칭을 사용한다. 에칭은 불소, 탄소, 산소 피드 가스(oxygen feed gas)를 포함할 수 있다. 이러한 가스의 예는 CF4, CHF3, Ar, O2, CO, C2F6, C4F6및/또는 C3F8을 포함할 수 있다.
에칭 공정은 다수의 단계로 수행될 수 있다. 예를 들면, 유전체의 일부(52)가 아닌 유전체 영역(36)의 일부만을 에칭하기 위한 제 1 에칭을 사용할 수 있다. 이러한 에칭은 유전체(52)에 선택적인 유전체(36)를 에칭하기 위한 것으로 간주될 수 있다. 유전층(36) 영역의 하부의 적어도 기판의 일부를 에칭에 의해 제거할 수 있다. 또한, 이 에칭은 포토레지스트에 선택적인 것으로 간주될 수 있다. 도 12는 에칭에 의해 생성된 깊은 트렌치에 인접한 영역(56)을 도시한다.
이제, 결과적인 구조물은 라인(58)에 의해 분할된 반도체 디바이스 부분을 나타내는 것으로 간주할 수 있다. 이들 부분은 어레이(60) 및 지지 구조물(62)이다. 에칭에 의해 생성된 영역(56)은 지지 구조물 부분을 나타낸다. 지지 구조물은 통상적인 트랜지스터 및 얕은 트렌치 격리 영역을 포함할 수 있다.
이제, 실리콘 기판을 에칭하므로써 제 2 에칭을 수행할 수 있다. 이 제 2 에칭은 트렌치 상부 구조물(52)의 노출 부분에 선택적일 것이다. 도 13에 도시된 바와 같이, 기판을 스트랩 구조물(46)의 아래 레벨로, 및, 칼라 영역(40)의 상부 아래로 하강 에칭할 수 있다. 깊은 트렌치들 사이의 영역 뿐만 아니라 지지 구조물 개구부(56)를 동일한 레벨로 에칭할 수 있다. 이 대신에, 이들 두 영역을 상이한 레벨로 에칭할 수 있다. 도 13에 도시된 바와 같이, 기판을 에칭하는 동안, 적어도 트렌치 상부 영역(52)의 일부를 또한 에칭할 수 있다. 이 제 2 에칭은 유전체(52) 및 포토레지스트(54)에 선택적인 실리콘 에칭으로 간주할 수 있고, Cl2, HCl, HBr 및/또는 BCl3와 같은 피드 가스를 사용하여 건식 에칭을 할 수 있다.
유전체 영역(36), 기판 및 트렌치 상부 영역(52)을 에칭한 후에, 구조물의 상부면으로부터 나머지 포토레지스트(54)를 제거할 수 있다. 또한, 유전체(36), 기판 및 트렌치 상부 영역을 에칭한 후에, 영역(64)에 물질을 증착시킬 수 있다. 영역(64)은 깊은 트렌치들 사이에 격리 영역, 전형적으로 얕은 격리 영역을 형성할 수 있다. 격리 영역(64)을 채우는 물질은 지지 구조물 트렌치(56)를 채우는 데 사용될 수 있다. 영역(56, 64)을 동시에 채울 수 있다.
영역(64)에 증착된 물질은 유전 물질일 수 있다. 일 예에 따라서, 영역(64)에 증착된 유전 물질은 실리콘 산화막과 같은 산화막이다. 유전 물질은 얕은 트렌치 격리 영역을 형성한다. 유전체를 증착시켜 영역(64)를 형성한 후에, 구조물의 상부면을 평탄화시키므로써 격리 영역을 형성하는 공간 외부에 놓여진 유전 물질 영역을 제거할 수 있다. 평탄화는 CMP를 사용하여 수행될 수 있다.
격리 영역(64)을 채운 후에, 기판의 상부면으로부터 유전체 영역(36)을 제거할 수 있다. 격리 영역(64)을 채우는 유전 물질을 평탄화시키면 트렌치 상부 영역(52) 뿐만 아니라 유전체 영역(36)의 일부를 제거할 수 있다. 이 평탄화 단계는 트렌치 상부 영역(52) 및 격리 영역(64)의 상부면이 동일 평면이 되게 하는 데 유용할 수 있다. 또한, 평탄화 단계는 지지 구조물(56)의 상부가 트렌치 상부 영역(52) 및 격리 영역(64)와 동일 평면이도록 만드는 데 도움이 된다. 도 14는 공정의 이 단계에서 디바이스 구조물의 실시예를 도시한다.
도 14에 도시된 구조물을 형성한 후에, 적어도 하나의 깊은 트렌치 위 및, 지지 구조물 위에 트랜지스터 및 다른 디바이스를 형성할 수 있다. 도 15에 도시된 구조물 위에 형성된 디바이스 구조물은 게이트 도체 영역을 포함할 수 있다. 확산 영역에 대한 접촉부, 게이트 도체도체1 레벨의 상호접속 배선에 대한 접촉부를 포함하는, 전형적으로 메탈 0(M0)로서 알려진 라인 영역의 중간 부분을, 표준 공정 기법을 사용하여 깊은 트렌치 및/또는 지지 구조물 위에 형성할 수 있다.
특정한 일 실시예에 따라서, 본 발명은 깊은 트렌치에 자기정렬되는 얕은 트렌치 격리부에 액티브 영역을 형성하기 위한 공정을 또한 제공한다. 이 공정은 표면상에 질화물층을 가진 기판을 제공하는 것을 포함한다. 질화막을 통해 기판에 적어도 한 쌍의 인접한 깊은 트렌치들을 형성한다.
각각의 트렌치의 적어도 측벽의 일부에 산화물 칼라를 제공한다. 트렌치를 다결정 실리콘으로 채운다. 트렌치 필의 상부면을 리세스한다. 트렌치 칼라의 일부를 에칭한다. 트렌치 필 상에 및 리세스된 트렌치 칼라위에 산화물 스트랩 물질을 증착시킨다. 스트랩 물질, 기판 및 기판상의 질화물층의 노출면에 라이너를 증착시킬 수 있다. 라이너상에 혹은, 본 발명이 라이너를 포함하지 않는 경우에는 라이너가 증착된 구조물 상에 산화물층을 증착시킨다. 전체 구조물을 평탄화시켜 라이너상의 산화물층의 일부 및 라이너의 일부를 제거하므로써, 산화물층은 트렌치에서만 남아있게 된다. 구조물이 라이너를 포함하지 않는 경우, 단지 산화물층의 일부를 제거한다.
구조물 위에 포토레지스트를 증착시킨다. 트렌치에서 산화물층 및, 기판상의 질화물층의 일부를 노출시키도록 포토레지스트를 패턴화시키므로써, 적어도 포토레지스트의 일부가 깊은 트렌치를 오버랩한 채로 남아있게 된다. 트렌치들 사이의 기판상의 질화물층의 일부를 선택적으로 제거한다. 트렌치에서 산화물층의 일부 및, 트렌치들 사이의 기판의 일부를 선택적으로 제거한다. 트렌치들 사이의 기판상의 질화물층을 제거하므로써 생성된 공간 및, 트렌치에서 산화물층의 일부에 산화물을 증착시킨다. 그후, 산화물을 평탄화시킨다. 기판의 표면상에 남아있는 질화막을 제거한다. 적어도 하나의 깊은 트렌치 위에 트랜지스터 디바이스를 형성한다.
또한, 본 발명은 전술한 공정에 의해 형성된 반도체 디바이스를 포함한다. 본 발명에 따르는 반도체 디바이스는 전술한 공정에 따라 형성될 수 있다. 이 대신에, 다른 공정을 사용하여 본 발명에 따르는 반도체 디바이스를 형성할 수 있다.
본 발명에 따르는 반도체 디바이스는 기판을 포함한다. 기판에 적어도 한 쌍의 깊은 트렌치를 배치한다. 깊은 트렌치는 전술한 바와 같이 평행하거나 혹은 대체로 평행할 수 있다. 각각의 깊은 트렌치에 트렌치 필을 배치할 수 있다. 트렌치들 사이에 격리 영역을 배치할 수 있다.
본 발명은 다수 쌍의 깊은 트렌치를 포함할 수 있다. 각 쌍은 전술한 바와 같이, 각 쌍의 깊은 트렌치와 관련하여 각각의 기판에 매립형 플레이트 구조물을 배치할 수 있다.
각 깊은 트렌치의 적어도 벽의 일부에 칼라 영역을 정렬시킨다. 칼라는 각깊은 트렌치의 상부의 부근에서 각 깊은 트렌치에 배치될 수 있다. 칼라는 유전 물질로써 형성될 수 있다. 유전 물질은 산화물일 수 있다. 사용할 수 있는 유전 물질의 일 예는 실리콘 산화막 SiO2일 수 있다.
각각의 깊은 트렌치 필 및 각각의 칼라 위에서 각각의 깊은 트렌치를 완전히 가로질러 매립형 스트랩을 연장시킨다. 각각의 깊은 트렌치에서 각각의 매립형 스트랩위에 유전체 영역을 오버레이할 수 있다. 각 스트랩과 각 유전체 영역 사이에 라이너를 배치할 수 있다.
적어도 하나의 깊은 트렌치 위에 트랜지스터 디바이스 및 상호접속 구조물을 형성할 수 있다.
깊은 트렌치로부터 멀리 떨어진 기판 내에 지지 구조물을 형성할 수 있다. 지지 구조물 격리 트렌치를 유전 물질로 채울 수 있다. 유전 물질은 산화물일 수 있다. 사용할 수 있는 산화물의 일 예는 실리콘 산화막 SiO2일 수 있다.
도 15에서, 어레이 영역은 영역(60)으로 도시되고, 지지 구조물은 영역(61)로 도시되어 있다. 본 발명에 따르는 반도체 디바이스의 각 영역을 포함하는 물질은 본 발명의 공정과 관련하여 전술한 바와 같을 수 있다.
본 발명의 장점들은 깊은 트렌치 패턴 레벨로 중요한 AA 패턴 레벨 정렬에만 반드시 의존할 필요는 없다. AA 패턴 파트가 깊은 트렌치를 오버랩하는 한, 스트랩을 제공할 수 있다. 또한, 본 발명에 따라서, AA 레벨과 깊은 트렌치 레벨 사이의 중요한 오버랩 공차가 증가하므로, 깊은 트렌치를 보다 작은 직경으로 만들 수 있다.
본 발명에 따르면, 액티브 영역 포토레지스트 패턴이 액티브 영역으로부터 스트랩을 통해 깊은 트렌치 저장 캐패시터로의 양호한 전도 경로를 보장하기 위해 단지 깊은 트렌치 위의 트렌치 상부 구조물의 에지를 커버할 필요가 있으므로, 종래 기술의 방법 및 구조물에 따른 것 보다는 상당량의 오정렬이 허용될 수 있다. 본 발명에 따르면, 도 2 및 도 3에 도시된 실시예와는 달리, 얕은 트렌치 격리부는 백투백(back-to-back) 트렌치들 사이에만 놓여질 수 있고, 도 2 및 도 3에 도시된 바와 같이 DRAM 셀에서와 같은 스트랩 폭으로 컷팅되지 않을 것이다. 또한, 본 발명은 액티브 영역과 깊은 트렌치 패턴을 병합하므로써 매립형 스트랩 저항의 액티브 영역 - 깊은 트렌치 오버레이 감도를 제거하는 데 도움이 될 수 있다.
본 발명의 전술한 설명은 본 발명을 예시하고 기술하였다. 또한, 본 발명의 개요는 본 발명의 바람직한 실시예를 도시하고 기술하였지만, 전술한 바와 같이, 본 발명은 다른 각종 결합, 변형을 할 수 있으며, 전술한 내용 및/또는 통상의 지지식과 같이 본 명세서에 기술된 바와 같은 본 발명의 범주내에서 변경 또는 변형을 행할 수 있다. 전술한 실시예는 본 발명을 실행하기 위한 최선의 형태를 설명하기 위한 것일 뿐이므로, 당업자라면 본 발명의 특정한 응용 또는 사용에 의해 필요한 각종 변형을 한 다른 실시예를 사용할 수 있다는 것을 알 수 있을 것이다. 따라서, 상세한 설명은 본 명세서에 개시된 형태로 본 발명을 제한하려는 것은 아니다. 또한, 첨부된 특허청구의 범위는 대체 실시예를 포함하도록 구성된다는 것을 알아야 한다.
본 발명은 매립형 스트랩 형성을 위해 충분한 트렌치 폭을 보장하도록 얕은 트렌치 격리 패턴이 깊은 트렌치에 자기정렬되도록 만드는, 깊은 트렌치와 액티브 영역 간의 오버레이 함수로서 MINT 매립형 스트랩 저항값에 역점을 두고 있다.
본 발명의 일 양상은 깊은 트렌치에 자기정렬되는 액티브 영역 및 얕은 트렌치 격리부를 형성하기 위한 공정을 제공한다.
본 발명의 다른 양상은 전술한 공정에 의해 형성된 반도체 디바이스를 제공한다.

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  21. 깊은 트렌치에 자기정렬되는 액티브 영역(an active area) 및 얕은 트렌치 격리부를 형성하기 위한 방법에 있어서,
    기판 내에, 상기 기판의 표면상의 제 1 유전층을 관통하는 적어도 한쌍의 인접한 깊은 트렌치를 형성하는 단계와,
    각각의 깊은 트렌치의 적어도 측벽의 일부상에 유전성 칼라를 제공하는 단계와,
    상기 깊은 트렌치를 충진하는 단계와,
    상기 충진된 트렌치 필의 상부면을 리세스(recess)하는 단계와,
    상기 트렌치 칼라의 일부를 에칭하는 단계와,
    상기 트렌치 필 상에 그리고, 상기 리세스된 트렌치 칼라 내에 스트랩 물질을 증착시키는 단계와,
    상기 스트랩 물질, 상기 기판 및, 상기 제 1 유전층의 노출 표면상에 제 2 유전층을 증착시키는 단계와,
    상기 구조물을 평탄화시켜 상기 제 2 유전층의 일부를 제거하므로써, 상기 제 2 유전층은 상기 깊은 트렌치에서만 남아있게 되는 단계와,
    포토레지스트층을 증착시키는 단계와,
    상기 깊은 트렌치에서 상기 제 2 유전층의 일부 및 상기 제 1 유전층의 일부를 노출시키기 위해 상기 포토레지스트를 패턴화시키므로써, 적어도 포토레지스트의 일부만이 상기 깊은 트렌치를 오버랩한 채 남아있는 단계와,
    상기 트렌치들 사이의 상기 제 1 유전층의 일부를 선택적으로 제거하는 단계와,
    상기 트렌치들 사이의 기판의 일부를 선택적으로 제거하는 단계와,
    상기 제 1 유전층의 일부 및 상기 제 2 유전층의 일부를 제거하므로써 생성된 공간에 제 3 유전층을 증착 및 평탄화시키는 단계와,
    남아있는 상기 제 1 유전층의 부분을 제거하는 단계
    를 포함하는 방법.
  22. 제 21 항에 있어서,
    상기 깊은 트렌치쌍과 관련하여 상기 기판에 매립형 플레이트를 형성하는 단계를 더 포함하는 방법.
  23. 제 21 항에 있어서,
    적어도 한 쌍의 깊은 트렌치 위에 트랜지스터 디바이스를 형성하는 단계를 더 포함하는 방법.
  24. 제 21 항에 있어서,
    상기 칼라의 상부면을 에칭하는 데 습식 에칭 공정을 사용하는 방법.
  25. 제 21 항에 있어서,
    상기 칼라를 형성하는 데 저압 화학 기상 증착법을 사용하는 방법.
  26. 제 21 항에 있어서,
    상기 스트랩 물질, 상기 기판 및 상기 제 1 유전층의 노출 표면상에 라이너를 증착시키는 단계를 더 포함하고, 상기 제 2 유전층은 상기 라이너상에 증착되고, 상기 라이너의 일부 및 상기 제 2 유전층의 일부는 상기 평탄화 동안 제거되는 방법.
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  28. 깊은 트렌치에 자기정렬되는 액티브 영역 및 얕은 트렌치 격리부를 형성하기 위한 방법에 있어서,
    표면상에 질화물층을 가진 기판을 제공하는 단계와,
    상기 질화막 및 상기 기판을 통해 적어도 한 쌍의 인접한 깊은 트렌치를 형성하는 단계와,
    각각의 트렌치의 적어도 측벽의 일부에 산화물 칼라를 제공하는 단계와,
    상기 트렌치를 충진하는 단계와,
    상기 충진된 트렌치 필의 상부면을 리세스하는 단계와,
    상기 트렌치 칼라의 일부를 에칭하는 단계와,
    상기 트렌치 필 상에 그리고, 상기 리세스된 트렌치 칼라 위에 스트랩 물질을 증착시키는 단계와,
    상기 스트랩 물질, 상기 기판 및, 상기 기판상의 질화물층의 노출 표면상에 산화물층을 증착시키는 단계와,
    상기 산화물층의 일부를 제거하기 위해 상기 구조물을 평탄화시키므로써, 상기 산화물층이 상기 트렌치에만 남아있게 되는 단계와,
    상기 구조물 위에 포토레지스트를 증착시키는 단계와,
    상기 트렌치에서 상기 산화물층의 일부 및, 상기 기판상의 상기 질화물층의 일부를 노출시키기 위해 상기 포토레지스트를 패턴화시키므로써, 적어도 상기 포토레지스트의 일부는 상기 깊은 트렌치를 오버랩한 채로 남아있는 단계와,
    상기 트렌치들 사이의 상기 기판상의 상기 질화물층의 일부를 선택적으로 제거하는 단계와,
    상기 트렌치들 사이의 상기 기판의 일부를 선택적으로 제거하는 단계와,
    상기 트렌치들 사이에서 상기 기판상의 상기 질화물층을 제거하므로써 생성된 공간에 그리고, 상기 트렌치에서 상기 산화물층의 일부에 산화물을 증착 및 평탄화시키는 단계와,
    상기 기판의 표면상에 남아있는 질화막을 제거하는 단계와,
    상기 깊은 트렌치중의 하나 위에 트랜지스터 디바이스를 형성하는 단계를 포함하는 방법.
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