JP4362127B2 - 半導体素子の形成方法 - Google Patents

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Description

本発明は、半導体素子の形成方法に関し、特に、半導体素子のコンタクトを形成する方法に関するものである。
例えば、記憶装置、データを保存するダイナミックＲＡＭ（Dynamic Random Access Memory）、その他の種類などの半導体素子は、無数のアプリケーションで現在広く用いられている。
しかし、トランジスタおよびビット線コンタクトの従来の形成方法は、少なくとも２つのフォトリソグラフィープロセスを必要とし、マスクまたはレチクルに関連する高製造コストを招く。また、コンデンサ、活動領域、トランジスタおよびビット線コンタクトを含む４つのフォトリソグラフィープロセスの間で生じる深刻な調整不良も、製造環境に影響する。特に、ダイナミックＲＡＭの寸法の収縮とともにこれらの不具合は深刻さを増す可能性がある。よって、記憶装置のワード線およびビット線コンタクトを形成する新しい方法が必要である。
そこで、本発明は、前記課題を解決する半導体素子の形成方法を提供することを目的とする。
半導体素子の形成方法の模範的な実施形態は、凹型ゲートと深溝コンデンサ素子（deep trench capacitor devices）とを有する基板を提供するステップを含む。凹型ゲートの突出部と深溝コンデンサ素子の上部とは露呈される。スペーサは上部と突出部との側壁に形成される。導電材料の埋込部は、スペーサの間の間隙に形成される。基板、スペーサおよび埋込部は、パターン化され、平行浅溝を形成し、活動領域を定義する。誘電材料層は、浅溝に形成され、いくつかの埋込部は、埋込コンタクト（buried contacts）として機能することができる。なお、平行浅溝とは、略平行な浅溝を意味する。
本発明の半導体素子のコンタクトを形成する方法によれば、記憶装置のワード線とビット線コンタクトを形成することで、従来の問題点を解決することができ、且つ、製造コストを低減することができる。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照しながら、詳細に説明する。
この説明書では、“基板の上方（overlying the substrate）”、“層の上方（above the layer）”、または“膜上の（on the film）”などの表現は、中間層の存在に関係なく、単に、基層の表面に対する相対的な位置関係を示している。よって、これらの表現は、層の直接接触のみを指しているのでなく、１つまたは２つ以上の積層の未接触状態も示している。
図１に示すように、基板１００が提供される。基板１００は、深溝コンデンサ素子１０２を有し、深溝コンデンサ素子１０２の上部１０４は、基板１００の表面上に突出している。パッド層１０６と、窒化ケイ素（ＳｉＮ）などの誘電体キャップ層１０８とは、深溝コンデンサ素子１０２の上部１０４の側壁に形成される。誘電体キャップ層１０８の形状は、陥凹域を有し、実質的に深溝コンデンサ素子１０２に隣接する２つの上部１０４の間に形成される。よって、誘電体キャップ層１０８、パッド層１０６および基板１００は、自己整合され、且つ、エッチングされて深溝コンデンサ素子１０２の間に凹型溝１１０を形成することができる。
図２に示すように、凹型溝１１０に隣接した基板１００は、ドープされて凹型溝１１０（図１参照）を囲むチャネル域１１４を形成する。続いて、好ましくは、酸化ケイ素を含むゲート誘電体層１１６が基板１００上の凹型溝１１０（図１参照）に形成される。例えば、ポリシリコン、タングステン、ケイ化タングステンなどの導電物質が凹型溝１１０に充填され、凹型ゲート電極１１８を形成する。外拡散域１２２は、ゲート誘電体層１１６を形成する熱プロセスおよび／または後に続くプロセスにおけるその他の熱プロセスの間に形成される。
深溝コンデンサ素子１０２の上部１０４、誘電体キャップ層１０８（図１参照）および凹型ゲート電極１１８の上面は、平坦化される。続いて、誘電体キャップ層１０８は、選択的なウェットエッチングによって除去され、深溝コンデンサ素子１０２の上部１０４と凹型ゲート電極１１８の突出部１２０とを露呈する。この平坦化法は、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）プロセス、ブランケット（ｂｌａｎｋｅｔ）エッチバックプロセスまたは凹型（ｒｅｃｅｓｓ）エッチングプロセスを含む。凹型ゲート電極１１８の突出部１２０の上面は、深溝コンデンサ素子１０２の上部１０４と実質的に同じ平面にある。
図３に示すように、スペーサ１２４が上部１０４と突出部１２０との側壁に形成されて、その上に位置されたスペーサ１２４の間の空間１２６がセルフアライン（self-aligned）される。スペーサ１２４は、ＣＶＤ窒化ケイ素膜の堆積（デポジション）およびドライエッチバックによって形成され得る。よって、スペーサ１２４は、上部１０４と突出部１２０を囲み、且つ、基板１００は、深溝コンデンサ素子１０２、凹型トランジスタ（凹型ゲート１１２）および空間（環状空隙）１２６の外側に位置したスペーサ１２４によって覆われる。続いて、イオン注入が行われ、（凹型の）チャネル域１１４の両側と空間（環状空隙）１２６の下の基板１００とにソース／ドレイン域１２８を形成する。
図４に示すように、導電材料層（好ましくはドープしたポリシリコンまたは金属を含む）は、基板１００の上に形成され、スペーサ１２４の間の空間（間隙）１２６（図３参照）に充填される。次に、導電材料層、スペーサ１２４、深溝コンデンサ素子１０２および凹型ゲート１１２は、平坦化され、スペーサ１２４の間の空間（間隙）１２６（図３参照）に埋込部１３０を形成する。図４および図５に示すように、埋込部１３０は、深溝コンデンサ素子１０２の上部１０４を囲む。平坦化プロセスは、化学機械研磨（ＣＭＰ）プロセス、ブランケット（ｂｌａｎｋｅｔ）エッチバックプロセスまたは凹型（ｒｅｃｅｓｓ）エッチングプロセスを用いて達成することができる。
図５は、平坦化後の深溝コンデンサ素子１０２の上部１０４パターン、スペーサ１２４、埋込部１３０および凹型トランジスタ（凹型ゲート１１２）の突出部１２０の上面図を表している。
図５および図６を参照して説明を続ける。スペーサ１２４、埋込部１３０、深溝コンデンサ素子１０２および凹型ゲート１１２は、パターン化され、平行浅溝１３２を形成する。パターン化プロセスは、フォトリソグラフィープロセスとエッチングプロセスとを用いることで達成することができる。パターン化プロセスは、活動領域１３６を同時に定義し、隔離層を作り、トランジスタを絶縁する。平行浅溝１３２は、深溝コンデンサ素子１０２（図４参照）と凹型ゲート１１２（図４参照）とのパターン化した端に隣接する。言い換えれば、残りのスペーサ１２４と残りの埋込部１３０は、深溝コンデンサ素子１０２（図４参照）と凹型ゲート１１２（図４参照）との側辺でいくつかの領域に分けられる。よって、パターン化した埋込部１３４ａと１３４ｂとが形成され、パターン化した埋込部１３４ａは、埋込コンタクトまたは埋込ビット線コンタクトとして機能する。
続いて、誘電材料層が浅溝に形成される。誘電材料は、例えば、高密度プラズマ（ＨＤＰ：High Density plasma）プロセスによって堆積（デポジション）された酸化物であり、関連技術の浅溝の隔離構造を形成する。よって、誘電材料は、平坦化され、上部１０４、スペーサ１２４、パターン化した埋込部１３４ａ、１３４ｂおよび突出部１２０を露呈する。
以上、本発明の好適な実施形態を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
本発明の実施形態における埋め込み式溝を形成する方法を表している断面図である。 本発明の実施形態における突出部を有する埋め込み式トランジスタを形成する方法を表している断面図である。 本発明の実施形態におけるスペーサによって間隙を形成する方法を表している断面図である。 本発明の実施形態における埋込部（埋込ビット線コンタクト）を形成する方法を表している断面図である。 本発明の実施形態における深溝コンデンサ素子、凹型ゲート、スペーサおよび埋込部の配置を表している上面図である。 本発明の実施形態における浅溝、パターン化した深溝コンデンサ素子、パターン化した凹型ゲート、パターン化したスペーサおよびパターン化した埋込部の配置を表している上面図である。
符号の説明
１００ 基板
１０２ 深溝コンデンサ素子
１０４ 上部
１０６ パッド層
１０８ 誘電体キャップ層
１１０ 凹型溝
１１２ 凹型トランジスタ（凹型ゲート）
１１４ チャネル域
１１６ ゲート誘電体層
１１８ 凹型ゲート電極
１２０ 突出部
１２２ 外拡散域
１２４ スペーサ
１２６ 空間（環状空隙）
１２８ ソース／ドレイン域
１３０ 埋込部
１３２ 平行浅溝
１３４ａ、１３４ｂ パターン化した埋込部
１３６ 活動領域

Claims (26)

  1. 凹型ゲートと深溝コンデンサ素子（deep trench capacitor devices）とを有し、前記凹型ゲートの突出部と前記深溝コンデンサ素子の上部とが露呈される基板を提供するステップと、
    前記上部と前記突出部との側壁にスペーサを形成するステップと、
    前記スペーサの間の間隙に導電材料の埋込部を形成するステップと、
    前記基板、前記スペーサおよび前記埋込部をパターン化し、平行浅溝を形成し、活動領域を定義するステップと、
    前記浅溝に誘電材料層を形成するステップと、を含み、
    前記パターン化と定義のステップにおいて、前記パターン化されたスペーサと前記パターン化された埋込部は前記深溝コンデンサ素子と前記凹型ゲートとの側辺で別々の領域に分けられ、前記パターン化された埋込部は埋込コンタクトとして機能する
    ことを特徴とする半導体素子の形成方法。
  2. 前記スペーサは、窒化ケイ素（ＳｉＮ）を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
  3. 前記導電材料は、ポリシリコンを含むことを特徴とする請求項１に記載の半導体素子の形成方法。
  4. 前記スペーサは、前記深溝コンデンサ素子の上部を更に囲むことを特徴とする請求項１に記載の半導体素子の形成方法。
  5. 前記誘電材料は、酸化物を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
  6. 前記基板、前記スペーサおよび前記埋込部のパターン化は、フォトリソグラフィープロセスとエッチングプロセスとを含むことを特徴とする請求項１に記載の半導体素子の形成方法。
  7. 前記平行浅溝は、前記深溝コンデンサ素子と前記凹型ゲートとのパターン化した端に隣接して形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
  8. 前記埋込コンタクトは、ビット線コンタクトを含むことを特徴とする請求項１に記載の半導体素子の形成方法。
  9. 凹型ゲートと深溝コンデンサ素子（deep trench capacitor devices）とを有し、前記凹型ゲートの突出部と前記深溝コンデンサ素子の上部とが露呈される基板を提供するステップと、
    前記上部と前記突出部との側壁にスペーサを形成するステップと、
    前記基板の上に導電材料層を形成するステップと、
    前記スペーサの間の間隙に埋込部を形成するために前記導電材料層を平坦化するステップと、
    前記基板、前記スペーサ、前記埋込部、前記深溝コンデンサ素子および前記凹型ゲートをパターン化し、平行浅溝を形成し、活動領域を定義するステップと、
    前記浅溝に誘電材料層を形成するステップと、を含み、
    前記パターン化と定義のステップにおいて、前記パターン化されたスペーサと前記パターン化された埋込部は前記パターン化された深溝コンデンサ素子と前記パターン化された凹型ゲートとの側辺で別々の領域に分けられ、前記パターン化された埋込部は埋込コンタクトとして機能する
    ことを特徴とする半導体素子の形成方法。
  10. 前記スペーサは、窒化ケイ素（ＳｉＮ）を含むことを特徴とする請求項９に記載の半導体素子の形成方法。
  11. 前記導電材料は、ポリシリコンを含むことを特徴とする請求項９に記載の半導体素子の形成方法。
  12. 前記平坦化の方法は、化学機械研磨（ＣＭＰ）、ブランケット（ｂｌａｎｋｅｔ）エッチバックまたは凹型（ｒｅｃｅｓｓ）エッチングを含むことを特徴とする請求項９に記載の半導体素子の形成方法。
  13. 前記スペーサは、前記深溝コンデンサ素子の上部を更に囲むことを特徴とする請求項９に記載の半導体素子の形成方法。
  14. 前記誘電材料は、酸化物を含むことを特徴とする請求項９に記載の半導体素子の形成方法。
  15. 前記基板のパターン化は、フォトリソグラフィープロセスとエッチングプロセスとを含むことを特徴とする請求項９に記載の半導体素子の形成方法。
  16. 前記平行浅溝は、前記深溝コンデンサ素子と前記凹型ゲートとのパターン化した端に隣接して形成されることを特徴とする請求項９に記載の半導体素子の形成方法。
  17. 前記埋込コンタクトは、ビット線コンタクトを含むことを特徴とする請求項９に記載の半導体素子の形成方法。
  18. 凹型ゲートと深溝コンデンサ素子（deep trench capacitor devices）とを有し、前記凹型ゲートの突出部と前記深溝コンデンサ素子の上部とが露呈される基板を提供するステップと、
    前記上部と前記突出部の側壁にスペーサを形成するステップと、
    前記基板の上に導電材料層を形成するステップと、
    前記スペーサの間の間隙に埋込部を形成するために前記導電材料層、前記スペーサ、前記深溝コンデンサ素子および前記凹型ゲートを平坦化し、前記深溝コンデンサ素子の前記上部は、前記埋込部によって囲まれるステップと、
    前記基板、前記スペーサ、前記埋込部、前記深溝コンデンサ素子および前記凹型ゲートをパターン化し、平行浅溝を形成し、活動領域を定義するステップと、
    前記浅溝に誘電材料層を形成するステップと、を含み
    前記パターン化と定義のステップにおいて、前記パターン化されたスペーサと前記パターン化された埋込部は前記パターン化された深溝コンデンサ素子と前記パターン化された凹型ゲートとの側辺で別々の領域に分けられ、前記パターン化された埋込部は埋込コンタクトとして機能する
    ことを特徴とする半導体素子の形成方法。
  19. 前記スペーサは、窒化ケイ素（ＳｉＮ）を含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
  20. 前記導電材料は、ポリシリコンを含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
  21. 前記平坦化の方法は、化学機械研磨（ＣＭＰ）、ブランケット（ｂｌａｎｋｅｔ）エッチバックまたは凹型（ｒｅｃｅｓｓ）エッチングを含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
  22. 前記スペーサは、前記深溝コンデンサ素子の上部を更に囲むことを特徴とする請求項１８に記載の半導体素子の形成方法。
  23. 前記誘電材料は、酸化物を含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
  24. 前記基板のパターン化は、フォトリソグラフィープロセスとエッチングプロセスとを含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
  25. 前記平行浅溝は、前記深溝コンデンサ素子と前記凹型ゲートとのパターン化した端に隣接して形成されることを特徴とする請求項１８に記載の半導体素子の形成方法。
  26. 前記埋込コンタクトは、ビット線コンタクトを含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1851922B (zh) * 2005-04-22 2011-05-11 松下电器产业株式会社 半导体装置及其制造方法
KR100600044B1 (ko) * 2005-06-30 2006-07-13 주식회사 하이닉스반도체 리세스게이트를 구비한 반도체소자의 제조 방법
US7439135B2 (en) * 2006-04-04 2008-10-21 International Business Machines Corporation Self-aligned body contact for a semiconductor-on-insulator trench device and method of fabricating same
US7351634B2 (en) * 2006-05-25 2008-04-01 United Microelectronics Corp. Trench-capacitor DRAM device and manufacture method thereof
TWI419266B (zh) * 2007-07-03 2013-12-11 Nanya Technology Corp 半導體裝置之製造方法
US7952138B2 (en) * 2007-07-05 2011-05-31 Qimonda Ag Memory circuit with field effect transistor and method for manufacturing a memory circuit with field effect transistor
KR101561061B1 (ko) 2009-04-10 2015-10-16 삼성전자주식회사 돌출형 소자 분리막을 가지는 반도체 소자
CN102468128B (zh) * 2010-11-09 2013-09-11 上海华虹Nec电子有限公司 深沟槽多晶硅形成方法
KR102171267B1 (ko) 2014-01-28 2020-10-28 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
US9293527B1 (en) * 2014-12-03 2016-03-22 Force Mos Technology Co., Ltd. Super-junction trench MOSFET structure
US9412810B2 (en) * 2014-12-03 2016-08-09 Force Mos Technology Co., Ltd. Super-junction trench MOSFETs with closed cell layout having shielded gate
US9337328B1 (en) * 2014-12-03 2016-05-10 Force Mos Technology Co., Ltd. Super-junction trench MOSFETs with closed cell layout
US11742402B2 (en) * 2021-07-21 2023-08-29 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929477A (en) * 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array
US6331459B1 (en) * 1999-02-18 2001-12-18 Infineon Technologies Ag Use of dummy poly spacers and divot fill techniques for DT-aligned processing after STI formation for advanced deep trench capacitor DRAM
US6288422B1 (en) * 2000-03-31 2001-09-11 International Business Machines Corporation Structure and process for fabricating a 6F2 DRAM cell having vertical MOSFET and large trench capacitance
US6355518B1 (en) 2000-09-05 2002-03-12 Promos Technologies, Inc. Method for making a DRAM cell with deep-trench capacitors and overlying vertical transistors
TW544911B (en) * 2001-04-26 2003-08-01 Toshiba Corp Semiconductor device
US6727540B2 (en) * 2002-08-23 2004-04-27 International Business Machines Corporation Structure and method of fabricating embedded DRAM having a vertical device array and a bordered bitline contact
US6707095B1 (en) * 2002-11-06 2004-03-16 International Business Machines Corporation Structure and method for improved vertical MOSFET DRAM cell-to-cell isolation
DE10261145A1 (de) * 2002-12-27 2004-07-22 Advanced Micro Devices, Inc., Sunnyvale Verbesserter Transistor mit abgesenktem Gate und ein Verfahren zur Herstellung desselben
KR100539276B1 (ko) * 2003-04-02 2005-12-27 삼성전자주식회사 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법
TWI223385B (en) * 2003-09-04 2004-11-01 Nanya Technology Corp Trench device structure with single side buried strap and method for fabricating the same
US6844591B1 (en) 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
US7241659B2 (en) * 2003-09-25 2007-07-10 Promos Technologies, Inc. Volatile memory devices and methods for forming same
KR100500472B1 (ko) * 2003-10-13 2005-07-12 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 형성방법
US7015092B2 (en) * 2003-12-18 2006-03-21 Infineon Technologies North America Corp. Methods for forming vertical gate transistors providing improved isolation and alignment of vertical gate contacts
US7256441B2 (en) * 2005-04-07 2007-08-14 Infineon Technologies Ag Partially recessed DRAM cell structure
US8015092B2 (en) * 2007-07-24 2011-09-06 Hartford Fire Insurance Company Method and system for a deferred variable annuity with lifetime benefit payments governed by an age-based withdrawal percent

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