TWI300973B - Method for forming a semiconductor device - Google Patents
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Description
1300973 九、發明說明： 【發明所屬之技術領域】 本發明係有關於-辭導體元件之製造㈣， 關於-種轉體元叙製造減的雜。 km 【先前技術】 導體讀，如記憶體元件、用以資料儲存之動態隨機存取記憶 -(Dynamic Random Access Memory, DRAM) ^ ^ 為目前所廣泛使用，且許多申請案正進行此方面之研究。、’、 ，。而傳、、A上電Ba體及位元線插塞的方法需要至少兩道微影 裝私’其導致侧光罩之高製造成本。於四道微影製程之間所造成之 嚴重的對準誤差，其包含電容、主動區、電晶體、及位元線插塞等四 道製程階段，且亦影_製輯境，_地，_祕賴存取記憶 -尺寸的縮減這種失敗率會i趨嚴重。據此，目前所需的是提供一 種兄憶體7G件之字元線及位元雜塞的製造方法。 【發明内容】 3本發明為提供-種轉·件的製造方法。本發明之—實施例為 提供-種形成半導體元件之方法，其包括提供_具有嵌壁式閘極與深 2槽電容元件於基底之中，其暴露岐壁式.之突出部與深溝槽電 谷轉之上部，且於上部及突出狀舰形成間雜，並於間隙壁間 之間隙形成-由導f材料組成之埋人層，另對基底、間雜、及埋入 層進仃贿化以形成平行之淺賴結構進而定義絲區，以及於淺溝 槽結構内形成-介電材料層，而其中部分埋人層可作為埋入插塞。 〇548-A5〇483-TWf/AU94〇43/Jyliu 5 •1300973 【實施方式】 本發明將藉由以下雜佳具體實施_作更進—步地詳細說 明，但這些具體實施例僅是作為舉例說明，而_以限定本發明之範 疇。 本發明說明書中，諸如「存在於基底上方（〇v吻ing the substrate)」、「在層之上方（ab〇vethelayer)」、或「位於膜上— the film)」僅表示相對於基底層之表面的相對位置關係，並無關乎中 間層的存在與否。據此，此種表示不僅指出—或多層直接接觸之狀 怨’且指出一或多層之未接觸狀態。 請參考第1圖，先行形成一基底100，於基底1〇〇内係具有深溝 槽電容元件102，且深溝槽電容元件102之上部1〇4乃位於基底1〇〇 之表面，墊層106及如氮化矽（SiN)等之介電覆蓋層1〇8係形成於 洙溝槽電容元件1〇2上部1〇4之側壁，介電覆蓋層1〇8為具有凹陷區 (concave area)，此凹陷區係實質上位於兩鄰近深溝槽電容之上部 104之間的中間位置。是以，可對介電覆蓋層1〇8、墊層1〇6、及基 底100進行自行對準且蝕刻製程以形成位於溝槽電容元件102之間的 嵌壁式溝槽110。 請參考第2圖，對鄰接嵌壁式溝槽110之基底1〇〇。進行摻雜以 形成環繞嵌壁式溝槽110之通道區域114，接著，形成一閘極介電層 116，較佳地為包含氧化矽，於基底1〇〇上之嵌壁式溝槽n〇之内， 再填充一導電材料，如多晶矽、鎢、矽化鎢，於嵌壁式溝槽u〇以形 成甘欠壁式閘極118。於形成閘極介電層116之熱製程及/或其他後續製 程所發生的熱製程其間，隨之形成外擴散區域（outdiffUsi〇nregi()n) 122。 對深溝槽電容元件102之上部104、介電覆蓋層108、谈壁式閘 〇548-A5〇483-TWf/AU94〇43/Jyliu 6 -Ί300973 極118—之上部進行平坦化製程，接著，以選擇性濕式餘刻製程進行介 電覆蓋層108的移除以顯露深溝槽電容元件102之上部104及嵌壁式 閘極m之突出部⑽。此平坦化方法係包括化學機械研磨製程、^ 覆式回蝕刻、或凹蝕蝕刻製程。嵌壁式閘極118之突出部120的上表 面實質上係與深溝槽電容元件1〇2之上部刚為同等平面。 请參考第3圖，間隙壁m係形成於上部1〇4及突出部12〇之側 壁，如此一來，位於其上的間隙壁124間之空隙126則可自行對準， 其中間隙壁124可藉由沈積及對化學氣相沈積氮化秒薄膜進行乾式 回侧製程而形成。是以，間隙壁124乃圍住上部刚及突出部12〇, 且可以深溝槽電容元件1G2、嵌壁式電晶體112、及位於環形空隙 (circular spaces) 126外之間隙壁124覆蓋基底1〇〇，接著進行離子 佈植以於_式通道區域114之相反側及其環形空隙126下方 極/汲極區域128。 、 请參考第4圖及第5圖，一導電材料層，較佳為包含以摻雜之 多晶石夕或金屬，係形成於基底卿之上，並填充於間隙壁124間之空 隙126。其後’對導電材料層、間隙壁124、深溝槽電容元件ι〇2、 及嵌壁式閘極112進行平坦化製程以於間隙壁124間之空隙126内形 成埋入層130 ’如第4及5圖所示，此埋入層13〇鱗繞於深溝槽電 谷兀件102之上部1〇4。此平坦化方法係使用化學機械研磨製程、毯 覆式回蝕刻、或凹蝕蝕刻製程以達成。 第5圖顯示一俯視示意圖，其繪示於平坦化製程後的深溝槽電容 元件102之上部1〇4圖案、間隙壁124、埋入層13〇、及嵌壁式電晶 體112之突出部120。 請參考第5圖及第6圖，對間隙壁124、埋入層13〇、深溝槽電 容兀件舰、及散壁式閘極m進行圖案化製程以形成平行淺溝槽 〇548-A5〇483-TWf/AU94043 / Jyliu 7 •1300973 132，圖案化製程可藉由微影及蝕刻製程而達成。圖案化製種同時口 定義出主動區域136且製造隔離層以隔絕電晶體。平行淺溝槽13:係 接鄰深溝槽電容元件102及嵌壁式間極II2之圖案化邊緣區域。換句乎、 話說，此最終得到之間隙壁⑶及埋入層130係分別位於深溝槽電容 102及嵌壁式閘極112側邊之數個區域，因此，則形成圖案化之埋入 * 層13如及134b，且圖案化之埋入層134a係作為埋入插塞或埋入位元 . 線插塞。 介電材料層係形成於淺溝槽之内，介電材料可為藉由高密度電裝 ， （HDP)製程沈積而得之氧化物以形成相關技藝所述之淺溝槽隔離結 構’最終，對介電材料進行平坦化以顯露上部1〇4、間隙壁124、圖 案化埋入層134、及突出部120。 雖然本發明已啸佳實施觸露如上，然其並非用以限定本發 明’任何熟習此技藝者，在不脫離本發明之精神和範圍内，當可作些 許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所 界定者為準。
〇548-A5〇483-TWf/AU94〇43/Jyliu 8 *13*00973 【圖式簡單說明】 第1圖為-剖面示意圖’其繪示依據本發明之實施例所描述之欲 壁式溝槽的製造方法。 第2 _-剖面示意圖’其繪示依據本發明之實施綱描述具有 大出部之嵌壁式電晶體的製造方法。 第3圖為-剖面示意圖，其綠示依據本發明之實施例所描述以間 隙壁形成空隙的製造方法。
第4圖為-剖面示意圖，其繪示依據本發明之實施例所描述形成 埋入層（埋入位元線插塞）的製造方法。 第5圖為-俯視7F意圖，其繪示依據本發明之實施例所描述深溝 槽電谷元件、嵌壁式閘極、間隨、及埋人層之配置態樣。 第6圖為-俯視示意圖，其繪示依據本發明之實施例所描述淺溝 槽、圖案化深溝槽電容元件、圖案化嵌壁式閘極、圖案化嶋壁、及 圖案化埋入層之配置態樣。
【主要元件符號說明】 100〜基底； 104〜上部； 108〜介電覆蓋層； 112〜嵌壁式電晶體； 116〜閘極介電層； 120〜突出部； 124〜間隙壁； 128〜源極/汲極區域； 132〜平行淺溝槽； 136〜主動區域。 °548-A5〇483-TWf/AU94〇43/Jyliu 102〜深溝槽電容元件； 106〜塾層； 110〜嵌壁式溝槽； 114〜通道區域； 118〜散壁式閘極； 122〜外擴散區域； 126〜空隙； 130〜埋入層； 134a、134b〜圖案化埋入層；
Claims (1)
- I令年f月I β ;，:::乂楚X 期· 97年7月1日 1300973 第95100887號申請專利範圍修正本 十、申請專利範圍： 1.一種半導體元件的製造方法，包括： 提供一基底，其具有嵌壁式閘極與深溝槽電容元件，其中該 嵌壁式閘極之突出部與深溝槽電容元件之上部係露出於該/基底Y 於該上部及該突出部之侧壁形成間隙壁； ⑨該間隙壁間之間隙形成-由導電材料構成之複數埋入層； • 對該基底、該_壁、及該些埋人層進行圖案化以形成平0行 之淺溝槽結構進而定義出主動區；以及 , 於該淺溝槽結構内形成一介電材料層，其中一些埋入層係作 為埋入插塞。 2·如申請專利範圍第i項所述之半導體元件的製造方法，其 中該間隙壁係包括氮化矽。 3·如申請專利範圍第丨項所述之半導體元件的製造方法，呈 中該導電材料係包括多晶矽。 /、 4·如申明專利範圍帛J項所述之半導體元件的製造方法，其 中該間隙壁更進-步環繞於該深溝槽電容元件之上部周圍。 5·如申凊專㈣圍第i項所述之半導體元件的製造方法，盆 中該介電材料係包括氧化物。 /、 、6.如中凊專利範圍第i項所述之半導體元件的製造方法，其 中對該基底、該間隙壁、及該埋人層進行圖案化包括〆微影製程 及一姓刻製程。 -。如-申Μ專利範圍帛1項所述之半導體元件的製造方法，其 中該平仃/¾溝槽結構係形成於接鄰該深溝槽電容元件與該嵌壁 式閘極的圖案化邊緣。 8·如申請專利範圍第i項所述之半導體元件的製造方法，呈 中該埋人插塞係包括位元線插塞。 八 〇548-A5〇483.TWf/AU94〇43/Jyliu 10 1300973 第9駕887號精麵麵修正本 日期：97年7m日 9.一種半導體元件的製造方法，包括： 提供一基底，其具有嵌壁式閘極與深溝槽電容元件，其中該 後壁式閘極之突㈣與深溝槽電容元件之上部係露出於該基^ 於該上部及該突出部之側壁形成間隙壁； 於該基底上形成一導電材料層； • I該導電材料層進行平坦化製程以於該間隙壁間之間隙形 . 成複數埋入層； ^ 對該基底、該間隙壁、該些埋入層、該深溝槽電容元件、及 該喪壁式閘極進行圖案化以形成平行之淺溝槽結構進而 主動區；以及 於該淺溝槽結構内形成一介電材料層，其中一些埋入層係 為埋入插塞。 Θ ’、f 10. 如申請專利範圍第9項所述之半導體元件的製造方法， 其中該間隙壁係包括氮化矽。 11. 如中請專㈣圍第9項所述之半導體元件 其中該導電材料係包括多晶石夕。 12. 如申請專㈣圍第9項所述之半導體元件的製造方法， 其中該平坦化製程係包括化學機械研磨、毯覆式回 蝕刻製程。 ^凹蝕 13. 如申請專利範圍第9項所述之半導體元件的製造 其中該間隙壁更進-步環繞於該深溝槽電容元件之上部周圍。’ 14·如申請專㈣圍第9項所叙半㈣ 其中該介電材料係包括氧化物。 ]衣每方法， 15. 如申請專利範圍第9項所述之半導體元件的製 其中對該基底進行圖案化包括進行一微影製程及—钱刻呈。， 16. 如申請專利範圍第9項所述之半導體元件的製^方1。， ►548-A5〇483-TWf/AU94〇43/Jylii 11 1300973 第95100887號申請專利範圍修正本 日期·· 97年7月1日 其中該平行淺溝槽結構係形成於接鄰該深溝槽電容元 壁式閘極的圖案化邊緣。 瓜 17·如申請專利範圍第9項所述之半導體元件的製造方法， 其中該埋入插塞係包括位元線插塞。 18·—種半導體元件的製造方法，包括·· 山提供-基底，其具有後壁式閘極與深溝槽電容元件，其中該 -嵌壁式閘極之突出部與深溝槽電容元件之上部係露出於該基底 於該上部及該突出部之側壁形成間隙壁； | 於基底上形成一導電材料層； 對該導電材料層、該間隙壁、該深溝槽電容元件、及該嵌壁 ^閑極進行平坦化製程以於該間隙壁間之間隙形成複數埋入 曰，其中該些埋入層係圍繞該深溝槽電容元件之上部； 山對該基底、該間隙壁、該埋入層、該深溝槽電容元件、及該 2壁式閘極進行圖案化以形成平行之淺溝槽結構進而定義出主Λ 動區，以及 介電材料層，其中 些埋入層係fi 於該淺溝槽結構内形成 為埋入插塞。 19·如中請專利範圍第18項所述之半導體元件的製造方法 /、中該間隙壁係包括氮化矽。 料職_18韻叙半導^件的製造 其中該導電材料係包括多晶矽。 料職圍第18項所叙半導體元件的製造方法 ==域製㈣包括化學機械研磨、毯覆式回㈣、或㈣ 〇548-A5〇483-TWf/AU94〇43/Jyliu 12 1300973 第95100887號申請專利範圍修 23·如申請專利範圍第丨 、…日期：97年7月1日 其中該介電材料係包括氧化物、述之半導體元件的製造方法， 24. 如申請專利範圍 其中對該基底進行圖宰化勺、&之半導體元件的製造方法， 茶化包括一微影製程及一蝕列制护。 25. 如申請專利範圍第18 :衣耘 其中該平行淺溝槽# 半導體疋件的製造方法， 丁氏席糟、構彳請成於接鄰該深溝 •壁式閘極的圖案化邊緣。 谷兀件共該欺 26·如申睛專利範圍第18項所述之半導體元件 其中該埋入插塞係包括位元線插塞。 It万去，〇548-A5〇483-TWf/AU94〇43/Jyliu 13
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