KR19980025753A - 반도체 메모리장치 및 그 제조방법 - Google Patents
반도체 메모리장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR19980025753A KR19980025753A KR1019960043993A KR19960043993A KR19980025753A KR 19980025753 A KR19980025753 A KR 19980025753A KR 1019960043993 A KR1019960043993 A KR 1019960043993A KR 19960043993 A KR19960043993 A KR 19960043993A KR 19980025753 A KR19980025753 A KR 19980025753A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- interlayer insulating
- contact hole
- insulating film
- pad
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title abstract description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 49
- 238000003860 storage Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000000149 penetrating effect Effects 0.000 claims abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims description 31
- 239000010410 layer Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 11
- 230000010354 integration Effects 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
고집적 메모리소자의 제조를 가능하게 하는 반도체 메모리장치 및 그 제조방법에 대해 기재되어 있다. 이 반도체 메모리장치는, 1/4 피치씩 쉬프트(shift)되어 4개의 패턴마다 동일 패턴이 반복되도록 형성된 활성영역과, 활성영역에 형성된 소오스/ 드레인과, 소오스/ 드레인 사이의 반도체기판 상에 형성된 게이트전극과, 제1 층간절연막을 관통하는 제1 콘택홀을 통해 소오스와 접속된 패드와, 제1 및 제2 층간절연막을 관통하는 제2 콘택홀을 통해 드레인과 접속된 비트라인 및 제3 층간절연막을 관통하는 제3 콘택홀을 통해 패드와 접속되며, 각 셀 단위로 한정된 스토리지전극을 구비하는 것을 특징으로 한다. 따라서, 고집적화를 가능하게 하므로서 스토리지전극과 소오스영역을 접속시키는 콘택과 비트라인 사이의 스페이스 마아진을 확보할 수 있다.
Description
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 집적도 및 콘택 사이의 공정 마아진이 향상된 반도체 메모리장치 및 그 제조방법에 관한 것이다.
반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 특히 1개의 메모리 셀(memory cell)을 1개의 캐패시터(capacitor)와 1개의 트랜지스터(transitor)로 구성함으로써 고집적화에 유리한 디램(DRAM; Dynamic Random Access Memory)의 괄목할만한 발전이 이루어져 왔다.
이 DRAM의 개발중 최근 256Mb DRAM을 위해 몇 가지의 트렌치(trench)형 캐패시터 셀 또는 스택(stack)형 캐패시터 셀이 개발되었다. 그러나, 이러한 캐패시터 셀의 형성방법들은 복잡한 공정처리에도 불구하고 1.5V의 동작전압에서 0.5㎛2의 셀 크기에 대하여 평가해 본 결과 여전히 셀 캐패시턴스(capacitance)가 부족한 문제점이 대두되고 있다. 더욱이, 충분한 얼라인먼트 마아진 (alignment margin)을 갖도록 한 캐패시터 셀의 레이아웃(layout)은 토포그래피(topography) 상에서 큰 단차를 일으키는 원인이 될 뿐만 아니라, 10f2이하로 셀을 감소시키기 어렵게 만들고 있다(여기에서, f는 최소 피쳐 사이즈 (minimum feature size)이다). 따라서, 사진식각 공정 상의 어려움이 또 다른 장애로 등장하고 있다.
도 1은 메모리 셀의 집적도를 향상시키기 위하여 제안된 종래의 일 방법을 설명하기 위한 레이아웃도이다(참고문헌; IEDM 1990, A Capacitor -Over-Bit line(COB) Cell with a Hemispherical-Grain Storage Node for 64Mb DRAMs).
도 1에서, 참조번호 5는 활성영역을 한정하기 위한 마스크패턴을, 10은 워드라인을 형성하기 위한 마스크패턴을, 15는 스토리지 전극과 트랜지스터의 소오스영역을 중간접속시키기 위한 패드(pad)를 형성하기 위한 마스크패턴을, 20은 스토리지 전극과 트랜지스터의 소오스영역을 접속시키기 위한 콘택홀을 형성하기 위한 마스크패턴을, 그리고 25는 비트라인과 트랜지스터의 드레인을 접속시키기 위한 콘택홀을 형성하기 위한 마스크패턴을 각각 나타낸다.
상기 도 1을 참조하면, 상기한 종래의 메모리 셀은 2칸마다 활성영역 패턴이 반복되는 하프-피치 폴디드 비트라인 셀 (half-pitch folded bit line cell)이다. 이러한 하프-피치 폴디드 비트라인 셀에서는 패드(pad)가 스토리지 전극과 소오스영역을 접속시키기 위한 콘택(이하, BC(Baried Contact)라 칭함) 부분을 충분히 오버랩(overlap)해야 한다. 그러나, 도 1에 의하면 셀 어레이의 중앙부에 형성되는 비트라인과 드레인영역을 접속시키는 콘택(이하, DC(Direct Contact)라 칭함)과 BC 패드 사이의 스페이스(space) 마아진에 제약을 받게 된다. 또한, 상기 패드의 모서리부분(참조부호 A)은 실제 패턴 형성 후에 라운딩(rounding)되므로 패드를 형성하기 위한 충분한 면적의 확보가 어렵다.
상기한 BC 패드와 DC 사이의 스페이서 마아진의 제약은 치명적인 것으로, 최소 피쳐 사이즈(minimum feature size)를 f라고 했을 때, 도 2에 도시된 바와 같이, DC(25)의 사이즈가 f이고 활성영역(5)의 폭도 f라고 하면 BC(20)와 패드(15)를 정확히 얼라인했을 때 DC(25)와의 스페이서 마아진은 0이 되므로, 마아진 확보가 불가능한 문제가 발생한다. 상기 DC와 패드 사이의 스페이스의 마아진을 확보하기 위해서는 셀의 사이즈가 커져야 하는데, 이는 고집적화에 장애가 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, DC와 패드와의 스페이스 마아진을 충분히 확보하여 고집적 메모리 셀의 제조를 가능하게 하는 반도체 메모리장치를 제공하는 것이다. 또한, 본 발명의 다른 기술적 과제는, 상기 고집적 메모리 셀의 제조를 가능하게 하는 반도체 메모리장치의 적합한 제조방법을 제공하는 것이다.
도 1 및 도 2는 메모리 셀의 집적도를 향상시키기 위하여 제안된 종래의 일 방법을 설명하기 위한 간략한 레이아웃도들이다.
도 3은 본 발명에 의한 반도체 메모리장치를 제조하기 위한 간략한 레이아웃도이다.
도 4a 및 도 4b는 본 발명에 의한 반도체 메모리장치의 단면도들로서, 도 4a는 도 3의 X-X'방향의 단면도이고, 도 4b는 도 3의 Y-Y'방향의 단면도이다.
도 5a 내지 도 10b는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들로서, 각 도의 a는 도 3의 X-X'방향의 단면도들이고, 각 도의 b는 Y-Y'방향의 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
40.....반도체기판42.....소자분리막
44.....게이트절연막46.....게이트전극
50, 66.....질화막 스페이서 52, 58, 68...층간절연막
56.....패드층62.....비트라인
72.....스토리지전극
상기 과제를 이루기 위하여 본 발명에 의한 반도체 메모리장치는, 1/4 피치씩 쉬프트(shift)되어 4개의 패턴마다 동일 패턴이 반복되도록 형성된 활성영역; 상기 활성영역에 형성된 소오스/ 드레인; 상기 소오스/ 드레인 사이의 반도체기판 상에 형성된 게이트전극; 제1 층간절연막을 관통하는 제1 콘택홀을 통해 상기 소오스와 접속된 패드; 제1 및 제2 층간절연막을 관통하는 제2 콘택홀을 통해 상기 드레인과 접속된 비트라인; 및 제3 층간절연막을 관통하는 제3 콘택홀을 통해 상기 패드와 접속되며, 각 셀 단위로 한정된 스토리지전극을 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 게이트전극의 측벽에 상기 제1 및 제2 층간절연막을 구성하는 물질과는 다른 식각율을 갖는 물질로 이루어진 스페이서를 구비하는 것이 바람직하다. 더욱 바람직하게는, 상기 제1 내지 제3 층간절연막은 산화막으로 이루어지고, 상기 스페이서는 질화막으로 이루어진다.
그리고, 상기 비트라인의 측벽에 상기 제1 및 제2 층간절연막을 구성하는 물질과는 다른 식각율을 갖는 물질로 이루어진 스페이서를 구비하는 것이 바람직하며, 상기 패드는 인접하는 두 비트라인 사이에 형성된다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 반도체 메모리장치의 제조방법은, 반도체기판에 1/4 피치씩 쉬프트(shift)되어 4개의 패턴마다 동일 패턴이 반복되도록 활성영역을 형성하는 단계; 상기 반도체기판에 게이트전극, 소오스/ 드레인을 구비하는 트랜지스터를 형성하는 단계; 결과물 상에 제1 층간절연막을 형성한 후 패터닝하여 상기 소오스를 노출시키는 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀을 통해 소오스와 접속된 패드를 형성하는 단계; 결과물 상에 제2 층간절연막을 형성한 후 패터닝하여 상기 드레인을 노출시키는 제2 콘택홀을 형성하는 단계; 상기 제2 콘택홀을 통해 드레인과 접속된 비트라인을 형성하는 단계; 결과물 상에 제3 층간절연막을 형성한 후 패터닝하여 상기 패드의 일부를 노출시키는 제3 콘택홀을 형성하는 단계; 및 상기 제3 콘택홀을 통해 상기 패드와 접속된 스토리지전극을 형성하는 단계를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 트랜지스터를 형성한 후 제1 층간절연막을 형성하는 단계 전에, 상기 게이트전극의 측벽에 상기 제1 층간절연막과 다른 식각율을 갖는 물질로 이루어진 제1 스페이서를 형성하는 단계를 추가하는 것이 바람직하다. 이 때, 상기 제1 층간절연막은 산화막으로 형성되고, 상기 제1 스페이서는 질화막으로 형성된다.
그리고, 상기 비트라인을 형성한 후 제3 층간절연막을 형성하는 단계 전에, 상기 비트라인의 측벽에 상기 제3 층간절연막과 다른 식각율을 갖는 물질로 이루어진 제2 스페이서를 형성하는 단계를 추가하는 것이 바람직하다. 상기 제3 층간절연막은 산화막으로 형성되고, 상기 제2 스페이서는 질화막으로 형성되는 것이 바람직하다.
본 발명에 따르면, 집적도를 향상시킴과 동시에 BC와 비트라인 사이의 스페이스 마아진을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 3은 본 발명에 의한 반도체 메모리장치를 제조하기 위한 간략한 레이아웃도이다.
도면 참조부호 P1은 활성영역을 한정하기 위한 마스크패턴을, P2는 워드라인을 형성하기 위한 마스크패턴을, P3는 스토리지 전극과 트랜지스터의 소오스영역을 중간접속시키기 위한 패드를 형성하기 위한 마스크패턴을, P4는 스토리지 전극과 트랜지스터의 소오스영역을 접속시키기 위한 콘택(BC)을 형성하기 위한 마스크패턴을, 그리고 P5는 비트라인과 트랜지스터의 드레인을 접속시키기 위한 콘택(DC)을 형성하기 위한 마스크패턴을 나타낸다.
상기 도 3을 참조하면, 4개의 비트라인(또는 워드라인) 마다 동일한 활성영역 패턴이 반복되도록 배치되어 쿼터-피치 폴디드 비트라인 셀(Quater-pitch folded bitline cell)을 이루고 있다. 즉, 활성영역이 1/4 피치씩 쉬프트(shift)되어 4개의 활성영역 패턴마다 동일한 패턴의 활성영역이 반복된다. 따라서, 도시된 바와 같이, 패드(P3)와 DC(P5) 사이의 스페이스 마아진(참조부호 A)의 확보가 가능하다.
도 4는 본 발명에 의한 반도체 메모리장치를 도시한 단면도이다.
상기 도 4에서 참조번호 40은 반도체기판을, 42는 반도체기판을 활성영역과 비활성영역으로 분리하기 위한 소자분리막을, 44는 게이트절연막을, 46은 게이트전극을, 50 및 66은 질화막 스페이서를, 52, 58 및 68은 층간절연막을, 56은 스토리지전극과 트랜지스터의 소오스영역을 중간 접속시키기 위한 패드층을, 62는 비트라인을, 72는 스토리지전극을 각각 나타낸다.
상기 도 4를 참조하면, 1/4 피치씩 쉬프트(shift)되어 4개의 패턴마다 동일 패턴이 반복되도록 형성된 활성영역에 소오스/ 드레인(도시되지 않음)이 형성되어 있고, 상기 소오스/ 드레인 사이의 반도체기판 상에는 게이트전극(46)이 형성되어 있다. 상기 게이트전극(46)의 측벽에는 게이트전극을 자기정합적으로 패터닝하기 위한 스페이서(50)가 형성되어 있다.
스토리지 전극(72)은 패드층(56)을 통해 반도체기판의 소오스영역(도시되지 않음)과 접속되고, 상기 패드층(56)은 인접하는 두 비트라인(62) 사이에 형성된다.그리고, 상기 비트라인(62)은 반도체기판에 형성된 드레인영역(도시되지 않음)과 접속되고, 그 측벽에는 자기정합적 패터닝을 위한 스페이서(66)가 형성되어 있다.
상기 게이트전극(46)과 비트라인(62)의 측벽에 각각 형성되어 있는 스페이서(50, 66)는 층간절연막(52, 58, 68)을 구성하는 물질과는 다른 식각율을 갖는 물질로서, 예를 들어 상기 층간절연막들이 산화막으로 형성될 경우 상기 스페이서는 질화막으로 형성되는 것이 바람직하다.
도 5a 내지 도 10a, 도 5b 내지 도 10b는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들로서, 각 도의 a는 상기 도 3의 X-X' 방향(워드라인 방향)의 단면도들이고, 각 도의 b는 상기 도 3의 Y-Y' 방향(비트라인 방향)의 단면도들이다.
도 5a 및 도 5b는 소자분리막(42) 및 게이트전극(46)을 형성하는 단계를 나타낸다.
상세하게는, LOCOS(Local Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)와 같은 통상의 소자분리 공정을 적용하여 반도체기판(40)에 소자분리막(42)을 형성한 후, 상기 반도체기판의 표면에 80Å 정도의 얇은 열산화막을 성장시켜 게이트절연막(44)을 형성한다.
다음에, 상기 게이트절연막 상에 불순물이 도우프된 폴리실리콘막(46)을 1,000Å ∼ 3,000Å 정도의 두께로 형성하고, 그 위에 고온산화막과 같은 절연막(48)을 형성한 후, 도 3의 워드라인을 형성하기 위한 마스크패턴 P2를 이용하여 상기 폴리실리콘막(46) 및 절연막(48)을 패터닝하여 게이트전극을 형성한다. 이 때, 게이트전극의 저항을 낮추기 위하여 상기 폴리실리콘막(46) 위에 텅스텐 실리사이드(WSix) 또는 티타늄 실리사이드(TiSix)와 같은 내화성 금속의 실리사이드막을 형성한 후 패터닝할 수 있다.
도 6a 및 도 6b는 제1 콘택홀(54)을 형성하는 단계를 나타낸다.
상세하게는, 게이트전극이 형성된 반도체기판 상에, 예를 들어 실리콘질화막(Si3N4)과 같은 절연물질을 200Å ∼ 1,000Å 정도의 두께로 증착한 후 에치-백(etch back)을 실시하여 상기 게이트전극(46)의 측벽에 스페이서(50)를 형성한다.상기 스페이서(50)는 후속 공정에서 BC를 자기정합적으로 형성하기 위한 것으로서,산화막에 대해 식각선택비를 갖는 실리콘질화막으로 형성하는 것이 바람직하다.
다음에, 스페이서(50)가 형성된 결과물 상에, 예를 들어 보론-인을 함유하는 실리콘막(Boro-Phosphorus Silicate Glass; BPSG) 또는 고온산화막(HTO)과 같은 산화막을 3,000Å 정도의 두께로 형성한 후 이를 평탄화하여 제1 층간절연막(52)을 형성하고, 도 3의 BC를 형성하기 위한 마스크패턴 P4를 이용하여 상기 제1 층간절연막을 이방성식각함으로써 스토리지전극과 트랜지스터의 소오스영역(도시되지 않음)을 접촉시키기 위한 제1 콘택홀(54)을 형성한다. 이 때, 상기 제1 층간절연막(52)은 산화막으로 형성되고, 상기 스페이서(50)는 질화막으로 형성되어 있기 때문에, 제1 콘택홀(54)을 형성하기 위한 이방성식각시 상기 스페이서가 마스크 역할을하여 게이트전극(46)과 BC 사이의 마아진이 확보된다.
도 7a 및 도 7b는 패드(56) 및 제2 콘택홀(60)을 형성하는 단계를 나타낸다.
상세하게는, 제1 콘택홀이 형성된 결과물 전면에, 상기 제1 콘택홀을 채우며 상기 제1 층간절연막(52)의 표면으로부터 소정 두께를 갖도록 불순물이 도우프된 폴리실리콘을 증착한 후 도 3의 패드를 형성하기 위한 마스크패턴 P3을 이용한 사진식각 공정을 실시함으로써, 스토리지전극과 트랜지스터의 소오스영역을 중간접속시키기 위한 패드층(56)을 형성한다. 이어서, 결과물 전면에 산화막을 증착한 후 평탄화하여 제2 층간절연막(58)을 형성한 후, 도 3의 DC를 형성하기 위한 마스크패턴 P5를 이용한 사진공정을 적용하여 상기 제2 층간절연막(58) 및 제1 층간절연막(52)을 이방성식각하여 비트라인과 트랜지스터의 드레인영역을 접속시키기 위한 제2 콘택홀(60)을 형성한다. 이 때, 상기 제1 및 제2 층간절연막 (52 및 58)은 각각 산화막으로 형성되고, 상기 스페이서(50)는 질화막으로 형성되어 있기 때문에, 제2 콘택홀(54)을 형성하기 위한 이방성식각시 상기 스페이서가 마스크 역할을하여 게이트전극(46)과 DC 사이의 마아진이 확보된다.
도 8a 및 도 8b는 비트라인(62)을 형성하는 단계를 나타낸다.
상세하게는, 제2 콘택홀이 형성된 결과물 전면에, 상기 제2 콘택홀을 채우며 상기 제2 층간절연막(58)의 표면으로부터 소정 두께를 갖도록 불순물이 도우프된 폴리실리콘을 증착하고, 그 위에 질화막(64)을 500Å 정도 증착한 다음, 상기 질화막 및 폴리실리콘막을 패터닝함으로써 드레인과 접속되는 비트라인(62)을 형성한다.
상기 폴리실리콘막을 증착한 후, 비트라인의 저항을 감소시키기 위하여 상기 폴리실리콘막 위에 내화성 금속의 실리사이드막을 더 형성할 수도 있다.
도 9a 및 도 9b는 제3 콘택홀(70)을 형성하는 단계를 나타낸다.
상세하게는, 비트라인이 형성된 결과물 전면에 질화막을 1,000Å 정도 증착한 후 에치백을 실시하여 상기 비트라인(62)의 측벽에 질화막으로 이루어진 스페이서(66)를 형성한다. 다음에, 결과물 전면에 절연막을 형성한 후 평탄화하여 제3 층간절연막(68)을 형성한 후, 사진식각공정을 실시하여 상기 제3 층간절연막을 이방성식각 함으로써 이후에 형성될 스토리지전극과 패드층(56)을 접속시키기 위한 제3 콘택홀(70)을 형성한다.
상기 제3 층간절연막(68)은 산화막으로 형성되고, 상기 스페이서(66)는 질화막으로 형성되어 있기 때문에, 제3 콘택홀(70)을 형성하기 위한 이방성식각시 상기 스페이서(66)가 마스크 역할을한다.
상기 패드층(56)은 트랜지스터의 소오스영역과 접속되어 있으므로, 이후에 형성될 스토리지전극은 상기 패드층(56)을 통해 소오스영역과 접속되게 된다.
도 9a 및 도 9b는 스토리지전극(72)을 형성하는 단계를 나타낸다.
상세하게는, 제3 콘택홀이 형성된 결과물의 전면에 불순물이 도우프된 폴리실리콘을 증착한 후 증착된 폴리실리콘막을 패터닝함으로써, 각 셀 단위로 한정되고 패드층(56)을 통해 소오스영역과 접속되는 스토리지전극(72)을 형성한다.
이후에, 통상의 캐패시터 제조공정을 통해 유전체막 및 플레이트전극을 형성함으로써 본 발명에 의한 캐패시터를 완성한다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속하는 기술적 사상 내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의한 반도체 메모리장치 및 그 제조방법에 따르면, 1/4 피치씩 쉬프트되도록 활성영역을 형성하고 인접하는 두 비트라인 사이에 BC를 충분히 오버랩하도록 패드를 형성하며, 게이트전극과 비트라인의 측벽에 각각 스페이서를 형성함으로써, 집적도를 향상시킴과 동시에 BC와 비트라인 사이의 스페이스 마아진을 확보할 수 있다.
Claims (10)
1/4 피치씩 쉬프트(shift)되어 4개의 패턴마다 동일 패턴이 반복되도록 형성된 활성영역;
상기 활성영역에 형성된 소오스/ 드레인;
상기 소오스/ 드레인 사이의 반도체기판 상에 형성된 게이트전극;
제1 층간절연막을 관통하는 제1 콘택홀을 통해 상기 소오스와 접속된 패드;
제1 및 제2 층간절연막을 관통하는 제2 콘택홀을 통해 상기 드레인과 접속된 비트라인; 및
제3 층간절연막을 관통하는 제3 콘택홀을 통해 상기 패드와 접속되며, 각 셀 단위로 한정된 스토리지전극을 구비하는 것을 특징으로 하는 반도체 메모리장치.
제 1 항에 있어서, 상기 게이트전극의 측벽에,
상기 제1 및 제2 층간절연막을 구성하는 물질과는 다른 식각율을 갖는 물질로 이루어진 스페이서를 구비하는 것을 특징으로 하는 반도체 메모리장치.
제 1 항 및 제 2 항 중의 어느 한 항에 있어서,
상기 제1 내지 제3 층간절연막은 산화막으로 이루어지고, 상기 스페이서는 질화막으로 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제 1 항에 있어서, 상기 비트라인의 측벽에,
상기 제1 및 제2 층간절연막을 구성하는 물질과는 다른 식각율을 갖는 물질로 이루어진 스페이서를 구비하는 것을 특징으로 하는 반도체 메모리장치.
제 1 항에 있어서, 상기 패드는 인접하는 비트라인 사이에 배치되는 것을 특징으로 하는 반도체 메모리장치.
반도체기판에 1/4 피치씩 쉬프트(shift)되어 4개의 패턴마다 동일 패턴이 반복되도록 활성영역을 형성하는 단계;
상기 반도체기판에 게이트전극 및 소오스/ 드레인을 구비하는 트랜지스터를 형성하는 단계;
결과물 상에 제1 층간절연막을 형성한 후 상기 소오스를 노출시키는 제1 콘택홀을 형성하는 단계;
상기 제1 콘택홀을 통해 소오스와 접속된 패드를 형성하는 단계;
결과물 상에 제2 층간절연막을 형성한 후 상기 드레인을 노출시키는 제2 콘택홀을 형성하는 단계;
상기 제2 콘택홀을 통해 드레인과 접속된 비트라인을 형성하는 단계;
결과물 상에 제3 층간절연막을 형성한 후 상기 패드의 일부를 노출시키는 제3 콘택홀을 형성하는 단계; 및
상기 제3 콘택홀을 통해 상기 패드와 접속된 스토리지전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제 6 항에 있어서, 상기 트랜지스터를 형성한 후 제1 층간절연막을 형성하는 단계 전에,
상기 게이트전극의 측벽에 상기 제1 층간절연막과 다른 식각율을 갖는 물질로 이루어진 제1 스페이서를 형성하는 단계를 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제 7 항에 있어서,
상기 제1 층간절연막은 산화막으로 형성되고, 상기 제1 스페이서는 질화막으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제 6 항에 있어서, 상기 비트라인을 형성한 후 제3 층간절연막을 형성하는 단계 전에,
상기 비트라인의 측벽에 상기 제3 층간절연막과 다른 식각율을 갖는 물질로 이루어진 제2 스페이서를 형성하는 단계를 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제 9 항에 있어서,
상기 제3 층간절연막은 산화막으로 형성되고, 상기 제2 스페이서는 질화막으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960043993A KR100207505B1 (ko) | 1996-10-04 | 1996-10-04 | 반도체 메모리장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960043993A KR100207505B1 (ko) | 1996-10-04 | 1996-10-04 | 반도체 메모리장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980025753A true KR19980025753A (ko) | 1998-07-15 |
| KR100207505B1 KR100207505B1 (ko) | 1999-07-15 |
Family
ID=19476247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960043993A KR100207505B1 (ko) | 1996-10-04 | 1996-10-04 | 반도체 메모리장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100207505B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000006493A (ko) * | 1998-06-26 | 2000-01-25 | 윌리엄 비. 켐플러 | Ｄｒａｍ용스토리지노드에대한릴랙스레이아웃 |
-
1996
- 1996-10-04 KR KR1019960043993A patent/KR100207505B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000006493A (ko) * | 1998-06-26 | 2000-01-25 | 윌리엄 비. 켐플러 | Ｄｒａｍ용스토리지노드에대한릴랙스레이아웃 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100207505B1 (ko) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0155886B1 (ko) | 고집적 dram 셀의 제조방법 | |
| US6764893B2 (en) | Method for reducing a parasitic capacitance of a semiconductive memory cell using metal mask for sidewall formation | |
| US20060138526A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100308187B1 (ko) | 디램 셀 제조방법 및 그에 의해 제조된 디램 셀 | |
| US6194262B1 (en) | Method for coupling to semiconductor device in an integrated circuit having edge-defined, sub-lithographic conductors | |
| US20020135072A1 (en) | Semiconductor memory device for reducing parasitic bit line capacitance and method of fabricating the same | |
| KR100327123B1 (ko) | 디램셀캐패시터의제조방법 | |
| US7259065B2 (en) | Method of forming trench in semiconductor device | |
| JP2000031085A (ja) | 半導体装置の自己整列コンタクト形成方法 | |
| US6060350A (en) | Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same | |
| US6855597B2 (en) | DRAM cell | |
| US6352896B1 (en) | Method of manufacturing DRAM capacitor | |
| US5913129A (en) | Method of fabricating a capacitor structure for a dynamic random access memory | |
| US7145195B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| KR100214524B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| US6207579B1 (en) | Method of fabricating self-aligned node | |
| US6864179B2 (en) | Semiconductor memory device having COB structure and method of fabricating the same | |
| US7074725B2 (en) | Method for forming a storage node of a capacitor | |
| JPH0955479A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| KR100207505B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| KR100991379B1 (ko) | 반도체소자 제조 방법 | |
| KR20000061305A (ko) | 반도체 장치의 제조 방법 | |
| KR100456313B1 (ko) | 매립형 비트라인의 제조 방법 | |
| US6545307B2 (en) | Structure of a DRAM and a manufacturing process therefor | |
| KR0165304B1 (ko) | 반도체 메모리장치의 자기정합적인 접촉구조 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070327 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |