JP3496754B2 - 半導体装置の形成方法 - Google Patents
半導体装置の形成方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びこ
れを形成する方法に関する。更に具体的にいうならば、
本発明は、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）装置及びこれを形成する方法に関する。
れを形成する方法に関する。更に具体的にいうならば、
本発明は、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）装置及びこれを形成する方法に関する。
【０００２】
【従来の技術】例えば個別的なメモリ・セルのような多
数の半導体装置即ち半導体デバイスが、単一半導体チッ
プ上に形成されてきており、その数はますます増大して
いる。この結果、半導体装置自体の寸法は、次第に小さ
くなってきている。半導体装置自体の寸法が小さくなる
につれて、この装置に含まれる構造内の適切な機能領域
の上に種々な領域を確実に整列させることが困難になっ
てきている。
数の半導体装置即ち半導体デバイスが、単一半導体チッ
プ上に形成されてきており、その数はますます増大して
いる。この結果、半導体装置自体の寸法は、次第に小さ
くなってきている。半導体装置自体の寸法が小さくなる
につれて、この装置に含まれる構造内の適切な機能領域
の上に種々な領域を確実に整列させることが困難になっ
てきている。
【０００３】
【発明が解決しようとする課題】例えば、組み合わせ型
の絶縁ノード・トレンチ（ＭＩＮＴ）セルが図１に示さ
れている。図１に示したこのＭＩＮＴセルは、プレーナ
転送装置を含む。図１に示す装置は、深い（デープ）ト
レンチ・コンデンサ１、装置の能動領域を規定するのに
使用される浅い（シャロウ）絶縁領域２、ビット線コン
タクト（ＣＢ）３、ワード線（ＷＬ）５即ち転送装置
（ＦＥＴ）のゲート、ゲート酸化物層７、並びにＮ＋ソ
ース／ドレイン領域９及び１１を含む。図１に示す構造
においては、埋め込みストラップ１２が、深いトレンチ
・コンデンサのストレッジ・トレンチ・ノード１を、転
送装置のソース／ドレイン拡散領域１１に接続する。Ｍ
ＩＮＴセルにおいては、ＭＩＮＴ埋め込み・ストラップ
の抵抗は、このメモリ・セルの浅いトレンチ絶縁領域２
及び深いトレンチ・コンデンサ１の重なりかたの関数で
ある。
の絶縁ノード・トレンチ（ＭＩＮＴ）セルが図１に示さ
れている。図１に示したこのＭＩＮＴセルは、プレーナ
転送装置を含む。図１に示す装置は、深い（デープ）ト
レンチ・コンデンサ１、装置の能動領域を規定するのに
使用される浅い（シャロウ）絶縁領域２、ビット線コン
タクト（ＣＢ）３、ワード線（ＷＬ）５即ち転送装置
（ＦＥＴ）のゲート、ゲート酸化物層７、並びにＮ＋ソ
ース／ドレイン領域９及び１１を含む。図１に示す構造
においては、埋め込みストラップ１２が、深いトレンチ
・コンデンサのストレッジ・トレンチ・ノード１を、転
送装置のソース／ドレイン拡散領域１１に接続する。Ｍ
ＩＮＴセルにおいては、ＭＩＮＴ埋め込み・ストラップ
の抵抗は、このメモリ・セルの浅いトレンチ絶縁領域２
及び深いトレンチ・コンデンサ１の重なりかたの関数で
ある。
【０００４】
【課題を解決するための手段】本発明は、ＭＩＮＴセル
の埋め込みストラップの抵抗が、深いトレンチと、能動
領域との重なりかたの関数であることに着目し、深いト
レンチに対して浅いトレンチ絶縁パターンを自己整列さ
せて深いトレンチの幅全体に亘って埋め込みストラップ
を形成させる。
の埋め込みストラップの抵抗が、深いトレンチと、能動
領域との重なりかたの関数であることに着目し、深いト
レンチに対して浅いトレンチ絶縁パターンを自己整列さ
せて深いトレンチの幅全体に亘って埋め込みストラップ
を形成させる。
【０００５】本発明は、基板を含む半導体装置を提供す
る。少なくとも一対の深いトレンチが基板内に形成され
る。深いトレンチのそれぞれの側壁の少なくとも一部分
にカラーが形成される。トレンチ内には導電性のトレン
チ充填材料が充填される。深いトレンチのそれぞれの埋
め込みストラップは、側壁上のカラーの上側及びトレン
チ充填材料の上側に形成されることにより、トレンチの
幅全体に亘って延びるように形成される。一対の深いト
レンチ相互間の基板表面には、浅い絶縁領域が形成され
る。深いトレンチのそれぞれの埋め込みストラップに重
なるようにトレンチ上部誘電体領域が形成される。
る。少なくとも一対の深いトレンチが基板内に形成され
る。深いトレンチのそれぞれの側壁の少なくとも一部分
にカラーが形成される。トレンチ内には導電性のトレン
チ充填材料が充填される。深いトレンチのそれぞれの埋
め込みストラップは、側壁上のカラーの上側及びトレン
チ充填材料の上側に形成されることにより、トレンチの
幅全体に亘って延びるように形成される。一対の深いト
レンチ相互間の基板表面には、浅い絶縁領域が形成され
る。深いトレンチのそれぞれの埋め込みストラップに重
なるようにトレンチ上部誘電体領域が形成される。
【０００６】又本発明は、深いトレンチに自己整列され
た浅いトレンチ絶縁領域及び能動領域を形成または製造
する方法を提供する。この方法は、基板の上面に形成さ
れた第１誘電体層を通って基板内に延びる少なくとも一
対の互いに隣接する深いトレンチを形成することを含
む。深いトレンチのそれぞれの側壁の少なくとも一部分
に、基板の上面から下方に延びるように、誘電体材料の
カラーが形成される。トレンチ内には導電性のトレンチ
充填材料が充填される。トレンチ充填材料の上面が基板
の上面よりも深くなるように、即ち低い位置になるよう
に、トレンチ充填材料の上部が窪まされる。誘電体材料
のカラーの上面がトレンチ充填材料の上面よりも低くな
るように誘電体材料のカラーのうち、基板の上面に近接
する部分がエッチングされる。誘電体カラーの上面及び
トレンチ充填材料の上面にストラップ材料が付着され、
次いで、ストラップ材料の上面が基板の上面よりも低く
される。ストラップ材料の上面及び第１誘電体層の上面
に第２誘電体層が付着される。この第２誘電体層は、ス
トラップ材料の上面と基板の上面との間にあるトレンチ
の側壁を構成する露出された基板表面に接触する。この
構造は平坦化され、第２誘電体層が深いトレンチ内にの
み残存するように第２誘電体層が除去される。この平坦
化された構造の表面にフォトレジスト層が付着される。
少なくとも一対の深いトレンチ相互間にある第１誘電体
層の表面と、深いトレンチ内に残存する第２誘電体層の
表面のうちこのトレンチ相互間の第１誘電体層に隣接す
る表面部分を露出するようにフォトレジスト層がパター
ン化される。これにより、フォトレジスト層は、第１誘
電体層を覆い、そしてこれに隣接しそして深いトレンチ
のそれぞれの上部にある第２誘電体層の表面とを部分的
に覆うようになる。２つのトレンチ相互間にある第１誘
電体層が選択的に除去される。トレンチの第２誘電体層
の一部分と、トレンチ相互間にある基板の上側の部分が
選択的に除去されるが、第１誘電体層のエッチ・レート
に比べて第２誘電体層のエッチ・レートが非常に小さい
ので、第２誘電体層は僅かにエッチされるだけである。
第１誘電体層の除去及び基板の上側の部分の除去により
生じたスペース内に第３誘電体層を充填するように、こ
の第３誘電体層がこの構造の上面に付着される。上記ス
ペース内だけに第３誘電体層を残存させるように、第３
誘電体層が平坦化される。そして、基板の上面に残存し
ている第１誘電体層が除去される。
た浅いトレンチ絶縁領域及び能動領域を形成または製造
する方法を提供する。この方法は、基板の上面に形成さ
れた第１誘電体層を通って基板内に延びる少なくとも一
対の互いに隣接する深いトレンチを形成することを含
む。深いトレンチのそれぞれの側壁の少なくとも一部分
に、基板の上面から下方に延びるように、誘電体材料の
カラーが形成される。トレンチ内には導電性のトレンチ
充填材料が充填される。トレンチ充填材料の上面が基板
の上面よりも深くなるように、即ち低い位置になるよう
に、トレンチ充填材料の上部が窪まされる。誘電体材料
のカラーの上面がトレンチ充填材料の上面よりも低くな
るように誘電体材料のカラーのうち、基板の上面に近接
する部分がエッチングされる。誘電体カラーの上面及び
トレンチ充填材料の上面にストラップ材料が付着され、
次いで、ストラップ材料の上面が基板の上面よりも低く
される。ストラップ材料の上面及び第１誘電体層の上面
に第２誘電体層が付着される。この第２誘電体層は、ス
トラップ材料の上面と基板の上面との間にあるトレンチ
の側壁を構成する露出された基板表面に接触する。この
構造は平坦化され、第２誘電体層が深いトレンチ内にの
み残存するように第２誘電体層が除去される。この平坦
化された構造の表面にフォトレジスト層が付着される。
少なくとも一対の深いトレンチ相互間にある第１誘電体
層の表面と、深いトレンチ内に残存する第２誘電体層の
表面のうちこのトレンチ相互間の第１誘電体層に隣接す
る表面部分を露出するようにフォトレジスト層がパター
ン化される。これにより、フォトレジスト層は、第１誘
電体層を覆い、そしてこれに隣接しそして深いトレンチ
のそれぞれの上部にある第２誘電体層の表面とを部分的
に覆うようになる。２つのトレンチ相互間にある第１誘
電体層が選択的に除去される。トレンチの第２誘電体層
の一部分と、トレンチ相互間にある基板の上側の部分が
選択的に除去されるが、第１誘電体層のエッチ・レート
に比べて第２誘電体層のエッチ・レートが非常に小さい
ので、第２誘電体層は僅かにエッチされるだけである。
第１誘電体層の除去及び基板の上側の部分の除去により
生じたスペース内に第３誘電体層を充填するように、こ
の第３誘電体層がこの構造の上面に付着される。上記ス
ペース内だけに第３誘電体層を残存させるように、第３
誘電体層が平坦化される。そして、基板の上面に残存し
ている第１誘電体層が除去される。
【０００７】本発明は上記方法により形成された半導体
装置を提供する。
装置を提供する。
【０００８】
【発明の実施の形態】半導体装置の寸法が減少され、そ
して１つのスペース内に集積される装置の数が増大する
につれて、幾つかの問題が生じる。これらの問題は、装
置が密集した状態で装置相互間を整列させようとし、そ
して装置の重なり合う部分の寸法が次第に小さくなるこ
とにより生じる。例えば、幾つかのメモリ・セルでは、
深いトレンチと能動領域のパターンが正しく整列されな
くなる。これから生じる１つの問題は、埋め込みストラ
ップの抵抗が、深いトレンチと能動領域の重なりかたの
関数となることである。従って、深いトレンチと能動領
域とが正しく重ならなくなると、埋め込みストラップの
抵抗が変動し、そしてこの非整列の製造許容誤差に基づ
いて、埋め込みストラップの直列抵抗の変動の度合いを
増大させる。
して１つのスペース内に集積される装置の数が増大する
につれて、幾つかの問題が生じる。これらの問題は、装
置が密集した状態で装置相互間を整列させようとし、そ
して装置の重なり合う部分の寸法が次第に小さくなるこ
とにより生じる。例えば、幾つかのメモリ・セルでは、
深いトレンチと能動領域のパターンが正しく整列されな
くなる。これから生じる１つの問題は、埋め込みストラ
ップの抵抗が、深いトレンチと能動領域の重なりかたの
関数となることである。従って、深いトレンチと能動領
域とが正しく重ならなくなると、埋め込みストラップの
抵抗が変動し、そしてこの非整列の製造許容誤差に基づ
いて、埋め込みストラップの直列抵抗の変動の度合いを
増大させる。
【０００９】図２は、半導体装置の構造の一部分を上か
ら見た図であり、複数個の深いトレンチを示し、更に深
いトレンチと能動領域との重なりかたを示している。図
２の切断線Ｘに沿った断面を図３乃至図１５に示す。図
２は、深いトレンチ１４，ゲート導電体１６、能動領域
１８及び拡散コンタクト（ＣＢ）領域２０を示す。更に
図２は、深いトレンチと能動領域との重なり方の２つの
例を示している。深いトレンチと能動領域の間の重なり
領域２２は、能動領域と深いトレンチとの間の非常に好
ましい重なり量を示している。他方、深いトレンチと能
動領域の間の重なり領域２４では、重なりの量が小さく
好ましくない。
ら見た図であり、複数個の深いトレンチを示し、更に深
いトレンチと能動領域との重なりかたを示している。図
２の切断線Ｘに沿った断面を図３乃至図１５に示す。図
２は、深いトレンチ１４，ゲート導電体１６、能動領域
１８及び拡散コンタクト（ＣＢ）領域２０を示す。更に
図２は、深いトレンチと能動領域との重なり方の２つの
例を示している。深いトレンチと能動領域の間の重なり
領域２２は、能動領域と深いトレンチとの間の非常に好
ましい重なり量を示している。他方、深いトレンチと能
動領域の間の重なり領域２４では、重なりの量が小さく
好ましくない。
【００１０】図３は、深いトレンチと能動領域との間の
重なり量３２が小さい例の断面を示す。更に図３は、導
電体で充填された深いトレンチ２６を示し、そして各ト
レンチには、カラー絶縁領域２８が形成されている。浅
いトレンチ絶縁領域３０は、２つの深いトレンチ２６と
これら２つの深いトレンチ２６の間の領域との上に重な
る。
重なり量３２が小さい例の断面を示す。更に図３は、導
電体で充填された深いトレンチ２６を示し、そして各ト
レンチには、カラー絶縁領域２８が形成されている。浅
いトレンチ絶縁領域３０は、２つの深いトレンチ２６と
これら２つの深いトレンチ２６の間の領域との上に重な
る。
【００１１】本発明は、深いトレンチに対して能動領域
のパターンを自己整列させるプロセスを使用して、トレ
ンチの全幅に亘って埋め込みストラップを形成させるこ
とを実現することにより、深いトレンチと能動領域との
間の望ましい重なりを確実に実現する解決法を提供す
る。本発明に従うプロセス即ち製造方法は、トレンチの
上部に設けられた酸化物領域を、浅いトレンチ絶縁領域
のためのマスキング層として使用して、ＭＩＮＴ型の深
いトレンチ・コンデンサ及び浅いトレンチ絶縁領域を形
成するために使用されることができる。しかしながら、
本発明に従う製造方法は、他の型の半導体装置を形成す
るためにも使用されることができる。
のパターンを自己整列させるプロセスを使用して、トレ
ンチの全幅に亘って埋め込みストラップを形成させるこ
とを実現することにより、深いトレンチと能動領域との
間の望ましい重なりを確実に実現する解決法を提供す
る。本発明に従うプロセス即ち製造方法は、トレンチの
上部に設けられた酸化物領域を、浅いトレンチ絶縁領域
のためのマスキング層として使用して、ＭＩＮＴ型の深
いトレンチ・コンデンサ及び浅いトレンチ絶縁領域を形
成するために使用されることができる。しかしながら、
本発明に従う製造方法は、他の型の半導体装置を形成す
るためにも使用されることができる。
【００１２】図４乃至図１５に示す本発明の製造方法及
び構造によると、半導体基板、例えばｐ型シリコン基板
３４が用意される。図４に示すように、基板３４の上面
に第１誘電体層（絶縁体層）３６が形成される。一実施
例では、誘電体層３６は窒化物である。特に、この誘電
体層３６として使用できる窒化物は、窒化シリコン（Ｓ
ｉＮ）である。図示してはいないが、例えば二酸化シリ
コンのような誘電体層を、誘電体層３６内に形成するこ
とができる。基板３４の上面に誘電体層３６を形成した
後に、標準的なリソグラフィック及びドライ・エッチン
グ技法例えば反応性イオン・エッチング（ＲＩＥ）を使
用して、少なくとも２つの深いトレンチ３８が第１誘電
体層３６を通って基板３４内に形成される。
び構造によると、半導体基板、例えばｐ型シリコン基板
３４が用意される。図４に示すように、基板３４の上面
に第１誘電体層（絶縁体層）３６が形成される。一実施
例では、誘電体層３６は窒化物である。特に、この誘電
体層３６として使用できる窒化物は、窒化シリコン（Ｓ
ｉＮ）である。図示してはいないが、例えば二酸化シリ
コンのような誘電体層を、誘電体層３６内に形成するこ
とができる。基板３４の上面に誘電体層３６を形成した
後に、標準的なリソグラフィック及びドライ・エッチン
グ技法例えば反応性イオン・エッチング（ＲＩＥ）を使
用して、少なくとも２つの深いトレンチ３８が第１誘電
体層３６を通って基板３４内に形成される。
【００１３】深いトレンチ３８を形成した後に、図５に
示すように、深いトレンチ３８のそれぞれの側壁の表面
の一部分に誘電体カラー４０が形成される。カラー４０
は、例えば二酸化シリコンのような誘電体材料で形成さ
れることができる。カラー４０の形成の前に、トレンチ
３８の底部に隣接するＰ型シリコン基板３４の部分に、
ｎ＋不純物でドープされた導電性の埋め込み型のプレー
ト構造６５が設けられる。更に、トレンチ３８の底部の
側壁に、ノード誘電体層６４が設けられる。このノード
誘電体層６４は、図６に示されているｎ＋不純物でドー
プされた多結晶シリコンの充填材料４４と、埋め込み型
のプレート構造６５との間を絶縁する。埋め込み型のプ
レート構造６５は、ＤＲＡＭセルの基準電位（例えば０
Ｖ）に接続される、トレンチ・キャパシタの一つの電極
として働く。図６以降では、図を簡略化するために、埋
め込み型のプレート構造６５及びノード誘電体層６４は
示されていない。
示すように、深いトレンチ３８のそれぞれの側壁の表面
の一部分に誘電体カラー４０が形成される。カラー４０
は、例えば二酸化シリコンのような誘電体材料で形成さ
れることができる。カラー４０の形成の前に、トレンチ
３８の底部に隣接するＰ型シリコン基板３４の部分に、
ｎ＋不純物でドープされた導電性の埋め込み型のプレー
ト構造６５が設けられる。更に、トレンチ３８の底部の
側壁に、ノード誘電体層６４が設けられる。このノード
誘電体層６４は、図６に示されているｎ＋不純物でドー
プされた多結晶シリコンの充填材料４４と、埋め込み型
のプレート構造６５との間を絶縁する。埋め込み型のプ
レート構造６５は、ＤＲＡＭセルの基準電位（例えば０
Ｖ）に接続される、トレンチ・キャパシタの一つの電極
として働く。図６以降では、図を簡略化するために、埋
め込み型のプレート構造６５及びノード誘電体層６４は
示されていない。
【００１４】カラー４０は、トレンチの側壁（シリコン
材料）を酸化することにより形成されることができる。
代表的には、完成時のカラー４０が、深いトレンチ３８
の上端にまで連続して延びるように、カラー４０が深い
トレンチのそれぞれに上方の領域に形成される。即ち、
深いトレンチ３８の側壁４２を形成する基板材料（シリ
コン）が酸化されてカラー４０が形成される。
材料）を酸化することにより形成されることができる。
代表的には、完成時のカラー４０が、深いトレンチ３８
の上端にまで連続して延びるように、カラー４０が深い
トレンチのそれぞれに上方の領域に形成される。即ち、
深いトレンチ３８の側壁４２を形成する基板材料（シリ
コン）が酸化されてカラー４０が形成される。
【００１５】カラー領域４０を形成した後に、深いトレ
ンチ３８内に導電性のトレンチ充填材料４４が充填され
る。図６は、充填後の深いトレンチの例を示す。更に説
明すると、深いトレンチは、最初に所望の材料で充填さ
れることができる。深いトレンチを充填するのに使用さ
れる材料の例は、種々な半導体材料を含む。例えば、導
電性のｎ＋多結晶シリコンが、深いトレンチを充填する
材料として使用されることができる。
ンチ３８内に導電性のトレンチ充填材料４４が充填され
る。図６は、充填後の深いトレンチの例を示す。更に説
明すると、深いトレンチは、最初に所望の材料で充填さ
れることができる。深いトレンチを充填するのに使用さ
れる材料の例は、種々な半導体材料を含む。例えば、導
電性のｎ＋多結晶シリコンが、深いトレンチを充填する
材料として使用されることができる。
【００１６】深いトレンチの充填の後、この充填後の構
造の上面が平坦化されて、この構造の上面のうちトレン
チ以外の部分に付着されたトレンチ充填材料が除去され
る。次いで、基板の上面レベルよりも下のレベルまでト
レンチ充填材量が除去されて、窪まされる。この窪ませ
処理は、例えばＲＩＥのようなドライ・エッチング技法
を利用することにより行われることができる。言い換え
ると、深いトレンチのトレンチ充填材料は、基板３４の
上面と誘電体層３６との境界よりも低いレベルまで窪ま
される。図６は、窪ませ処理後の深いトレンチ充填材料
４４を示す。
造の上面が平坦化されて、この構造の上面のうちトレン
チ以外の部分に付着されたトレンチ充填材料が除去され
る。次いで、基板の上面レベルよりも下のレベルまでト
レンチ充填材量が除去されて、窪まされる。この窪ませ
処理は、例えばＲＩＥのようなドライ・エッチング技法
を利用することにより行われることができる。言い換え
ると、深いトレンチのトレンチ充填材料は、基板３４の
上面と誘電体層３６との境界よりも低いレベルまで窪ま
される。図６は、窪ませ処理後の深いトレンチ充填材料
４４を示す。
【００１７】深いトレンチ３８を充填しそしてトレンチ
充填材料４４を所望のレベルにまで窪ませた後に、図７
に示すように、カラー４０は、これの上面がトレンチ充
填材料４４の上面よりも低くなるように、トレンチの露
出された側壁から等方的にエッチング除去される。カラ
ー４０のエッチングは、ウェット・エッチング・プロセ
スを使用して行われることができる。図７は、窪まされ
た後のカラー４０の構造を示す。
充填材料４４を所望のレベルにまで窪ませた後に、図７
に示すように、カラー４０は、これの上面がトレンチ充
填材料４４の上面よりも低くなるように、トレンチの露
出された側壁から等方的にエッチング除去される。カラ
ー４０のエッチングは、ウェット・エッチング・プロセ
スを使用して行われることができる。図７は、窪まされ
た後のカラー４０の構造を示す。
【００１８】カラー４０を窪ませた後、埋め込みストラ
ップ４６が各深いトレンチに形成される。本発明による
と、埋め込みストラップ４６は、深いトレンチの全幅に
亘って延びるように形成されることができる。埋め込み
ストラップ４６は、半導体材料により形成されることが
できる。本発明の一実施例では、埋め込みストラップは
導電性のｎ＋シリコンにより形成される。
ップ４６が各深いトレンチに形成される。本発明による
と、埋め込みストラップ４６は、深いトレンチの全幅に
亘って延びるように形成されることができる。埋め込み
ストラップ４６は、半導体材料により形成されることが
できる。本発明の一実施例では、埋め込みストラップは
導電性のｎ＋シリコンにより形成される。
【００１９】埋め込みストラップを形成するために適切
な技法を使用することができる。例えば、化学蒸着（Ｃ
ＶＤ）を利用することができる。本発明の一実施例によ
ると、埋め込みストラップを形成するために、低圧ＣＶ
Ｄ（ＬＰ ＣＶＤ）を利用することができる。
な技法を使用することができる。例えば、化学蒸着（Ｃ
ＶＤ）を利用することができる。本発明の一実施例によ
ると、埋め込みストラップを形成するために、低圧ＣＶ
Ｄ（ＬＰ ＣＶＤ）を利用することができる。
【００２０】埋め込みストラップ４６は、トレンチ充填
材料４４の上面及びカラー構造４０の上面を覆うように
形成される。本発明の一実施例では、図７の構造の上面
全体に埋め込みストラップの材料を付着した後に、この
埋め込みストラップ材料の上部は窪まされる。図８は、
埋め込みストラップ４６の材料であるシリコンが、ウエ
ハ構造の表面及びトレンチの上部から等方的に除去され
た後に、トレンチ充填材料４４の上面及び窪まされたカ
ラー４０の上面を覆うように形成されている埋め込みス
トラップ４６の一例を示す。
材料４４の上面及びカラー構造４０の上面を覆うように
形成される。本発明の一実施例では、図７の構造の上面
全体に埋め込みストラップの材料を付着した後に、この
埋め込みストラップ材料の上部は窪まされる。図８は、
埋め込みストラップ４６の材料であるシリコンが、ウエ
ハ構造の表面及びトレンチの上部から等方的に除去され
た後に、トレンチ充填材料４４の上面及び窪まされたカ
ラー４０の上面を覆うように形成されている埋め込みス
トラップ４６の一例を示す。
【００２１】埋め込みストラップ４６の形成の後、ライ
ナー４８が図８の構造の表面上に形成される。即ち、ラ
イナー４８は、第１誘電体層３６の上面の部分、深いト
レンチの上部の開口部の側壁に沿った誘電体層３６の部
分、埋め込みストラップ４６の上側のトレンチ部分のう
ち露出されている側壁の部分、及び埋め込みストラップ
４６の上面の部分に形成される。本発明においては、ラ
イナー４８は、必ずしも必要ではない。ライナー４８
は、追加的な構造である。ライナー４８は、誘電体材料
により形成されることができる。本発明の一実施例で
は、ライナー４８は、約２ｎｍ乃至１０ｎｍの厚さを有
するＬＰＣＤＶによる窒化物で形成される。ライナー４
８として使用できる窒化物の例は、窒化シリコン（Ｓｉ
Ｎ）である。更に、ライナー４８の付着の前に、約２ｎ
ｍ乃至約１０ｎｍの厚さを有する薄い熱酸化物層を形成
することが望ましい。
ナー４８が図８の構造の表面上に形成される。即ち、ラ
イナー４８は、第１誘電体層３６の上面の部分、深いト
レンチの上部の開口部の側壁に沿った誘電体層３６の部
分、埋め込みストラップ４６の上側のトレンチ部分のう
ち露出されている側壁の部分、及び埋め込みストラップ
４６の上面の部分に形成される。本発明においては、ラ
イナー４８は、必ずしも必要ではない。ライナー４８
は、追加的な構造である。ライナー４８は、誘電体材料
により形成されることができる。本発明の一実施例で
は、ライナー４８は、約２ｎｍ乃至１０ｎｍの厚さを有
するＬＰＣＤＶによる窒化物で形成される。ライナー４
８として使用できる窒化物の例は、窒化シリコン（Ｓｉ
Ｎ）である。更に、ライナー４８の付着の前に、約２ｎ
ｍ乃至約１０ｎｍの厚さを有する薄い熱酸化物層を形成
することが望ましい。
【００２２】ライナー４８を形成した後に、第２誘電体
材料の層５０がライナー４８の上に付着される。上記の
ように本発明においてライナー４８が形成されない場合
には、この誘電体層５０は、図８の構造の表面全体に付
着される。第２誘電体層５０として任意の誘電体材料が
使用されうる。本発明の一実施例では、酸化物が第２誘
電体層５０を形成するのに使用されることができる。こ
の酸化物の一例は、二酸化シリコンである。
材料の層５０がライナー４８の上に付着される。上記の
ように本発明においてライナー４８が形成されない場合
には、この誘電体層５０は、図８の構造の表面全体に付
着される。第２誘電体層５０として任意の誘電体材料が
使用されうる。本発明の一実施例では、酸化物が第２誘
電体層５０を形成するのに使用されることができる。こ
の酸化物の一例は、二酸化シリコンである。
【００２３】図９は、ライナー４８及び第２誘電体層５
０を含む構造を示す。
０を含む構造を示す。
【００２４】第２誘電体層５０の形成の後、第２誘電体
層５０のうち第１誘電体層３６の上面に存在する部分
が、この第２誘電体層５０を例えば化学機械的研磨（Ｃ
ＭＰ）により平坦化することにより除去される。もしも
ライナー４８が形成されている場合には、この平坦化ス
テップの間、ライナー４８のうち第１誘電体層３６の上
面に存在する部分も除去される。図１０は、第２誘電体
層５０を平坦化することにより生じた構造を示す。図１
０から明らかなように、第２誘電体層５０の残存部分
は、深いトレンチ内の部分（誘電体層３６の底面より低
い部分）及びこの深いトレンチの上側に存在する第１誘
電体層３６の開口部内に存在する。この残存する第２誘
電体層５０の部分は、誘電体領域５２であり、そしてこ
れらの第２誘電体領域５２のそれぞれは、深いトレンチ
のそれぞれの上部に位置するトレンチ上部誘電体領域５
２を形成する。第２誘電体層５０の材料が酸化物である
場合には、領域５２をトレンチ上部酸化物（ＴＴＯ、ｔ
ｒｅｎｃｈ ｔｏｐ ｏｘｉｄｅ）と呼ぶ。
層５０のうち第１誘電体層３６の上面に存在する部分
が、この第２誘電体層５０を例えば化学機械的研磨（Ｃ
ＭＰ）により平坦化することにより除去される。もしも
ライナー４８が形成されている場合には、この平坦化ス
テップの間、ライナー４８のうち第１誘電体層３６の上
面に存在する部分も除去される。図１０は、第２誘電体
層５０を平坦化することにより生じた構造を示す。図１
０から明らかなように、第２誘電体層５０の残存部分
は、深いトレンチ内の部分（誘電体層３６の底面より低
い部分）及びこの深いトレンチの上側に存在する第１誘
電体層３６の開口部内に存在する。この残存する第２誘
電体層５０の部分は、誘電体領域５２であり、そしてこ
れらの第２誘電体領域５２のそれぞれは、深いトレンチ
のそれぞれの上部に位置するトレンチ上部誘電体領域５
２を形成する。第２誘電体層５０の材料が酸化物である
場合には、領域５２をトレンチ上部酸化物（ＴＴＯ、ｔ
ｒｅｎｃｈ ｔｏｐ ｏｘｉｄｅ）と呼ぶ。
【００２５】第２誘電体層５０の不要な部分を除去して
トレンチ上部誘電体領域５２を形成した後、フォトレジ
スト５４が、図１０の構造の上面全体に付着される。こ
のフォトレジストの付着の後、この構造に能動領域及び
浅いトレンチ絶縁パターンを形成するようにフォトレジ
ストがパターン化される。図１１は、この構造上のパタ
ーン化されたフォトレジスト５４の一例を示す。図１１
に示すフォトレジスト５４は、２つのトレンチ上部領域
５２のそれぞれの一部分と、２つの深いトレンチの間の
誘電体層即ち第１誘電体領域３６とを露出するようにパ
ターン化されている。即ち、一対の深いトレンチ相互間
にある第１誘電体層３６の表面と、２つのトレンチのそ
れぞれのトレンチ上部誘電体領域５２の表面のうちトレ
ンチ相互間の第１誘電体層３６に隣接する表面部分を露
出するようにフォトレジストがパターン化される。フォ
トレジスト５４をパターン化してマスクを形成するため
に、従来のフォトリソグラフィ・プロセスが使用されう
る。
トレンチ上部誘電体領域５２を形成した後、フォトレジ
スト５４が、図１０の構造の上面全体に付着される。こ
のフォトレジストの付着の後、この構造に能動領域及び
浅いトレンチ絶縁パターンを形成するようにフォトレジ
ストがパターン化される。図１１は、この構造上のパタ
ーン化されたフォトレジスト５４の一例を示す。図１１
に示すフォトレジスト５４は、２つのトレンチ上部領域
５２のそれぞれの一部分と、２つの深いトレンチの間の
誘電体層即ち第１誘電体領域３６とを露出するようにパ
ターン化されている。即ち、一対の深いトレンチ相互間
にある第１誘電体層３６の表面と、２つのトレンチのそ
れぞれのトレンチ上部誘電体領域５２の表面のうちトレ
ンチ相互間の第１誘電体層３６に隣接する表面部分を露
出するようにフォトレジストがパターン化される。フォ
トレジスト５４をパターン化してマスクを形成するため
に、従来のフォトリソグラフィ・プロセスが使用されう
る。
【００２６】深いトレンチ及び他の下側の構造の上に所
望のマスク・パターン５４を形成した後、このフォトレ
ジストの一部分の除去により露出された構造の領域がエ
ッチングされる。代表的には反応性イオン・エッチング
が利用されることができる。このエッチングのために、
フッ素、炭素及び酸素給送ガスを使用することができ
る。このようなガスの例は、ＣＦ４，ＣＨＦ３，Ａｒ，
Ｏ２，ＣＯ、Ｃ２Ｆ６，Ｃ４Ｆ６及び／若しくはＣ３Ｆ
８である。
望のマスク・パターン５４を形成した後、このフォトレ
ジストの一部分の除去により露出された構造の領域がエ
ッチングされる。代表的には反応性イオン・エッチング
が利用されることができる。このエッチングのために、
フッ素、炭素及び酸素給送ガスを使用することができ
る。このようなガスの例は、ＣＦ４，ＣＨＦ３，Ａｒ，
Ｏ２，ＣＯ、Ｃ２Ｆ６，Ｃ４Ｆ６及び／若しくはＣ３Ｆ
８である。
【００２７】エッチング・プロセスは、複数のステップ
で行われることができる。例えば、第１誘電体領域３６
の部分だけをエッチングし第２誘電体領域５２の部分を
エッチングしないような最初の即ち第１のエッチングが
使用されることができる。このようなエッチングは、第
２誘電体領域５２に対して第１誘電体領域３６を選択的
にエッチングするエッチング・ステップとして考えるこ
とができる。このエッチングにより、基板のうち誘電体
領域３６の下側の一部分が少なくとも除去される。又、
このエッチングは、フォトレジストに対して選択的であ
ると考えられる。図１２は、フォトレジスト・マスクに
よりこのエッチング時に形成された、深いトレンチに隣
接する領域５６を示す。
で行われることができる。例えば、第１誘電体領域３６
の部分だけをエッチングし第２誘電体領域５２の部分を
エッチングしないような最初の即ち第１のエッチングが
使用されることができる。このようなエッチングは、第
２誘電体領域５２に対して第１誘電体領域３６を選択的
にエッチングするエッチング・ステップとして考えるこ
とができる。このエッチングにより、基板のうち誘電体
領域３６の下側の一部分が少なくとも除去される。又、
このエッチングは、フォトレジストに対して選択的であ
ると考えられる。図１２は、フォトレジスト・マスクに
よりこのエッチング時に形成された、深いトレンチに隣
接する領域５６を示す。
【００２８】この結果生じた構造は、点線５８により分
けられた半導体装置の部分を表すものとして考えること
ができる。点線５８により分けられたこれらの部分は、
ＤＲＡＭセルを構成するアレイ部分６０及びこのアレイ
の付属部分又は周辺部分６２である。エッチングにより
形成された領域５６は、上記付属部分の一部分を表す。
この付属部分は、トランジスタ及び浅いトレンチ絶縁領
域を含むことができる。
けられた半導体装置の部分を表すものとして考えること
ができる。点線５８により分けられたこれらの部分は、
ＤＲＡＭセルを構成するアレイ部分６０及びこのアレイ
の付属部分又は周辺部分６２である。エッチングにより
形成された領域５６は、上記付属部分の一部分を表す。
この付属部分は、トランジスタ及び浅いトレンチ絶縁領
域を含むことができる。
【００２９】次に、シリコン基板３４をエッチングする
ための第２のエッチングが行われる。この第２のエッチ
ングは、トレンチ上部領域５２の露出部分に対して選択
的である。図１３に示すように、シリコン基板は、スト
ラップ構造４６の下端よりも下のレベル（即ち、構造４
６の下端よりもシリコン基板中に入り込んだレベル）ま
で、即ちカラー誘電体領域４０の上端よりも下のレベル
（即ち、この上端よりもシリコン基板中に入り込んだレ
ベル）まで下方にエッチングされる。２つの深いトレン
チの間の領域と付属構造の開口部５６とは同じレベル即
ち深さまでエッチングされることができる。これの代わ
りに上記領域と開口部５６とは互いに異なるレベルまで
エッチングされることができる。図１３に示すように、
基板のエッチングの間に、トレンチ上部領域５２の少な
くとも一部分も又エッチングされうる。この第２のエッ
チングは、誘電体領域５２及びフォトレジスト５４に対
して選択的なシリコンのエッチングとして考えることが
でき、そして例えば、Ｃｌ ２、ＨＣｌ、ＨＢｒ及び／若
しくはＢＣｌ３のような給送ガスを使用するドライ・エ
ッチングにより行われることができる。
ための第２のエッチングが行われる。この第２のエッチ
ングは、トレンチ上部領域５２の露出部分に対して選択
的である。図１３に示すように、シリコン基板は、スト
ラップ構造４６の下端よりも下のレベル（即ち、構造４
６の下端よりもシリコン基板中に入り込んだレベル）ま
で、即ちカラー誘電体領域４０の上端よりも下のレベル
（即ち、この上端よりもシリコン基板中に入り込んだレ
ベル）まで下方にエッチングされる。２つの深いトレン
チの間の領域と付属構造の開口部５６とは同じレベル即
ち深さまでエッチングされることができる。これの代わ
りに上記領域と開口部５６とは互いに異なるレベルまで
エッチングされることができる。図１３に示すように、
基板のエッチングの間に、トレンチ上部領域５２の少な
くとも一部分も又エッチングされうる。この第２のエッ
チングは、誘電体領域５２及びフォトレジスト５４に対
して選択的なシリコンのエッチングとして考えることが
でき、そして例えば、Ｃｌ ２、ＨＣｌ、ＨＢｒ及び／若
しくはＢＣｌ３のような給送ガスを使用するドライ・エ
ッチングにより行われることができる。
【００３０】第１誘電体領域３６、基板の部分及びトレ
ンチ上部領域５２の一部分のエッチングの後、残存する
フォトレジスト５４がこの構造の上面から除去される。
次いで、図１４に示すように、第１誘電体層３６，基板
及びトレンチ上部領域のエッチングの後に、２つのトレ
ンチ相互間の領域６４及び領域５６内に材料が付着され
る。領域６４は、絶縁領域、代表的には２つのトレンチ
相互間の浅い絶縁領域を形成する。絶縁領域６４を充填
する材料は又、付属部分の領域即ちトレンチ５６をも充
填するのに使用される。領域５６及び６４は、同時に充
填されることができる。
ンチ上部領域５２の一部分のエッチングの後、残存する
フォトレジスト５４がこの構造の上面から除去される。
次いで、図１４に示すように、第１誘電体層３６，基板
及びトレンチ上部領域のエッチングの後に、２つのトレ
ンチ相互間の領域６４及び領域５６内に材料が付着され
る。領域６４は、絶縁領域、代表的には２つのトレンチ
相互間の浅い絶縁領域を形成する。絶縁領域６４を充填
する材料は又、付属部分の領域即ちトレンチ５６をも充
填するのに使用される。領域５６及び６４は、同時に充
填されることができる。
【００３１】領域６４に付着される材料は、誘電体材料
である。本発明の一実施例では、領域６４に付着される
誘電体材料は、二酸化シリコンのような酸化物である。
この誘電体材料は、浅いトレンチ絶縁領域を形成する。
領域６４を形成するために誘電体材料を付着した後に、
この構造の上面は平坦化されて、絶縁領域を形成するス
ペース（５６，６４）以外の場所に存在している誘電体
材料が除去される。この平坦化処理は、ＣＭＰにより行
われることができる。
である。本発明の一実施例では、領域６４に付着される
誘電体材料は、二酸化シリコンのような酸化物である。
この誘電体材料は、浅いトレンチ絶縁領域を形成する。
領域６４を形成するために誘電体材料を付着した後に、
この構造の上面は平坦化されて、絶縁領域を形成するス
ペース（５６，６４）以外の場所に存在している誘電体
材料が除去される。この平坦化処理は、ＣＭＰにより行
われることができる。
【００３２】絶縁領域６４及び５６を充填した後に、誘
電体層即ち第１誘電体領域３６は、基板の上面から除去
されることができる。絶縁領域６４及び５６を充填して
いる誘電体材料の上記平坦化処理は又、トレンチ上部領
域５２及びトレンチ相互間の誘電体領域３６の一部分を
も除去することができる。この平坦化ステップは、トレ
ンチ上部領域５２の上面と絶縁領域６４の上面とを同一
面（同じ高さの面）にするために有用である。平坦化ス
テップは又、付属部分即ち周辺部分の領域即ち構造５６
の上面と、トレンチ上部領域５２の上面及び絶縁領域６
４の上面とを同一面にする。図１４は、このプロセス・
ステップの段階における装置構造即ちデバイス構造の実
施例を示す。
電体層即ち第１誘電体領域３６は、基板の上面から除去
されることができる。絶縁領域６４及び５６を充填して
いる誘電体材料の上記平坦化処理は又、トレンチ上部領
域５２及びトレンチ相互間の誘電体領域３６の一部分を
も除去することができる。この平坦化ステップは、トレ
ンチ上部領域５２の上面と絶縁領域６４の上面とを同一
面（同じ高さの面）にするために有用である。平坦化ス
テップは又、付属部分即ち周辺部分の領域即ち構造５６
の上面と、トレンチ上部領域５２の上面及び絶縁領域６
４の上面とを同一面にする。図１４は、このプロセス・
ステップの段階における装置構造即ちデバイス構造の実
施例を示す。
【００３３】図１４に示す構造の形成の後に、トランジ
スタ（ＦＥＴ）及び他のデバイスが、深いトレンチの少
なくとも一つ及び周辺構造の上に形成されることができ
る。上記構造の上に形成されたデバイス構造は図１５に
示され、そしてこのデバイス構造は、ゲート導体領域を
含む。トレンチ及びトランジスタ等が形成された後に、
拡散領域及びゲート導体へのコンタクト、並びに第１レ
ベルの相互接続配線が、標準の処理技術を使用して、深
いトレンチの上そして周辺部分の上に形成される。
スタ（ＦＥＴ）及び他のデバイスが、深いトレンチの少
なくとも一つ及び周辺構造の上に形成されることができ
る。上記構造の上に形成されたデバイス構造は図１５に
示され、そしてこのデバイス構造は、ゲート導体領域を
含む。トレンチ及びトランジスタ等が形成された後に、
拡散領域及びゲート導体へのコンタクト、並びに第１レ
ベルの相互接続配線が、標準の処理技術を使用して、深
いトレンチの上そして周辺部分の上に形成される。
【００３４】本発明の実施例に従うと、本発明は、深い
トレンチに自己整列された浅いトレンチ絶縁領域内に能
動領域を形成するプロセスを提供する。この製造プロセ
スについては、既に説明したが、ここで総括的にもう一
度説明する。このプロセス即ち製造方法は、半導体基板
３４の上面に第１誘電体層（実施例では、窒化物層）３
６を形成するステップを含む。次いで、互いに隣接する
少なくとも一対の深いトレンチ３８が、窒化物層３６を
通って基板３４内に延びるように形成されて図４に示す
構造となる。
トレンチに自己整列された浅いトレンチ絶縁領域内に能
動領域を形成するプロセスを提供する。この製造プロセ
スについては、既に説明したが、ここで総括的にもう一
度説明する。このプロセス即ち製造方法は、半導体基板
３４の上面に第１誘電体層（実施例では、窒化物層）３
６を形成するステップを含む。次いで、互いに隣接する
少なくとも一対の深いトレンチ３８が、窒化物層３６を
通って基板３４内に延びるように形成されて図４に示す
構造となる。
【００３５】図５に示すように、誘電体カラー（実施例
では、この層の材料は二酸化シリコン）４０が、深いト
レンチのそれぞれの側壁の少なくとも一部分に形成され
る。又、ノード誘電体層６４及び埋め込み型のプレート
６５が形成される。次いで、これらの深いトレンチのそ
れぞれは、導電性のトレンチ充填材料（実施例では、不
純物をドープされた導電性の多結晶シリコン）４４で充
填される。次いで、図６に示すように、トレンチ内の充
填材料４４のうち、上端の部分が除去されて窪まされ、
これによりこのトレンチ充填材料４４の上端の位置は、
誘電体カラー４０の上端から所定の距離だけ離れた第１
レベルとなる。次いで、図７に示すように、誘電体カラ
ー４０の上端の位置即ちレベルがトレンチ充填材料４４
の上端よりも低い位置である第２のレベルになるよう
に、誘電体カラー４０の上部が除去されて窪まされる。
これにより、トレンチ充填材料４４の上端の位置即ち第
１レベルは、半導体基板３４の上面と誘電体カラー４０
の上端の位置即ち第２レベルの間となる。半導体材料
（実施例では、導電性のｎ＋シリコン）のストラップ４
６がトレンチ内のトレンチ充填材料４４の上面に、そし
て窪まされたトレンチ誘電体カラー４０の上面に付着さ
れる。図８の実施例においては、埋め込みストラップ４
６の上面の位置即ち第３のレベルは、半導体基板３４の
上面と、トレンチ充填材料４４の上端の位置即ち第１の
レベルとの間にある。図８の構造の上面にライナー４８
が付着される。即ち、図８においては、ライナー４８
は、基板３４上の第１誘電体層（窒化物層）３６の上面
と、この第１誘電体層３６のうちトレンチの一部を構成
する側壁と、基板３４のうちトレンチ内に露出された部
分（側壁）と、埋め込みストラップ４６のうち露出され
ている上面とに付着される。図９に示すように、第２誘
電体層（実施例では二酸化シリコン）５０がライナー４
８の上に付着される。ライナー４８が使用されない場合
には、第２誘電体層５０は、図８の構造、即ち、基板３
４上の第１誘電体層（窒化物層）３６の上面と、この誘
電体層３６のうちトレンチの一部を構成する側壁と、基
板３４のうちトレンチ内に露出された部分（側壁）と、
埋め込みストラップ４６のうち露出されている上面とに
付着される。次いで、図９の構造が平坦化されて、第１
誘電体層３６の上面の上にあるライナー４８の上の酸化
物層５０の部分と、この誘電体層３６の上にあるライナ
ー４８が除去されて、これにより酸化物層５０は、図１
０に示すように、トレンチ内にのみ存在する。ライナー
４８が形成されない場合には、酸化物層５０のうち誘電
体層３６の上にある部分が除去される。図９の酸化物層
５０のうち、平坦化処理の後にトレンチの上部に残存す
る酸化物層の部分を図１０では、トレンチ上部誘電体
（酸化物）領域５２として示している。
では、この層の材料は二酸化シリコン）４０が、深いト
レンチのそれぞれの側壁の少なくとも一部分に形成され
る。又、ノード誘電体層６４及び埋め込み型のプレート
６５が形成される。次いで、これらの深いトレンチのそ
れぞれは、導電性のトレンチ充填材料（実施例では、不
純物をドープされた導電性の多結晶シリコン）４４で充
填される。次いで、図６に示すように、トレンチ内の充
填材料４４のうち、上端の部分が除去されて窪まされ、
これによりこのトレンチ充填材料４４の上端の位置は、
誘電体カラー４０の上端から所定の距離だけ離れた第１
レベルとなる。次いで、図７に示すように、誘電体カラ
ー４０の上端の位置即ちレベルがトレンチ充填材料４４
の上端よりも低い位置である第２のレベルになるよう
に、誘電体カラー４０の上部が除去されて窪まされる。
これにより、トレンチ充填材料４４の上端の位置即ち第
１レベルは、半導体基板３４の上面と誘電体カラー４０
の上端の位置即ち第２レベルの間となる。半導体材料
（実施例では、導電性のｎ＋シリコン）のストラップ４
６がトレンチ内のトレンチ充填材料４４の上面に、そし
て窪まされたトレンチ誘電体カラー４０の上面に付着さ
れる。図８の実施例においては、埋め込みストラップ４
６の上面の位置即ち第３のレベルは、半導体基板３４の
上面と、トレンチ充填材料４４の上端の位置即ち第１の
レベルとの間にある。図８の構造の上面にライナー４８
が付着される。即ち、図８においては、ライナー４８
は、基板３４上の第１誘電体層（窒化物層）３６の上面
と、この第１誘電体層３６のうちトレンチの一部を構成
する側壁と、基板３４のうちトレンチ内に露出された部
分（側壁）と、埋め込みストラップ４６のうち露出され
ている上面とに付着される。図９に示すように、第２誘
電体層（実施例では二酸化シリコン）５０がライナー４
８の上に付着される。ライナー４８が使用されない場合
には、第２誘電体層５０は、図８の構造、即ち、基板３
４上の第１誘電体層（窒化物層）３６の上面と、この誘
電体層３６のうちトレンチの一部を構成する側壁と、基
板３４のうちトレンチ内に露出された部分（側壁）と、
埋め込みストラップ４６のうち露出されている上面とに
付着される。次いで、図９の構造が平坦化されて、第１
誘電体層３６の上面の上にあるライナー４８の上の酸化
物層５０の部分と、この誘電体層３６の上にあるライナ
ー４８が除去されて、これにより酸化物層５０は、図１
０に示すように、トレンチ内にのみ存在する。ライナー
４８が形成されない場合には、酸化物層５０のうち誘電
体層３６の上にある部分が除去される。図９の酸化物層
５０のうち、平坦化処理の後にトレンチの上部に残存す
る酸化物層の部分を図１０では、トレンチ上部誘電体
（酸化物）領域５２として示している。
【００３６】次いで、図１１に示すように、フォトレジ
スト層５４が図１０の構造の上に形成される。フォトレ
ジスト層５４は、２つのトレンチのそれぞれの上部にあ
るトレンチ上部酸化物領域５２の上面のうち、これら２
つのトレンチ相互間の誘電体層（窒化物層）３６に隣接
する部分を露出し残りの上面の部分を覆うように、そし
てこれら２つのトレンチ相互間にあり基板３４の上面に
形成されている誘電体層３６の上面を露出するようにパ
ターン化される。これにより、フォトレジスト層５４
は、トレンチ上部酸化物層５２の上記残りの部分を覆う
ように形成される。又、フォトレジスト層５４は、図１
２の領域５６を形成するようにパターン化されている。
次いで、図１２に示すように、２つのトレンチ相互間に
ありそして基板３４の上面に形成されている誘電体層３
６が選択的に除去される。又、周辺部分６２では、フォ
トレジスト５４の開口により露出されている誘電体層３
６及びこれの下側の基板３４の部分が除去される。次い
で、図１３に示すように、トレンチ上部酸化物領域５２
のうち露出された部分及びトレンチ相互間に露出された
基板の表面が除去される。誘電体層３６のエッチ・レー
トに比べて、酸化物領域５２のエッチ・レートが非常に
小さいので、酸化物領域５２は僅かにエッチされる。
又、周辺部分６２の基板３４内のトレンチの深さが増大
される。次いで、図１４に示すように、トレンチ相互間
の基板上の窒化物層３６及び２つのトレンチ相互間の基
板の部分的除去により生じた空間とを充填するようにそ
して領域５６を充填するように、誘電体材料（酸化物）
が付着されて、酸化物の絶縁領域６４を形成する。絶縁
領域６４及び５６の底面のレベルは、誘電体カラー４０
の上端の位置である第２のレベルよりも深い位置にあ
り、絶縁領域６４は、これを挟んで存在する一対の深い
トレンチのそれぞれの誘電体カラー４０に接続する。次
いで、トレンチ上部誘電体領域５２の上面と、絶縁領域
６４及び５６の上面とが同一平面になるまで、誘電体材
料６４（二酸化シリコン）が平坦化され、そしてこのと
き第１誘電体層（窒化物層）３６の一部分は基板表面に
残存している。次いで、この基板上に残存している第１
誘電体層３６が除去される。次いで、半導体デバイス即
ちトランジスタ（ＦＥＴ）デバイスが、深いトレンチの
うちの少なくとも一つの上に形成される。
スト層５４が図１０の構造の上に形成される。フォトレ
ジスト層５４は、２つのトレンチのそれぞれの上部にあ
るトレンチ上部酸化物領域５２の上面のうち、これら２
つのトレンチ相互間の誘電体層（窒化物層）３６に隣接
する部分を露出し残りの上面の部分を覆うように、そし
てこれら２つのトレンチ相互間にあり基板３４の上面に
形成されている誘電体層３６の上面を露出するようにパ
ターン化される。これにより、フォトレジスト層５４
は、トレンチ上部酸化物層５２の上記残りの部分を覆う
ように形成される。又、フォトレジスト層５４は、図１
２の領域５６を形成するようにパターン化されている。
次いで、図１２に示すように、２つのトレンチ相互間に
ありそして基板３４の上面に形成されている誘電体層３
６が選択的に除去される。又、周辺部分６２では、フォ
トレジスト５４の開口により露出されている誘電体層３
６及びこれの下側の基板３４の部分が除去される。次い
で、図１３に示すように、トレンチ上部酸化物領域５２
のうち露出された部分及びトレンチ相互間に露出された
基板の表面が除去される。誘電体層３６のエッチ・レー
トに比べて、酸化物領域５２のエッチ・レートが非常に
小さいので、酸化物領域５２は僅かにエッチされる。
又、周辺部分６２の基板３４内のトレンチの深さが増大
される。次いで、図１４に示すように、トレンチ相互間
の基板上の窒化物層３６及び２つのトレンチ相互間の基
板の部分的除去により生じた空間とを充填するようにそ
して領域５６を充填するように、誘電体材料（酸化物）
が付着されて、酸化物の絶縁領域６４を形成する。絶縁
領域６４及び５６の底面のレベルは、誘電体カラー４０
の上端の位置である第２のレベルよりも深い位置にあ
り、絶縁領域６４は、これを挟んで存在する一対の深い
トレンチのそれぞれの誘電体カラー４０に接続する。次
いで、トレンチ上部誘電体領域５２の上面と、絶縁領域
６４及び５６の上面とが同一平面になるまで、誘電体材
料６４（二酸化シリコン）が平坦化され、そしてこのと
き第１誘電体層（窒化物層）３６の一部分は基板表面に
残存している。次いで、この基板上に残存している第１
誘電体層３６が除去される。次いで、半導体デバイス即
ちトランジスタ（ＦＥＴ）デバイスが、深いトレンチの
うちの少なくとも一つの上に形成される。
【００３７】本発明は、上述の製造方法により形成され
た半導体装置（デバイス）を包含する。本発明に従う半
導体装置は上述の製造ステップに従って形成されること
ができる。しかしながら、本発明に従う半導体装置を製
造するのに他の方法を使用することもできる。
た半導体装置（デバイス）を包含する。本発明に従う半
導体装置は上述の製造ステップに従って形成されること
ができる。しかしながら、本発明に従う半導体装置を製
造するのに他の方法を使用することもできる。
【００３８】本発明に従う半導体装置は、半導体基板を
含む。少なくとも一対の深いトレンチが基板内に設けら
れる。深いトレンチは基板の上面に対してほぼ垂直に形
成され、そして少なくとも２つのトレンチは互いにほぼ
平行である。深いトレンチのそれぞれの内部にトレンチ
充填材料が充填される。トレンチ充填材料は、導電性で
あり、そしてトレンチ充填材料の上面のレベル（深さを
表す位置、第１のレベル）は、基板の上面から所定距離
だけ離されている。２つのトレンチ相互間には絶縁領域
が設けられている。
含む。少なくとも一対の深いトレンチが基板内に設けら
れる。深いトレンチは基板の上面に対してほぼ垂直に形
成され、そして少なくとも２つのトレンチは互いにほぼ
平行である。深いトレンチのそれぞれの内部にトレンチ
充填材料が充填される。トレンチ充填材料は、導電性で
あり、そしてトレンチ充填材料の上面のレベル（深さを
表す位置、第１のレベル）は、基板の上面から所定距離
だけ離されている。２つのトレンチ相互間には絶縁領域
が設けられている。
【００３９】本発明の半導体装置は、複数の対の深いト
レンチ３８を含むことができる。深いトレンチのそれぞ
れの構造は上述の構造である。一対の深いトレンチ毎に
埋め込みプレート構造が基板内に設けられることができ
る。
レンチ３８を含むことができる。深いトレンチのそれぞ
れの構造は上述の構造である。一対の深いトレンチ毎に
埋め込みプレート構造が基板内に設けられることができ
る。
【００４０】誘電体カラー４０が、深いトレンチのそれ
ぞれの側壁の少なくとも一部分に設けられている。各深
いトレンチ内の誘電体カラー４０は、各トレンチの上側
部分に近接して設けられている。具体的にいうと、誘電
体カラー４０の上面のレベル（第２のレベル）は、基板
の上面から下面に向かう方向において、トレンチ充填材
料４４の上面のレベルである第１のレベルよりも深い位
置にある。第１のレベルと第２のレベルの間では、トレ
ンチの側壁とトレンチ充填材料４４側壁との間に、誘電
体カラー４０の厚さだけ間隔があけられている。誘電体
カラー４０の材料として酸化物を使用することができ
る。酸化物材料の一例は、二酸化シリコン（ＳｉＯ２）
である。
ぞれの側壁の少なくとも一部分に設けられている。各深
いトレンチ内の誘電体カラー４０は、各トレンチの上側
部分に近接して設けられている。具体的にいうと、誘電
体カラー４０の上面のレベル（第２のレベル）は、基板
の上面から下面に向かう方向において、トレンチ充填材
料４４の上面のレベルである第１のレベルよりも深い位
置にある。第１のレベルと第２のレベルの間では、トレ
ンチの側壁とトレンチ充填材料４４側壁との間に、誘電
体カラー４０の厚さだけ間隔があけられている。誘電体
カラー４０の材料として酸化物を使用することができ
る。酸化物材料の一例は、二酸化シリコン（ＳｉＯ２）
である。
【００４１】各深いトレンチの上記間隔内を満たしそし
てトレンチ充填材料４４の上面（第１のレベル）の上側
の第３のレベルまで埋め込みストラップ４６が形成され
る。これにより、埋め込みストラップ４６は、トレンチ
の全幅にわたって形成される。この埋め込みストラップ
４６の上面のレベル（第３のレベル）は、基板の上面
と、トレンチ充填材料４４の上面のレベルである第１の
レベルとの間にあり、これにより、トレンチのうち、基
板の上面のレベルと上記第３のレベルとの間には誘電体
層５２形成用の空間が存在する。この誘電体形成用の空
間内に絶縁領域５２が設けられる。これの代わりに、基
板の上面と埋め込みストラップの上面（第３のレベル）
との間のトレンチの側壁に、更に埋め込みストラップの
上面にライナーを形成し、そしてこのライナーが設けら
れた上記誘電体形成用の空間内に絶縁材料を設けること
ができる。
てトレンチ充填材料４４の上面（第１のレベル）の上側
の第３のレベルまで埋め込みストラップ４６が形成され
る。これにより、埋め込みストラップ４６は、トレンチ
の全幅にわたって形成される。この埋め込みストラップ
４６の上面のレベル（第３のレベル）は、基板の上面
と、トレンチ充填材料４４の上面のレベルである第１の
レベルとの間にあり、これにより、トレンチのうち、基
板の上面のレベルと上記第３のレベルとの間には誘電体
層５２形成用の空間が存在する。この誘電体形成用の空
間内に絶縁領域５２が設けられる。これの代わりに、基
板の上面と埋め込みストラップの上面（第３のレベル）
との間のトレンチの側壁に、更に埋め込みストラップの
上面にライナーを形成し、そしてこのライナーが設けら
れた上記誘電体形成用の空間内に絶縁材料を設けること
ができる。
【００４２】トランジスタ・デバイス及び相互接続構造
が、少なくとも１つの深いトレンチの上に形成される。
が、少なくとも１つの深いトレンチの上に形成される。
【００４３】これら深いトレンチに隣接した基板の部分
に周辺部分（付属部分）の回路が設けられる。周辺回路
を他から絶縁するために、深いトレンチから所定距離だ
け離れた基板の部分内に絶縁領域５６が設けられる。こ
の絶縁領域５６は、上記所定距離だけ離れた基板の部分
内に浅いトレンチを形成した後に、この浅いトレンチを
誘電体材料で充填することにより形成される。この誘電
体材料は酸化物とすることができる。酸化物材料の例は
二酸化シリコン（ＳｉＯ２）である。
に周辺部分（付属部分）の回路が設けられる。周辺回路
を他から絶縁するために、深いトレンチから所定距離だ
け離れた基板の部分内に絶縁領域５６が設けられる。こ
の絶縁領域５６は、上記所定距離だけ離れた基板の部分
内に浅いトレンチを形成した後に、この浅いトレンチを
誘電体材料で充填することにより形成される。この誘電
体材料は酸化物とすることができる。酸化物材料の例は
二酸化シリコン（ＳｉＯ２）である。
【００４４】図１５において、アレイ領域は参照数字６
０により示され、そして周辺回路領域は参照数字６２で
示され、そして周辺回路の構造は参照数字６１により示
されている。シリコン基板と結晶シリコンゲート（ワー
ド線）６６との間にゲート絶縁層（図示せず）が形成さ
れており、ゲート６６の上に金属若しくはシリサイド層
６７が形成されており、そして、これらの上面及び側面
に保護絶縁層６８が形成されている。基板の表面部にＤ
ＲＡＭのＦＥＴのソース又はドレイン領域が形成され、
そしてこの領域は、ストラップに接続され従って、トレ
ンチ・キャパシタに接続されている。本発明の半導体装
置の各領域を構成する材料は前述の製造方法で述べた材
料である。
０により示され、そして周辺回路領域は参照数字６２で
示され、そして周辺回路の構造は参照数字６１により示
されている。シリコン基板と結晶シリコンゲート（ワー
ド線）６６との間にゲート絶縁層（図示せず）が形成さ
れており、ゲート６６の上に金属若しくはシリサイド層
６７が形成されており、そして、これらの上面及び側面
に保護絶縁層６８が形成されている。基板の表面部にＤ
ＲＡＭのＦＥＴのソース又はドレイン領域が形成され、
そしてこの領域は、ストラップに接続され従って、トレ
ンチ・キャパシタに接続されている。本発明の半導体装
置の各領域を構成する材料は前述の製造方法で述べた材
料である。
【００４５】
【発明の効果】本発明による利点は、深いトレンチ・パ
ターン・レベルに対して図２のＡＡ（能動領域）パター
ン・レベルをクリチカルに整列させる必要がないことで
ある。ＡＡパターンの一部が深いトレンチに重なるかぎ
り、ストラップを正しく形成することができる。更に本
発明によると、ＡＡレベルと深いトレンチ・レベルとの
間のクリチカルな重なり許容誤差を増大することができ
るので、深いトレンチの直径を小さくすることができ
る。
ターン・レベルに対して図２のＡＡ（能動領域）パター
ン・レベルをクリチカルに整列させる必要がないことで
ある。ＡＡパターンの一部が深いトレンチに重なるかぎ
り、ストラップを正しく形成することができる。更に本
発明によると、ＡＡレベルと深いトレンチ・レベルとの
間のクリチカルな重なり許容誤差を増大することができ
るので、深いトレンチの直径を小さくすることができ
る。
【００４６】本発明においては、能動領域からストラッ
プを経て深いトレンチ記憶コンデンサへの良好な電気的
導通路を確立するためには、能動領域フォトレジスト・
パターンが、深いトレンチの上側のトレンチ上部誘電体
領域の１つのエッジを覆うことだけが必要なので、従来
の方法及び構造に比べて本発明は大きな量の整列誤差を
許容する。本発明によると、浅いトレンチ絶縁領域（６
４は、図２及び３に示した例と異なり、バックーツゥー
バックに配列された２つのトレンチの間に存在し、図２
及び３に示された例の場合のようにＤＲＡＭセルのスト
ラップの幅を変動することはない。更に本発明は、能動
領域及び深いトレンチのパターンを併合することにより
能動領域と深いトレンチとの重なりにより埋め込みスト
ラップの抵抗が変動することを防止する。
プを経て深いトレンチ記憶コンデンサへの良好な電気的
導通路を確立するためには、能動領域フォトレジスト・
パターンが、深いトレンチの上側のトレンチ上部誘電体
領域の１つのエッジを覆うことだけが必要なので、従来
の方法及び構造に比べて本発明は大きな量の整列誤差を
許容する。本発明によると、浅いトレンチ絶縁領域（６
４は、図２及び３に示した例と異なり、バックーツゥー
バックに配列された２つのトレンチの間に存在し、図２
及び３に示された例の場合のようにＤＲＡＭセルのスト
ラップの幅を変動することはない。更に本発明は、能動
領域及び深いトレンチのパターンを併合することにより
能動領域と深いトレンチとの重なりにより埋め込みスト
ラップの抵抗が変動することを防止する。
【００４７】以上、本発明について説明したが、上述の
説明は本発明の良好な実施例を示すものであり、上述の
ように、本発明の精神から逸脱することなく、上記実施
例を修正することが可能であることは明らかである。
説明は本発明の良好な実施例を示すものであり、上述の
ように、本発明の精神から逸脱することなく、上記実施
例を修正することが可能であることは明らかである。
【図１】従来のＤＲＡＭセル構造の一例を示す断面図で
ある。
ある。
【図２】深いトレンチと能動領域との好ましい重なりの
例及び好ましくない重なりの例を示すＤＲＡＭセル構造
の例の上面図である。
例及び好ましくない重なりの例を示すＤＲＡＭセル構造
の例の上面図である。
【図３】深いトレンチと能動領域との好ましくない重な
りの例を示す断面図である。
りの例を示す断面図である。
【図４】本発明の製造方法の製造ステップにおける半導
体デバイス構造を示す断面背である。
体デバイス構造を示す断面背である。
【図５】本発明の製造方法の製造ステップにおける半導
体デバイス構造を示す断面背である。
体デバイス構造を示す断面背である。
【図６】本発明の製造方法の製造ステップにおける半導
体デバイス構造を示す断面背である。
体デバイス構造を示す断面背である。
【図７】本発明の製造方法の製造ステップにおける半導
体デバイス構造を示す断面背である。
体デバイス構造を示す断面背である。
【図８】本発明の製造方法の製造ステップにおける半導
体デバイス構造を示す断面背である。
体デバイス構造を示す断面背である。
【図９】本発明の製造方法の製造ステップにおける半導
体デバイス構造を示す断面背である。
体デバイス構造を示す断面背である。
【図１０】本発明の製造方法の製造ステップにおける半
導体デバイス構造を示す断面背である。
導体デバイス構造を示す断面背である。
【図１１】本発明の製造方法の製造ステップにおける半
導体デバイス構造を示す断面背である。
導体デバイス構造を示す断面背である。
【図１２】本発明の製造方法の製造ステップにおける半
導体デバイス構造を示す断面背である。
導体デバイス構造を示す断面背である。
【図１３】本発明の製造方法の製造ステップにおける半
導体デバイス構造を示す断面背である。
導体デバイス構造を示す断面背である。
【図１４】本発明の製造方法の製造ステップにおける半
導体デバイス構造を示す断面背である。
導体デバイス構造を示す断面背である。
【図１５】本発明の製造方法の製造ステップにおける半
導体デバイス構造を示す断面背である。
導体デバイス構造を示す断面背である。
３４・・・基板、
３６・・・第１誘電体層、
３８・・・深いトレンチ、
４０・・・カラー、
４２・・・側壁、
４４・・・トレンチ充填材料、
４６・・・埋め込みストラップ、
４８・・・ライナー、
５０・・・第２誘電体層、
５２・・・トレンチ上部誘電体領域、
５４・・・フォトレジスト、
５６・・・トレンチ、
６４・・・浅い絶縁領域
フロントページの続き
(73)特許権者 399035836
インフィニオン テクノロジーズ ノー
ス アメリカ コーポレイション
Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇ
ｉｅｓ Ｎｏｒｔｈ Ａｍｅｒｉｃａ
Ｃｏｒｐ
アメリカ合衆国 カリフォルニア サン
ホセ ノース ファースト ストリー
ト 1730
1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒ
ｅｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳ
Ａ
(72)発明者 ラーマ・ディバカルニ
アメリカ合衆国10941、ニューヨーク州
ミドルタウン、バークマン・ドライブ
219
(72)発明者 アルリケ・グリュニング
アメリカ合衆国12590、ニューヨーク州
ワッピンガーズ・フォールズ、タウン・
ビュー・ドライブ 38
(72)発明者 ビオング・ワイ・キム
アメリカ合衆国12590、ニューヨーク州
ワッピンガーズ・フォールズ、ウエス
ト・アカデミー・ストリート ６
(72)発明者 ジャック・エイ・マンデルマン
アメリカ合衆国12582、ニューヨーク州
ストームビル、ジェイミー・レーン ５
(72)発明者 ラリー・ネズビット
アメリカ合衆国06032、コネティカット
州ファーミントン、フォーン・ドライブ
24
(72)発明者 カール・ジェイ・ラデンズ
アメリカ合衆国12540、ニューヨーク州
ラグランジビル、クッチャラー・ドライ
ブ 35
(56)参考文献 特開 平８−335678（ＪＰ，Ａ)
特開 平11−68068（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (7)
- 【請求項１】（イ）基板の表面に第１誘電体層を形成
し、該第１誘電体層を貫通して上記基板内に延びる少な
くとも一対の互いに隣接した深いトレンチを形成するス
テップと、 （ロ）上記一対の深いトレンチのそれぞれの側壁の少な
くとも一部分に誘電体カラーを形成するステップと、 （ハ）上記少なくとも一対の深いトレンチをトレンチ充
填材料で充填するステップと、 （ニ）上記トレンチ充填材料の上面が上記基板の上面よ
りも低くなるように上記トレンチ充填材料を窪ませるス
テップと、 （ホ）上記誘電体カラーの上面が上記トレンチ充填材料
の上面よりも低くなるように上記誘電体カラーの一部分
を除去するステップと、 （ヘ）上記誘電体カラーの上面及び上記トレンチ充填材
料の上面にストラップ材料を付着し、該ストラップ材料
の上面を上記基板の上面よりも低くするステップと、 （ト）上記ストラップ材料の上面の上側の空間を充填す
るように、上記ストラップ材料の上面及び上記第１誘電
体層の上面に第２誘電体層を付着するステップと、 （チ）上記第２誘電体層が上記少なくとも一対の深いト
レンチ内にのみ残存するように、上記第２誘電体層を除
去する平坦化ステップと、 （リ）上記平坦化された後の表面にフォトレジスト層を
付着するステップと、 （ヌ）上記少なくとも一対の深いトレンチ相互間にある
上記第１誘電体層の表面と、上記残存する第２誘電体層
の表面のうち上記トレンチ相互間の上記第１誘電体層の
部分に隣接する表面部分を露出するように上記フォトレ
ジスト層をパターン化するステップと、 （ル）上記少なくとも一対の深いトレンチ相互間にある
上記第１誘電体層を除去するステップと、 （ヲ）上記第１誘電体層の除去により露出された上記基
板の部分を所定の深さまで除去するステップと、 （ワ）上記第１誘電体層の除去及び上記基板の部分の除
去により生じたスペース内に第３誘電体層を形成するス
テップと、 （カ）上記基板の表面に残存する第１誘電体層を除去す
るステップとを含む、深いトレンチに自己整列されてい
る浅いトレンチ絶縁領域及び能動領域域を形成する方
法。 - 【請求項２】上記少なくとも一対の深いトレンチに関連
する埋め込みプレートを上記基板内に形成するステップ
を含むことを特徴とする請求項１に記載の方法。 - 【請求項３】上記一対の深いトレンチのうちの一方の上
側にトランジスタ装置を形成するステップを含むことを
特徴とする請求項１に記載の方法。 - 【請求項４】上記誘電体カラーの一部分を除去するステ
ップ（ホ）は、ウェット・プロセスにより行われること
を特徴とする請求項１に記載の方法。 - 【請求項５】上記誘電体カラーを形成するステップ
（ロ）は、低圧化学蒸着により行われることを特徴とす
る請求項１に記載の方法。 - 【請求項６】上記ステップ（ヘ）及び上記ステップ
（ト）の間に、 上記ストラップ材料の上面、上記第１誘電体層の上面及
び側面、並びに上記深いトレンチ内に露出する基板の面
にライナーを付着するステップを含み、 上記ステップ（ト）において付着される第２誘電体層
は、上記ライナーの上に付着され、 上記ステップ（チ）において除去されるのは、上記第２
誘電体層及び上記ライナーであることを特徴とする請求
項１に記載の方法。 - 【請求項７】（ａ）上面に窒化物層を有する基板を形成
するステップと、 （ｂ）上記窒化物層を貫通して上記基板内に延びる少な
くとも一対の互いに隣接した深いトレンチを形成するス
テップと、 （ｃ）上記一対の深いトレンチのそれぞれの側壁の少な
くとも一部分に酸化物カラーを形成するステップと、 （ｄ）上記少なくとも一対の深いトレンチをトレンチ充
填材料で充填するステップと、 （ｅ）上記トレンチ充填材料の上面が上記基板の上面よ
りも低くなるように上記トレンチ充填材料を窪ませるス
テップと、 （ｆ）上記酸化物カラーの上面が上記トレンチ充填材料
の上面よりも低くなるように上記酸化物カラーの一部分
を除去するステップと、 （ｇ）上記酸化物カラーの上面及び上記トレンチ充填材
料の上面にストラップ材料を付着し、該ストラップ材料
の上面を上記基板の上面よりも低くするステップと、 （ｈ）上記ストラップ材料の上面の上側の空間を充填す
るように、上記ストラップ材料の上面及び上記窒化物層
の上面に酸化物層を付着するステップと、 （ｉ）上記酸化物層が上記少なくとも一対の深いトレン
チ内にのみ残存するように、上記酸化物層を除去する平
坦化ステップと、 （ｊ）上記平坦化された後の表面にフォトレジスト層を
付着するステップと、 （ｋ）上記少なくとも一対の深いトレンチ相互間にある
上記窒化物層の表面と、上記残存する酸化物層の表面の
うち上記トレンチ相互間の窒化物層の部分に隣接する表
面部分を露出するように上記フォトレジスト層をパター
ン化するステップと、 （ｌ）上記少なくとも一対の深いトレンチ相互間にある
上記窒化物層を除去するステップと、 （ｍ）上記窒化物層の除去により露出された上記基板の
部分を所定の深さまで除去するステップと、 （ｎ）上記窒化物層の除去及び上記基板の部分の除去に
より生じたスペース内に酸化物層を形成するステップ
と、 （ｏ）上記基板の表面に残存する窒化物層を除去するス
テップと、 （ｐ）上記少なくとも一対の深いトレンチの一方の上側
にトランジスタ装置を形成するステップとを含む、 深いトレンチに自己整列されている浅いトレンチ絶縁領
域及び能動領域域を形成する方法。
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