JP3496754B2 - 半導体装置の形成方法 - Google Patents

半導体装置の形成方法

Info

Publication number
JP3496754B2
JP3496754B2 JP2000073717A JP2000073717A JP3496754B2 JP 3496754 B2 JP3496754 B2 JP 3496754B2 JP 2000073717 A JP2000073717 A JP 2000073717A JP 2000073717 A JP2000073717 A JP 2000073717A JP 3496754 B2 JP3496754 B2 JP 3496754B2
Authority
JP
Japan
Prior art keywords
trench
substrate
dielectric layer
dielectric
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000073717A
Other languages
English (en)
Other versions
JP2000277708A (ja
Inventor
ラーマ・ディバカルニ
アルリケ・グリュニング
ビオング・ワイ・キム
ジャック・エイ・マンデルマン
ラリー・ネズビット
カール・ジェイ・ラデンズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Infineon Technologies North America Corp
Original Assignee
International Business Machines Corp
Infineon Technologies North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp, Infineon Technologies North America Corp filed Critical International Business Machines Corp
Publication of JP2000277708A publication Critical patent/JP2000277708A/ja
Application granted granted Critical
Publication of JP3496754B2 publication Critical patent/JP3496754B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385Making a connection between the transistor and the capacitor, e.g. buried strap
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びこ
れを形成する方法に関する。更に具体的にいうならば、
本発明は、ダイナミック・ランダム・アクセス・メモリ
(DRAM)装置及びこれを形成する方法に関する。
【0002】
【従来の技術】例えば個別的なメモリ・セルのような多
数の半導体装置即ち半導体デバイスが、単一半導体チッ
プ上に形成されてきており、その数はますます増大して
いる。この結果、半導体装置自体の寸法は、次第に小さ
くなってきている。半導体装置自体の寸法が小さくなる
につれて、この装置に含まれる構造内の適切な機能領域
の上に種々な領域を確実に整列させることが困難になっ
てきている。
【0003】
【発明が解決しようとする課題】例えば、組み合わせ型
の絶縁ノード・トレンチ(MINT)セルが図1に示さ
れている。図1に示したこのMINTセルは、プレーナ
転送装置を含む。図1に示す装置は、深い(デープ)ト
レンチ・コンデンサ1、装置の能動領域を規定するのに
使用される浅い(シャロウ)絶縁領域2、ビット線コン
タクト(CB)3、ワード線(WL)5即ち転送装置
(FET)のゲート、ゲート酸化物層7、並びにN+ソ
ース/ドレイン領域9及び11を含む。図1に示す構造
においては、埋め込みストラップ12が、深いトレンチ
・コンデンサのストレッジ・トレンチ・ノード1を、転
送装置のソース/ドレイン拡散領域11に接続する。M
INTセルにおいては、MINT埋め込み・ストラップ
の抵抗は、このメモリ・セルの浅いトレンチ絶縁領域2
及び深いトレンチ・コンデンサ1の重なりかたの関数で
ある。
【0004】
【課題を解決するための手段】本発明は、MINTセル
の埋め込みストラップの抵抗が、深いトレンチと、能動
領域との重なりかたの関数であることに着目し、深いト
レンチに対して浅いトレンチ絶縁パターンを自己整列さ
せて深いトレンチの幅全体に亘って埋め込みストラップ
を形成させる。
【0005】本発明は、基板を含む半導体装置を提供す
る。少なくとも一対の深いトレンチが基板内に形成され
る。深いトレンチのそれぞれの側壁の少なくとも一部分
にカラーが形成される。トレンチ内には導電性のトレン
チ充填材料が充填される。深いトレンチのそれぞれの埋
め込みストラップは、側壁上のカラーの上側及びトレン
チ充填材料の上側に形成されることにより、トレンチの
幅全体に亘って延びるように形成される。一対の深いト
レンチ相互間の基板表面には、浅い絶縁領域が形成され
る。深いトレンチのそれぞれの埋め込みストラップに重
なるようにトレンチ上部誘電体領域が形成される。
【0006】又本発明は、深いトレンチに自己整列され
た浅いトレンチ絶縁領域及び能動領域を形成または製造
する方法を提供する。この方法は、基板の上面に形成さ
れた第1誘電体層を通って基板内に延びる少なくとも一
対の互いに隣接する深いトレンチを形成することを含
む。深いトレンチのそれぞれの側壁の少なくとも一部分
に、基板の上面から下方に延びるように、誘電体材料の
カラーが形成される。トレンチ内には導電性のトレンチ
充填材料が充填される。トレンチ充填材料の上面が基板
の上面よりも深くなるように、即ち低い位置になるよう
に、トレンチ充填材料の上部が窪まされる。誘電体材料
のカラーの上面がトレンチ充填材料の上面よりも低くな
るように誘電体材料のカラーのうち、基板の上面に近接
する部分がエッチングされる。誘電体カラーの上面及び
トレンチ充填材料の上面にストラップ材料が付着され、
次いで、ストラップ材料の上面が基板の上面よりも低く
される。ストラップ材料の上面及び第1誘電体層の上面
に第2誘電体層が付着される。この第2誘電体層は、ス
トラップ材料の上面と基板の上面との間にあるトレンチ
の側壁を構成する露出された基板表面に接触する。この
構造は平坦化され、第2誘電体層が深いトレンチ内にの
み残存するように第2誘電体層が除去される。この平坦
化された構造の表面にフォトレジスト層が付着される。
少なくとも一対の深いトレンチ相互間にある第1誘電体
層の表面と、深いトレンチ内に残存する第2誘電体層の
表面のうちこのトレンチ相互間の第1誘電体層に隣接す
る表面部分を露出するようにフォトレジスト層がパター
ン化される。これにより、フォトレジスト層は、第1誘
電体層を覆い、そしてこれに隣接しそして深いトレンチ
のそれぞれの上部にある第2誘電体層の表面とを部分的
に覆うようになる。2つのトレンチ相互間にある第1誘
電体層が選択的に除去される。トレンチの第2誘電体層
の一部分と、トレンチ相互間にある基板の上側の部分が
選択的に除去されるが、第1誘電体層のエッチ・レート
に比べて第2誘電体層のエッチ・レートが非常に小さい
ので、第2誘電体層は僅かにエッチされるだけである。
第1誘電体層の除去及び基板の上側の部分の除去により
生じたスペース内に第3誘電体層を充填するように、こ
の第3誘電体層がこの構造の上面に付着される。上記ス
ペース内だけに第3誘電体層を残存させるように、第3
誘電体層が平坦化される。そして、基板の上面に残存し
ている第1誘電体層が除去される。
【0007】本発明は上記方法により形成された半導体
装置を提供する。
【0008】
【発明の実施の形態】半導体装置の寸法が減少され、そ
して1つのスペース内に集積される装置の数が増大する
につれて、幾つかの問題が生じる。これらの問題は、装
置が密集した状態で装置相互間を整列させようとし、そ
して装置の重なり合う部分の寸法が次第に小さくなるこ
とにより生じる。例えば、幾つかのメモリ・セルでは、
深いトレンチと能動領域のパターンが正しく整列されな
くなる。これから生じる1つの問題は、埋め込みストラ
ップの抵抗が、深いトレンチと能動領域の重なりかたの
関数となることである。従って、深いトレンチと能動領
域とが正しく重ならなくなると、埋め込みストラップの
抵抗が変動し、そしてこの非整列の製造許容誤差に基づ
いて、埋め込みストラップの直列抵抗の変動の度合いを
増大させる。
【0009】図2は、半導体装置の構造の一部分を上か
ら見た図であり、複数個の深いトレンチを示し、更に深
いトレンチと能動領域との重なりかたを示している。図
2の切断線Xに沿った断面を図3乃至図15に示す。図
2は、深いトレンチ14,ゲート導電体16、能動領域
18及び拡散コンタクト(CB)領域20を示す。更に
図2は、深いトレンチと能動領域との重なり方の2つの
例を示している。深いトレンチと能動領域の間の重なり
領域22は、能動領域と深いトレンチとの間の非常に好
ましい重なり量を示している。他方、深いトレンチと能
動領域の間の重なり領域24では、重なりの量が小さく
好ましくない。
【0010】図3は、深いトレンチと能動領域との間の
重なり量32が小さい例の断面を示す。更に図3は、導
電体で充填された深いトレンチ26を示し、そして各ト
レンチには、カラー絶縁領域28が形成されている。浅
いトレンチ絶縁領域30は、2つの深いトレンチ26と
これら2つの深いトレンチ26の間の領域との上に重な
る。
【0011】本発明は、深いトレンチに対して能動領域
のパターンを自己整列させるプロセスを使用して、トレ
ンチの全幅に亘って埋め込みストラップを形成させるこ
とを実現することにより、深いトレンチと能動領域との
間の望ましい重なりを確実に実現する解決法を提供す
る。本発明に従うプロセス即ち製造方法は、トレンチの
上部に設けられた酸化物領域を、浅いトレンチ絶縁領域
のためのマスキング層として使用して、MINT型の深
いトレンチ・コンデンサ及び浅いトレンチ絶縁領域を形
成するために使用されることができる。しかしながら、
本発明に従う製造方法は、他の型の半導体装置を形成す
るためにも使用されることができる。
【0012】図4乃至図15に示す本発明の製造方法及
び構造によると、半導体基板、例えばp型シリコン基板
34が用意される。図4に示すように、基板34の上面
に第1誘電体層(絶縁体層)36が形成される。一実施
例では、誘電体層36は窒化物である。特に、この誘電
体層36として使用できる窒化物は、窒化シリコン(S
iN)である。図示してはいないが、例えば二酸化シリ
コンのような誘電体層を、誘電体層36内に形成するこ
とができる。基板34の上面に誘電体層36を形成した
後に、標準的なリソグラフィック及びドライ・エッチン
グ技法例えば反応性イオン・エッチング(RIE)を使
用して、少なくとも2つの深いトレンチ38が第1誘電
体層36を通って基板34内に形成される。
【0013】深いトレンチ38を形成した後に、図5に
示すように、深いトレンチ38のそれぞれの側壁の表面
の一部分に誘電体カラー40が形成される。カラー40
は、例えば二酸化シリコンのような誘電体材料で形成さ
れることができる。カラー40の形成の前に、トレンチ
38の底部に隣接するP型シリコン基板34の部分に、
n+不純物でドープされた導電性の埋め込み型のプレー
ト構造65が設けられる。更に、トレンチ38の底部の
側壁に、ノード誘電体層64が設けられる。このノード
誘電体層64は、図6に示されているn+不純物でドー
プされた多結晶シリコンの充填材料44と、埋め込み型
のプレート構造65との間を絶縁する。埋め込み型のプ
レート構造65は、DRAMセルの基準電位(例えば0
V)に接続される、トレンチ・キャパシタの一つの電極
として働く。図6以降では、図を簡略化するために、埋
め込み型のプレート構造65及びノード誘電体層64は
示されていない。
【0014】カラー40は、トレンチの側壁(シリコン
材料)を酸化することにより形成されることができる。
代表的には、完成時のカラー40が、深いトレンチ38
の上端にまで連続して延びるように、カラー40が深い
トレンチのそれぞれに上方の領域に形成される。即ち、
深いトレンチ38の側壁42を形成する基板材料(シリ
コン)が酸化されてカラー40が形成される。
【0015】カラー領域40を形成した後に、深いトレ
ンチ38内に導電性のトレンチ充填材料44が充填され
る。図6は、充填後の深いトレンチの例を示す。更に説
明すると、深いトレンチは、最初に所望の材料で充填さ
れることができる。深いトレンチを充填するのに使用さ
れる材料の例は、種々な半導体材料を含む。例えば、導
電性のn+多結晶シリコンが、深いトレンチを充填する
材料として使用されることができる。
【0016】深いトレンチの充填の後、この充填後の構
造の上面が平坦化されて、この構造の上面のうちトレン
チ以外の部分に付着されたトレンチ充填材料が除去され
る。次いで、基板の上面レベルよりも下のレベルまでト
レンチ充填材量が除去されて、窪まされる。この窪ませ
処理は、例えばRIEのようなドライ・エッチング技法
を利用することにより行われることができる。言い換え
ると、深いトレンチのトレンチ充填材料は、基板34の
上面と誘電体層36との境界よりも低いレベルまで窪ま
される。図6は、窪ませ処理後の深いトレンチ充填材料
44を示す。
【0017】深いトレンチ38を充填しそしてトレンチ
充填材料44を所望のレベルにまで窪ませた後に、図7
に示すように、カラー40は、これの上面がトレンチ充
填材料44の上面よりも低くなるように、トレンチの露
出された側壁から等方的にエッチング除去される。カラ
ー40のエッチングは、ウェット・エッチング・プロセ
スを使用して行われることができる。図7は、窪まされ
た後のカラー40の構造を示す。
【0018】カラー40を窪ませた後、埋め込みストラ
ップ46が各深いトレンチに形成される。本発明による
と、埋め込みストラップ46は、深いトレンチの全幅に
亘って延びるように形成されることができる。埋め込み
ストラップ46は、半導体材料により形成されることが
できる。本発明の一実施例では、埋め込みストラップは
導電性のn+シリコンにより形成される。
【0019】埋め込みストラップを形成するために適切
な技法を使用することができる。例えば、化学蒸着(C
VD)を利用することができる。本発明の一実施例によ
ると、埋め込みストラップを形成するために、低圧CV
D(LP CVD)を利用することができる。
【0020】埋め込みストラップ46は、トレンチ充填
材料44の上面及びカラー構造40の上面を覆うように
形成される。本発明の一実施例では、図7の構造の上面
全体に埋め込みストラップの材料を付着した後に、この
埋め込みストラップ材料の上部は窪まされる。図8は、
埋め込みストラップ46の材料であるシリコンが、ウエ
ハ構造の表面及びトレンチの上部から等方的に除去され
た後に、トレンチ充填材料44の上面及び窪まされたカ
ラー40の上面を覆うように形成されている埋め込みス
トラップ46の一例を示す。
【0021】埋め込みストラップ46の形成の後、ライ
ナー48が図8の構造の表面上に形成される。即ち、ラ
イナー48は、第1誘電体層36の上面の部分、深いト
レンチの上部の開口部の側壁に沿った誘電体層36の部
分、埋め込みストラップ46の上側のトレンチ部分のう
ち露出されている側壁の部分、及び埋め込みストラップ
46の上面の部分に形成される。本発明においては、ラ
イナー48は、必ずしも必要ではない。ライナー48
は、追加的な構造である。ライナー48は、誘電体材料
により形成されることができる。本発明の一実施例で
は、ライナー48は、約2nm乃至10nmの厚さを有
するLPCDVによる窒化物で形成される。ライナー4
8として使用できる窒化物の例は、窒化シリコン(Si
N)である。更に、ライナー48の付着の前に、約2n
m乃至約10nmの厚さを有する薄い熱酸化物層を形成
することが望ましい。
【0022】ライナー48を形成した後に、第2誘電体
材料の層50がライナー48の上に付着される。上記の
ように本発明においてライナー48が形成されない場合
には、この誘電体層50は、図8の構造の表面全体に付
着される。第2誘電体層50として任意の誘電体材料が
使用されうる。本発明の一実施例では、酸化物が第2誘
電体層50を形成するのに使用されることができる。こ
の酸化物の一例は、二酸化シリコンである。
【0023】図9は、ライナー48及び第2誘電体層5
0を含む構造を示す。
【0024】第2誘電体層50の形成の後、第2誘電体
層50のうち第1誘電体層36の上面に存在する部分
が、この第2誘電体層50を例えば化学機械的研磨(C
MP)により平坦化することにより除去される。もしも
ライナー48が形成されている場合には、この平坦化ス
テップの間、ライナー48のうち第1誘電体層36の上
面に存在する部分も除去される。図10は、第2誘電体
層50を平坦化することにより生じた構造を示す。図1
0から明らかなように、第2誘電体層50の残存部分
は、深いトレンチ内の部分(誘電体層36の底面より低
い部分)及びこの深いトレンチの上側に存在する第1誘
電体層36の開口部内に存在する。この残存する第2誘
電体層50の部分は、誘電体領域52であり、そしてこ
れらの第2誘電体領域52のそれぞれは、深いトレンチ
のそれぞれの上部に位置するトレンチ上部誘電体領域5
2を形成する。第2誘電体層50の材料が酸化物である
場合には、領域52をトレンチ上部酸化物(TTO、t
rench top oxide)と呼ぶ。
【0025】第2誘電体層50の不要な部分を除去して
トレンチ上部誘電体領域52を形成した後、フォトレジ
スト54が、図10の構造の上面全体に付着される。こ
のフォトレジストの付着の後、この構造に能動領域及び
浅いトレンチ絶縁パターンを形成するようにフォトレジ
ストがパターン化される。図11は、この構造上のパタ
ーン化されたフォトレジスト54の一例を示す。図11
に示すフォトレジスト54は、2つのトレンチ上部領域
52のそれぞれの一部分と、2つの深いトレンチの間の
誘電体層即ち第1誘電体領域36とを露出するようにパ
ターン化されている。即ち、一対の深いトレンチ相互間
にある第1誘電体層36の表面と、2つのトレンチのそ
れぞれのトレンチ上部誘電体領域52の表面のうちトレ
ンチ相互間の第1誘電体層36に隣接する表面部分を露
出するようにフォトレジストがパターン化される。フォ
トレジスト54をパターン化してマスクを形成するため
に、従来のフォトリソグラフィ・プロセスが使用されう
る。
【0026】深いトレンチ及び他の下側の構造の上に所
望のマスク・パターン54を形成した後、このフォトレ
ジストの一部分の除去により露出された構造の領域がエ
ッチングされる。代表的には反応性イオン・エッチング
が利用されることができる。このエッチングのために、
フッ素、炭素及び酸素給送ガスを使用することができ
る。このようなガスの例は、CF,CHF,Ar,
,CO、C,C及び/若しくはC
である。
【0027】エッチング・プロセスは、複数のステップ
で行われることができる。例えば、第1誘電体領域36
の部分だけをエッチングし第2誘電体領域52の部分を
エッチングしないような最初の即ち第1のエッチングが
使用されることができる。このようなエッチングは、第
2誘電体領域52に対して第1誘電体領域36を選択的
にエッチングするエッチング・ステップとして考えるこ
とができる。このエッチングにより、基板のうち誘電体
領域36の下側の一部分が少なくとも除去される。又、
このエッチングは、フォトレジストに対して選択的であ
ると考えられる。図12は、フォトレジスト・マスクに
よりこのエッチング時に形成された、深いトレンチに隣
接する領域56を示す。
【0028】この結果生じた構造は、点線58により分
けられた半導体装置の部分を表すものとして考えること
ができる。点線58により分けられたこれらの部分は、
DRAMセルを構成するアレイ部分60及びこのアレイ
の付属部分又は周辺部分62である。エッチングにより
形成された領域56は、上記付属部分の一部分を表す。
この付属部分は、トランジスタ及び浅いトレンチ絶縁領
域を含むことができる。
【0029】次に、シリコン基板34をエッチングする
ための第2のエッチングが行われる。この第2のエッチ
ングは、トレンチ上部領域52の露出部分に対して選択
的である。図13に示すように、シリコン基板は、スト
ラップ構造46の下端よりも下のレベル(即ち、構造4
6の下端よりもシリコン基板中に入り込んだレベル)ま
で、即ちカラー誘電体領域40の上端よりも下のレベル
(即ち、この上端よりもシリコン基板中に入り込んだレ
ベル)まで下方にエッチングされる。2つの深いトレン
チの間の領域と付属構造の開口部56とは同じレベル即
ち深さまでエッチングされることができる。これの代わ
りに上記領域と開口部56とは互いに異なるレベルまで
エッチングされることができる。図13に示すように、
基板のエッチングの間に、トレンチ上部領域52の少な
くとも一部分も又エッチングされうる。この第2のエッ
チングは、誘電体領域52及びフォトレジスト54に対
して選択的なシリコンのエッチングとして考えることが
でき、そして例えば、Cl 、HCl、HBr及び/若
しくはBClのような給送ガスを使用するドライ・エ
ッチングにより行われることができる。
【0030】第1誘電体領域36、基板の部分及びトレ
ンチ上部領域52の一部分のエッチングの後、残存する
フォトレジスト54がこの構造の上面から除去される。
次いで、図14に示すように、第1誘電体層36,基板
及びトレンチ上部領域のエッチングの後に、2つのトレ
ンチ相互間の領域64及び領域56内に材料が付着され
る。領域64は、絶縁領域、代表的には2つのトレンチ
相互間の浅い絶縁領域を形成する。絶縁領域64を充填
する材料は又、付属部分の領域即ちトレンチ56をも充
填するのに使用される。領域56及び64は、同時に充
填されることができる。
【0031】領域64に付着される材料は、誘電体材料
である。本発明の一実施例では、領域64に付着される
誘電体材料は、二酸化シリコンのような酸化物である。
この誘電体材料は、浅いトレンチ絶縁領域を形成する。
領域64を形成するために誘電体材料を付着した後に、
この構造の上面は平坦化されて、絶縁領域を形成するス
ペース(56,64)以外の場所に存在している誘電体
材料が除去される。この平坦化処理は、CMPにより行
われることができる。
【0032】絶縁領域64及び56を充填した後に、誘
電体層即ち第1誘電体領域36は、基板の上面から除去
されることができる。絶縁領域64及び56を充填して
いる誘電体材料の上記平坦化処理は又、トレンチ上部領
域52及びトレンチ相互間の誘電体領域36の一部分を
も除去することができる。この平坦化ステップは、トレ
ンチ上部領域52の上面と絶縁領域64の上面とを同一
面(同じ高さの面)にするために有用である。平坦化ス
テップは又、付属部分即ち周辺部分の領域即ち構造56
の上面と、トレンチ上部領域52の上面及び絶縁領域6
4の上面とを同一面にする。図14は、このプロセス・
ステップの段階における装置構造即ちデバイス構造の実
施例を示す。
【0033】図14に示す構造の形成の後に、トランジ
スタ(FET)及び他のデバイスが、深いトレンチの少
なくとも一つ及び周辺構造の上に形成されることができ
る。上記構造の上に形成されたデバイス構造は図15に
示され、そしてこのデバイス構造は、ゲート導体領域を
含む。トレンチ及びトランジスタ等が形成された後に、
拡散領域及びゲート導体へのコンタクト、並びに第1レ
ベルの相互接続配線が、標準の処理技術を使用して、深
いトレンチの上そして周辺部分の上に形成される。
【0034】本発明の実施例に従うと、本発明は、深い
トレンチに自己整列された浅いトレンチ絶縁領域内に能
動領域を形成するプロセスを提供する。この製造プロセ
スについては、既に説明したが、ここで総括的にもう一
度説明する。このプロセス即ち製造方法は、半導体基板
34の上面に第1誘電体層(実施例では、窒化物層)3
6を形成するステップを含む。次いで、互いに隣接する
少なくとも一対の深いトレンチ38が、窒化物層36を
通って基板34内に延びるように形成されて図4に示す
構造となる。
【0035】図5に示すように、誘電体カラー(実施例
では、この層の材料は二酸化シリコン)40が、深いト
レンチのそれぞれの側壁の少なくとも一部分に形成され
る。又、ノード誘電体層64及び埋め込み型のプレート
65が形成される。次いで、これらの深いトレンチのそ
れぞれは、導電性のトレンチ充填材料(実施例では、不
純物をドープされた導電性の多結晶シリコン)44で充
填される。次いで、図6に示すように、トレンチ内の充
填材料44のうち、上端の部分が除去されて窪まされ、
これによりこのトレンチ充填材料44の上端の位置は、
誘電体カラー40の上端から所定の距離だけ離れた第1
レベルとなる。次いで、図7に示すように、誘電体カラ
ー40の上端の位置即ちレベルがトレンチ充填材料44
の上端よりも低い位置である第2のレベルになるよう
に、誘電体カラー40の上部が除去されて窪まされる。
これにより、トレンチ充填材料44の上端の位置即ち第
1レベルは、半導体基板34の上面と誘電体カラー40
の上端の位置即ち第2レベルの間となる。半導体材料
(実施例では、導電性のn+シリコン)のストラップ4
6がトレンチ内のトレンチ充填材料44の上面に、そし
て窪まされたトレンチ誘電体カラー40の上面に付着さ
れる。図8の実施例においては、埋め込みストラップ4
6の上面の位置即ち第3のレベルは、半導体基板34の
上面と、トレンチ充填材料44の上端の位置即ち第1の
レベルとの間にある。図8の構造の上面にライナー48
が付着される。即ち、図8においては、ライナー48
は、基板34上の第1誘電体層(窒化物層)36の上面
と、この第1誘電体層36のうちトレンチの一部を構成
する側壁と、基板34のうちトレンチ内に露出された部
分(側壁)と、埋め込みストラップ46のうち露出され
ている上面とに付着される。図9に示すように、第2誘
電体層(実施例では二酸化シリコン)50がライナー4
8の上に付着される。ライナー48が使用されない場合
には、第2誘電体層50は、図8の構造、即ち、基板3
4上の第1誘電体層(窒化物層)36の上面と、この誘
電体層36のうちトレンチの一部を構成する側壁と、基
板34のうちトレンチ内に露出された部分(側壁)と、
埋め込みストラップ46のうち露出されている上面とに
付着される。次いで、図9の構造が平坦化されて、第1
誘電体層36の上面の上にあるライナー48の上の酸化
物層50の部分と、この誘電体層36の上にあるライナ
ー48が除去されて、これにより酸化物層50は、図1
0に示すように、トレンチ内にのみ存在する。ライナー
48が形成されない場合には、酸化物層50のうち誘電
体層36の上にある部分が除去される。図9の酸化物層
50のうち、平坦化処理の後にトレンチの上部に残存す
る酸化物層の部分を図10では、トレンチ上部誘電体
(酸化物)領域52として示している。
【0036】次いで、図11に示すように、フォトレジ
スト層54が図10の構造の上に形成される。フォトレ
ジスト層54は、2つのトレンチのそれぞれの上部にあ
るトレンチ上部酸化物領域52の上面のうち、これら2
つのトレンチ相互間の誘電体層(窒化物層)36に隣接
する部分を露出し残りの上面の部分を覆うように、そし
てこれら2つのトレンチ相互間にあり基板34の上面に
形成されている誘電体層36の上面を露出するようにパ
ターン化される。これにより、フォトレジスト層54
は、トレンチ上部酸化物層52の上記残りの部分を覆う
ように形成される。又、フォトレジスト層54は、図1
2の領域56を形成するようにパターン化されている。
次いで、図12に示すように、2つのトレンチ相互間に
ありそして基板34の上面に形成されている誘電体層3
6が選択的に除去される。又、周辺部分62では、フォ
トレジスト54の開口により露出されている誘電体層3
6及びこれの下側の基板34の部分が除去される。次い
で、図13に示すように、トレンチ上部酸化物領域52
のうち露出された部分及びトレンチ相互間に露出された
基板の表面が除去される。誘電体層36のエッチ・レー
トに比べて、酸化物領域52のエッチ・レートが非常に
小さいので、酸化物領域52は僅かにエッチされる。
又、周辺部分62の基板34内のトレンチの深さが増大
される。次いで、図14に示すように、トレンチ相互間
の基板上の窒化物層36及び2つのトレンチ相互間の基
板の部分的除去により生じた空間とを充填するようにそ
して領域56を充填するように、誘電体材料(酸化物)
が付着されて、酸化物の絶縁領域64を形成する。絶縁
領域64及び56の底面のレベルは、誘電体カラー40
の上端の位置である第2のレベルよりも深い位置にあ
り、絶縁領域64は、これを挟んで存在する一対の深い
トレンチのそれぞれの誘電体カラー40に接続する。次
いで、トレンチ上部誘電体領域52の上面と、絶縁領域
64及び56の上面とが同一平面になるまで、誘電体材
料64(二酸化シリコン)が平坦化され、そしてこのと
き第1誘電体層(窒化物層)36の一部分は基板表面に
残存している。次いで、この基板上に残存している第1
誘電体層36が除去される。次いで、半導体デバイス即
ちトランジスタ(FET)デバイスが、深いトレンチの
うちの少なくとも一つの上に形成される。
【0037】本発明は、上述の製造方法により形成され
た半導体装置(デバイス)を包含する。本発明に従う半
導体装置は上述の製造ステップに従って形成されること
ができる。しかしながら、本発明に従う半導体装置を製
造するのに他の方法を使用することもできる。
【0038】本発明に従う半導体装置は、半導体基板を
含む。少なくとも一対の深いトレンチが基板内に設けら
れる。深いトレンチは基板の上面に対してほぼ垂直に形
成され、そして少なくとも2つのトレンチは互いにほぼ
平行である。深いトレンチのそれぞれの内部にトレンチ
充填材料が充填される。トレンチ充填材料は、導電性で
あり、そしてトレンチ充填材料の上面のレベル(深さを
表す位置、第1のレベル)は、基板の上面から所定距離
だけ離されている。2つのトレンチ相互間には絶縁領域
が設けられている。
【0039】本発明の半導体装置は、複数の対の深いト
レンチ38を含むことができる。深いトレンチのそれぞ
れの構造は上述の構造である。一対の深いトレンチ毎に
埋め込みプレート構造が基板内に設けられることができ
る。
【0040】誘電体カラー40が、深いトレンチのそれ
ぞれの側壁の少なくとも一部分に設けられている。各深
いトレンチ内の誘電体カラー40は、各トレンチの上側
部分に近接して設けられている。具体的にいうと、誘電
体カラー40の上面のレベル(第2のレベル)は、基板
の上面から下面に向かう方向において、トレンチ充填材
料44の上面のレベルである第1のレベルよりも深い位
置にある。第1のレベルと第2のレベルの間では、トレ
ンチの側壁とトレンチ充填材料44側壁との間に、誘電
体カラー40の厚さだけ間隔があけられている。誘電体
カラー40の材料として酸化物を使用することができ
る。酸化物材料の一例は、二酸化シリコン(SiO
である。
【0041】各深いトレンチの上記間隔内を満たしそし
てトレンチ充填材料44の上面(第1のレベル)の上側
の第3のレベルまで埋め込みストラップ46が形成され
る。これにより、埋め込みストラップ46は、トレンチ
の全幅にわたって形成される。この埋め込みストラップ
46の上面のレベル(第3のレベル)は、基板の上面
と、トレンチ充填材料44の上面のレベルである第1の
レベルとの間にあり、これにより、トレンチのうち、基
板の上面のレベルと上記第3のレベルとの間には誘電体
層52形成用の空間が存在する。この誘電体形成用の空
間内に絶縁領域52が設けられる。これの代わりに、基
板の上面と埋め込みストラップの上面(第3のレベル)
との間のトレンチの側壁に、更に埋め込みストラップの
上面にライナーを形成し、そしてこのライナーが設けら
れた上記誘電体形成用の空間内に絶縁材料を設けること
ができる。
【0042】トランジスタ・デバイス及び相互接続構造
が、少なくとも1つの深いトレンチの上に形成される。
【0043】これら深いトレンチに隣接した基板の部分
に周辺部分(付属部分)の回路が設けられる。周辺回路
を他から絶縁するために、深いトレンチから所定距離だ
け離れた基板の部分内に絶縁領域56が設けられる。こ
の絶縁領域56は、上記所定距離だけ離れた基板の部分
内に浅いトレンチを形成した後に、この浅いトレンチを
誘電体材料で充填することにより形成される。この誘電
体材料は酸化物とすることができる。酸化物材料の例は
二酸化シリコン(SiO)である。
【0044】図15において、アレイ領域は参照数字6
0により示され、そして周辺回路領域は参照数字62で
示され、そして周辺回路の構造は参照数字61により示
されている。シリコン基板と結晶シリコンゲート(ワー
ド線)66との間にゲート絶縁層(図示せず)が形成さ
れており、ゲート66の上に金属若しくはシリサイド層
67が形成されており、そして、これらの上面及び側面
に保護絶縁層68が形成されている。基板の表面部にD
RAMのFETのソース又はドレイン領域が形成され、
そしてこの領域は、ストラップに接続され従って、トレ
ンチ・キャパシタに接続されている。本発明の半導体装
置の各領域を構成する材料は前述の製造方法で述べた材
料である。
【0045】
【発明の効果】本発明による利点は、深いトレンチ・パ
ターン・レベルに対して図2のAA(能動領域)パター
ン・レベルをクリチカルに整列させる必要がないことで
ある。AAパターンの一部が深いトレンチに重なるかぎ
り、ストラップを正しく形成することができる。更に本
発明によると、AAレベルと深いトレンチ・レベルとの
間のクリチカルな重なり許容誤差を増大することができ
るので、深いトレンチの直径を小さくすることができ
る。
【0046】本発明においては、能動領域からストラッ
プを経て深いトレンチ記憶コンデンサへの良好な電気的
導通路を確立するためには、能動領域フォトレジスト・
パターンが、深いトレンチの上側のトレンチ上部誘電体
領域の1つのエッジを覆うことだけが必要なので、従来
の方法及び構造に比べて本発明は大きな量の整列誤差を
許容する。本発明によると、浅いトレンチ絶縁領域(6
4は、図2及び3に示した例と異なり、バックーツゥー
バックに配列された2つのトレンチの間に存在し、図2
及び3に示された例の場合のようにDRAMセルのスト
ラップの幅を変動することはない。更に本発明は、能動
領域及び深いトレンチのパターンを併合することにより
能動領域と深いトレンチとの重なりにより埋め込みスト
ラップの抵抗が変動することを防止する。
【0047】以上、本発明について説明したが、上述の
説明は本発明の良好な実施例を示すものであり、上述の
ように、本発明の精神から逸脱することなく、上記実施
例を修正することが可能であることは明らかである。
【図面の簡単な説明】
【図1】従来のDRAMセル構造の一例を示す断面図で
ある。
【図2】深いトレンチと能動領域との好ましい重なりの
例及び好ましくない重なりの例を示すDRAMセル構造
の例の上面図である。
【図3】深いトレンチと能動領域との好ましくない重な
りの例を示す断面図である。
【図4】本発明の製造方法の製造ステップにおける半導
体デバイス構造を示す断面背である。
【図5】本発明の製造方法の製造ステップにおける半導
体デバイス構造を示す断面背である。
【図6】本発明の製造方法の製造ステップにおける半導
体デバイス構造を示す断面背である。
【図7】本発明の製造方法の製造ステップにおける半導
体デバイス構造を示す断面背である。
【図8】本発明の製造方法の製造ステップにおける半導
体デバイス構造を示す断面背である。
【図9】本発明の製造方法の製造ステップにおける半導
体デバイス構造を示す断面背である。
【図10】本発明の製造方法の製造ステップにおける半
導体デバイス構造を示す断面背である。
【図11】本発明の製造方法の製造ステップにおける半
導体デバイス構造を示す断面背である。
【図12】本発明の製造方法の製造ステップにおける半
導体デバイス構造を示す断面背である。
【図13】本発明の製造方法の製造ステップにおける半
導体デバイス構造を示す断面背である。
【図14】本発明の製造方法の製造ステップにおける半
導体デバイス構造を示す断面背である。
【図15】本発明の製造方法の製造ステップにおける半
導体デバイス構造を示す断面背である。
【符号の説明】
34・・・基板、 36・・・第1誘電体層、 38・・・深いトレンチ、 40・・・カラー、 42・・・側壁、 44・・・トレンチ充填材料、 46・・・埋め込みストラップ、 48・・・ライナー、 50・・・第2誘電体層、 52・・・トレンチ上部誘電体領域、 54・・・フォトレジスト、 56・・・トレンチ、 64・・・浅い絶縁領域
フロントページの続き (73)特許権者 399035836 インフィニオン テクノロジーズ ノー ス アメリカ コーポレイション Infineon Technolog ies North America Corp アメリカ合衆国 カリフォルニア サン ホセ ノース ファースト ストリー ト 1730 1730 North First Str eet、San Jose、CA、US A (72)発明者 ラーマ・ディバカルニ アメリカ合衆国10941、ニューヨーク州 ミドルタウン、バークマン・ドライブ 219 (72)発明者 アルリケ・グリュニング アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールズ、タウン・ ビュー・ドライブ 38 (72)発明者 ビオング・ワイ・キム アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールズ、ウエス ト・アカデミー・ストリート 6 (72)発明者 ジャック・エイ・マンデルマン アメリカ合衆国12582、ニューヨーク州 ストームビル、ジェイミー・レーン 5 (72)発明者 ラリー・ネズビット アメリカ合衆国06032、コネティカット 州ファーミントン、フォーン・ドライブ 24 (72)発明者 カール・ジェイ・ラデンズ アメリカ合衆国12540、ニューヨーク州 ラグランジビル、クッチャラー・ドライ ブ 35 (56)参考文献 特開 平8−335678(JP,A) 特開 平11−68068(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8242 H01L 27/108

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】(イ)基板の表面に第1誘電体層を形成
    し、該第1誘電体層を貫通して上記基板内に延びる少な
    くとも一対の互いに隣接した深いトレンチを形成するス
    テップと、 (ロ)上記一対の深いトレンチのそれぞれの側壁の少な
    くとも一部分に誘電体カラーを形成するステップと、 (ハ)上記少なくとも一対の深いトレンチをトレンチ充
    填材料で充填するステップと、 (ニ)上記トレンチ充填材料の上面が上記基板の上面よ
    りも低くなるように上記トレンチ充填材料を窪ませるス
    テップと、 (ホ)上記誘電体カラーの上面が上記トレンチ充填材料
    の上面よりも低くなるように上記誘電体カラーの一部分
    を除去するステップと、 (ヘ)上記誘電体カラーの上面及び上記トレンチ充填材
    料の上面にストラップ材料を付着し、該ストラップ材料
    の上面を上記基板の上面よりも低くするステップと、 (ト)上記ストラップ材料の上面の上側の空間を充填す
    るように、上記ストラップ材料の上面及び上記第1誘電
    体層の上面に第2誘電体層を付着するステップと、 (チ)上記第2誘電体層が上記少なくとも一対の深いト
    レンチ内にのみ残存するように、上記第2誘電体層を除
    去する平坦化ステップと、 (リ)上記平坦化された後の表面にフォトレジスト層を
    付着するステップと、 (ヌ)上記少なくとも一対の深いトレンチ相互間にある
    上記第1誘電体層の表面と、上記残存する第2誘電体層
    の表面のうち上記トレンチ相互間の上記第1誘電体層の
    部分に隣接する表面部分を露出するように上記フォトレ
    ジスト層をパターン化するステップと、 (ル)上記少なくとも一対の深いトレンチ相互間にある
    上記第1誘電体層を除去するステップと、 (ヲ)上記第1誘電体層の除去により露出された上記基
    板の部分を所定の深さまで除去するステップと、 (ワ)上記第1誘電体層の除去及び上記基板の部分の除
    去により生じたスペース内に第3誘電体層を形成するス
    テップと、 (カ)上記基板の表面に残存する第1誘電体層を除去す
    るステップとを含む、深いトレンチに自己整列されてい
    る浅いトレンチ絶縁領域及び能動領域域を形成する方
    法。
  2. 【請求項2】上記少なくとも一対の深いトレンチに関連
    する埋め込みプレートを上記基板内に形成するステップ
    を含むことを特徴とする請求項に記載の方法。
  3. 【請求項3】上記一対の深いトレンチのうちの一方の上
    側にトランジスタ装置を形成するステップを含むことを
    特徴とする請求項に記載の方法。
  4. 【請求項4】上記誘電体カラーの一部分を除去するステ
    ップ(ホ)は、ウェット・プロセスにより行われること
    を特徴とする請求項に記載の方法。
  5. 【請求項5】上記誘電体カラーを形成するステップ
    (ロ)は、低圧化学蒸着により行われることを特徴とす
    る請求項に記載の方法。
  6. 【請求項6】上記ステップ(ヘ)及び上記ステップ
    (ト)の間に、 上記ストラップ材料の上面、上記第1誘電体層の上面及
    び側面、並びに上記深いトレンチ内に露出する基板の面
    にライナーを付着するステップを含み、 上記ステップ(ト)において付着される第2誘電体層
    は、上記ライナーの上に付着され、 上記ステップ(チ)において除去されるのは、上記第2
    誘電体層及び上記ライナーであることを特徴とする請求
    に記載の方法。
  7. 【請求項7】(a)上面に窒化物層を有する基板を形成
    するステップと、 (b)上記窒化物層を貫通して上記基板内に延びる少な
    くとも一対の互いに隣接した深いトレンチを形成するス
    テップと、 (c)上記一対の深いトレンチのそれぞれの側壁の少な
    くとも一部分に酸化物カラーを形成するステップと、 (d)上記少なくとも一対の深いトレンチをトレンチ充
    填材料で充填するステップと、 (e)上記トレンチ充填材料の上面が上記基板の上面よ
    りも低くなるように上記トレンチ充填材料を窪ませるス
    テップと、 (f)上記酸化物カラーの上面が上記トレンチ充填材料
    の上面よりも低くなるように上記酸化物カラーの一部分
    を除去するステップと、 (g)上記酸化物カラーの上面及び上記トレンチ充填材
    料の上面にストラップ材料を付着し、該ストラップ材料
    の上面を上記基板の上面よりも低くするステップと、 (h)上記ストラップ材料の上面の上側の空間を充填す
    るように、上記ストラップ材料の上面及び上記窒化物層
    の上面に酸化物層を付着するステップと、 (i)上記酸化物層が上記少なくとも一対の深いトレン
    チ内にのみ残存するように、上記酸化物層を除去する平
    坦化ステップと、 (j)上記平坦化された後の表面にフォトレジスト層を
    付着するステップと、 (k)上記少なくとも一対の深いトレンチ相互間にある
    上記窒化物層の表面と、上記残存する酸化物層の表面の
    うち上記トレンチ相互間の窒化物層の部分に隣接する表
    面部分を露出するように上記フォトレジスト層をパター
    ン化するステップと、 (l)上記少なくとも一対の深いトレンチ相互間にある
    上記窒化物層を除去するステップと、 (m)上記窒化物層の除去により露出された上記基板の
    部分を所定の深さまで除去するステップと、 (n)上記窒化物層の除去及び上記基板の部分の除去に
    より生じたスペース内に酸化物層を形成するステップ
    と、 (o)上記基板の表面に残存する窒化物層を除去するス
    テップと、 (p)上記少なくとも一対の深いトレンチの一方の上側
    にトランジスタ装置を形成するステップとを含む、 深いトレンチに自己整列されている浅いトレンチ絶縁領
    域及び能動領域域を形成する方法。
JP2000073717A 1999-03-17 2000-03-16 半導体装置の形成方法 Expired - Fee Related JP3496754B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/271,124 US6184107B1 (en) 1999-03-17 1999-03-17 Capacitor trench-top dielectric for self-aligned device isolation
US09/271124 1999-03-17

Publications (2)

Publication Number Publication Date
JP2000277708A JP2000277708A (ja) 2000-10-06
JP3496754B2 true JP3496754B2 (ja) 2004-02-16

Family

ID=23034293

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000073717A Expired - Fee Related JP3496754B2 (ja) 1999-03-17 2000-03-16 半導体装置の形成方法

Country Status (6)

Country Link
US (1) US6184107B1 (ja)
EP (1) EP1037281B1 (ja)
JP (1) JP3496754B2 (ja)
KR (1) KR100382294B1 (ja)
AT (1) ATE519228T1 (ja)
TW (1) TW466680B (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6602434B1 (en) * 1998-03-27 2003-08-05 Applied Materials, Inc. Process for etching oxide using hexafluorobutadiene or related fluorocarbons and manifesting a wide process window
US6153902A (en) * 1999-08-16 2000-11-28 International Business Machines Corporation Vertical DRAM cell with wordline self-aligned to storage trench
DE19944011B4 (de) * 1999-09-14 2007-10-18 Infineon Technologies Ag Verfahren zur Bildung mindestens zweier Speicherzellen eines Halbleiterspeichers
KR100436291B1 (ko) * 1999-11-09 2004-06-16 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조방법
US6432318B1 (en) * 2000-02-17 2002-08-13 Applied Materials, Inc. Dielectric etch process reducing striations and maintaining critical dimensions
US6573137B1 (en) * 2000-06-23 2003-06-03 International Business Machines Corporation Single sided buried strap
TW452879B (en) * 2000-07-27 2001-09-01 Promos Technologies Inc Method for removing polishing stop layer
US6509226B1 (en) * 2000-09-27 2003-01-21 International Business Machines Corporation Process for protecting array top oxide
CN1249788C (zh) * 2000-12-21 2006-04-05 东京毅力科创株式会社 绝缘膜的蚀刻方法
US7015145B2 (en) * 2001-01-08 2006-03-21 Infineon Technologies Ag Self-aligned collar and strap formation for semiconductor devices
US6541810B2 (en) * 2001-06-29 2003-04-01 International Business Machines Corporation Modified vertical MOSFET and methods of formation thereof
DE10152549A1 (de) * 2001-10-24 2003-05-15 Infineon Technologies Ag Verfahren zum Herstellen eines elektrischen Kontaktierungsbereichs in einer mikroelektronischen Halbleiterstruktur
DE10212610C1 (de) * 2002-03-21 2003-11-06 Infineon Technologies Ag Verfahren zur Erzeugung einer horizontalen Isolationsschicht auf einem leitenden Material in einem Graben
US6849518B2 (en) * 2002-05-07 2005-02-01 Intel Corporation Dual trench isolation using single critical lithographic patterning
US6620677B1 (en) * 2002-05-31 2003-09-16 Infineon Technologies Ag Support liner for isolation trench height control in vertical DRAM processing
US6635525B1 (en) 2002-06-03 2003-10-21 International Business Machines Corporation Method of making backside buried strap for SOI DRAM trench capacitor
TW589716B (en) * 2003-06-10 2004-06-01 Nanya Technology Corp Method of fabricating memory device having a deep trench capacitor
US6864151B2 (en) * 2003-07-09 2005-03-08 Infineon Technologies Ag Method of forming shallow trench isolation using deep trench isolation
US7034352B2 (en) * 2004-02-11 2006-04-25 Infineon Technologies Ag DRAM with very shallow trench isolation
US7679130B2 (en) * 2005-05-10 2010-03-16 Infineon Technologies Ag Deep trench isolation structures and methods of formation thereof
US7947569B2 (en) * 2008-06-30 2011-05-24 Infineon Technologies Austria Ag Method for producing a semiconductor including a foreign material layer
US7943449B2 (en) * 2008-09-30 2011-05-17 Infineon Technologies Austria Ag Semiconductor component structure with vertical dielectric layers
US20130187159A1 (en) 2012-01-23 2013-07-25 Infineon Technologies Ag Integrated circuit and method of forming an integrated circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5360758A (en) * 1993-12-03 1994-11-01 International Business Machines Corporation Self-aligned buried strap for trench type DRAM cells
US5895255A (en) 1994-11-30 1999-04-20 Kabushiki Kaisha Toshiba Shallow trench isolation formation with deep trench cap
US5643823A (en) * 1995-09-21 1997-07-01 Siemens Aktiengesellschaft Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures
US5614431A (en) 1995-12-20 1997-03-25 International Business Machines Corporation Method of making buried strap trench cell yielding an extended transistor
US5909044A (en) * 1997-07-18 1999-06-01 International Business Machines Corporation Process for forming a high density semiconductor device
US5831301A (en) * 1998-01-28 1998-11-03 International Business Machines Corp. Trench storage dram cell including a step transfer device
US5945707A (en) * 1998-04-07 1999-08-31 International Business Machines Corporation DRAM cell with grooved transfer device
US6074909A (en) * 1998-07-31 2000-06-13 Siemens Aktiengesellschaft Apparatus and method for forming controlled deep trench top isolation layers

Also Published As

Publication number Publication date
ATE519228T1 (de) 2011-08-15
KR100382294B1 (ko) 2003-05-01
EP1037281B1 (en) 2011-08-03
JP2000277708A (ja) 2000-10-06
TW466680B (en) 2001-12-01
US6184107B1 (en) 2001-02-06
KR20000076882A (ko) 2000-12-26
EP1037281A1 (en) 2000-09-20

Similar Documents

Publication Publication Date Title
JP3496754B2 (ja) 半導体装置の形成方法
US7279419B2 (en) Formation of self-aligned contact plugs
US6476488B1 (en) Method for fabricating borderless and self-aligned polysilicon and metal contact landing plugs for multilevel interconnections
US8030738B2 (en) Semiconductor device with resistor pattern and method of fabricating the same
KR100503519B1 (ko) 반도체 장치 및 그 제조방법
US6333274B2 (en) Method of manufacturing a semiconductor device including a seamless shallow trench isolation step
US5858829A (en) Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas using sidewall-spacer bit lines
JP3953981B2 (ja) 集積回路の製造方法
KR930009087A (ko) 반도체 메모리장치의 제조방법
JP2004274063A (ja) Dramデバイスの縦型トランジスタに線成形マスタ・マスクを使用してビットライン・コンタクトを形成する方法
JP2002026143A (ja) トレンチ側壁に酸化物層を形成する方法
JP2000068481A (ja) Dram装置の製造方法
KR100275551B1 (ko) 반도체 메모리 장치의 콘택 형성 방법
US6184129B1 (en) Low resistivity poly-silicon gate produced by selective metal growth
JP2005123243A (ja) 半導体装置およびその製造方法
JPH11168199A (ja) 半導体記憶装置及びその製造方法
JP2000208729A5 (ja)
KR100246692B1 (ko) 매립 배선층을 갖는 반도체 장치 및 그 제조 방법
JP2000195950A (ja) 半導体装置及びその製造方法
US7439125B2 (en) Contact structure for a stack DRAM storage capacitor
US7892925B2 (en) Method of forming semiconductor device having three-dimensional channel structure
JP2005150159A (ja) 半導体装置、及び、半導体装置の製造方法
KR100307968B1 (ko) 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법
KR100964271B1 (ko) 반도체소자 제조 방법
KR0141949B1 (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081128

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees