JP2003100863A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子領域である単結晶半導体層に圧縮応力が
生じない素子分離構造を提供する。 【解決手段】 半導体基板層、第１の絶縁層および半導
体層からなるＳＯＩ基板を準備し、半導体層をパターニ
ングし、素子領域を形成し、基板表面に第２の絶縁層を
被覆し、基板表面を研磨して素子分離領域のみに第２の
絶縁層が露出するように基板表面を平滑化し、上記素子
領域である半導体層とその周囲の第２の絶縁層との間に
隙間を形成し、この後基板のアニ−ルを行うことで素子
分離構造を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の構
造、及びその製造方法に関わり、ＳＯＩ基板を使用した
場合の素子分離構造、及びその製造方法に関するもので
ある。

【０００２】

【従来の技術】近年、ＬＳＩの低消費電力化が重要な課
題として捉えられているおり、ＳＯＩ基板を用いたＭＯ
Ｓ型トランジスタの開発が進められている。これらの半
導体装置の作製にあたっては、まず、ＳＯＩ基板に素子
分離構造を形成する必要がある。

【０００３】図４（ａ）〜図４（ｅ）は、従来の素子分
離構造の作製方法を示す工程図である。

【０００４】従来の製造方法においては、まず、図４
（ａ）に示すような、ｐ型シリコン基板１１１上に埋め
込み酸化膜であるＳｉＯ2１１２とＳｉ単結晶層１３０
が積層されたＳＯＩ（Silicon on Insulator）基板１
１０を準備し、次に、図４（ｂ）を参照するように、Ｓ
ｉ単結晶層１３０上に、ＬＰＣＶＤ（Low Pressure C
hemical Vapor Deposition）法を用いて、シリコン窒
化（ＳｉＮｘ）膜１４０を形成し、フォトリソグラフィ
法を用いて素子領域（活性化領域）となるべき領域以外
のＳｉＮx膜１４０をＲＩＥ（Reactive Ion etching）
によりエッチング除去する。

【０００５】続けて、得られたＳｉＮx膜１４０パター
ンをエッチングマスクとして、Ｓｉ単結晶層１３０をエ
ッチングし、素子領域となるＳｉ単結晶層１３０のパタ
ーンを形成する。さらに、基板を熱酸化処理し、露出す
る素子領域であるＳｉ単結晶層１３０の側壁に熱酸化
（ＳｉＯ2）膜１５０を形成し、Ｓｉ単結晶層１３０の
上層端部の角（コーナ）を丸め加工する。

【０００６】さらに、図４（ｃ）に示すように、基板表
面にＣＶＤ法を用いてＳｉＯ2膜１６０を形成し、素子
分離領域をＳｉＯ2膜１６０で埋め込む。続いて、図４
（ｄ）に示すように、ＣＭＰ（Chemical Mechanical
Polishing）法を用いて、素子分離領域にＳｉＯ2膜１６
０が露出し、素子領域にはＳｉＮx膜１４０が露出する
平坦な基板表面を形成する。

【０００７】さらに、アニ−ル処理を行いＣＭＰ処理に
よる機械的ダメージを除き、最後にＳｉＮx膜１４０を
エッチング除去することで、素子分離構造を完成させて
いる。

【０００８】この後は、図４（ｅ）に示すように、必要
に応じて、素子領域であるＳｉ単結晶１３０に、従来の
手法を用いてソース／ドレイン１３１、ゲート酸化膜１
７０およびゲート電極１８０等を備えたＭＯＳトランジ
スタ等の機能素子を形成している。

【０００９】

【発明が解決しようとする課題】しかしながら、上述す
る従来の素子分離構造の作製方法では、素子領域となる
Ｓｉ単結晶層１３０領域の側壁を熱酸化処理する際に、
下層の埋め込み酸化膜であるＳｉＯ2層１１２を通じて
Ｓｉ単結晶層１３０の下側表面にまで熱酸化が進行して
しまう（図４（ｂ）中１５０ａ）。熱酸化膜が形成され
ると、その部分が体積膨張するため、Ｓｉ単結晶層１３
０の下側表面にできた熱酸化膜１５０ａは、Ｓｉ単結晶
層１３０を押し上げる。

【００１０】さらに、ＣＭＰ処理後に行うアニ−ル工程
では、Ｓｉ単結晶層１３０周囲のＳｉＯ2層１５０、１
５０ａの熱膨張も加わるため、Ｓｉ単結晶層１３０に周
囲から圧縮応力がかかる。この圧縮応力は、Ｓｉ単結晶
層１３０に移動度等の特性劣化等をもたらし、素子領域
に形成される素子の動作特性を悪化させる要因になって
いる。

【００１１】従って、本発明の目的は、上述する従来の
課題に鑑み、素子領域である単結晶半導体層への圧縮応
力の発生を抑制できる素子分離構造を提供することであ
る。

【００１２】

【課題を解決するための手段】本発明の半導体装置の製
造方法の特徴は、半導体基板層、第１の絶縁層および半
導体層が順に積層された基板を準備する工程と、上記半
導体層をパターニングし、素子領域を形成する工程と、
基板表面に第２の絶縁層を被覆する工程と、基板表面を
研磨し、該素子領域以外の領域のみに第２の絶縁層が露
出するように、基板表面を平滑化する工程と、素子領域
である半導体層とその周囲の第２の絶縁層との間に隙間
を形成する工程と、この後に、基板をアニ−ルする工程
とを有することである。

【００１３】上記本発明の半導体装置の製造方法の特徴
によれば、アニ−ルする工程前に、素子領域となる半導
体層と素子分離領域となる第２の絶縁層との間に隙間を
形成し、アニールの際両者が直接接しないようにしたた
め、熱膨張率の相違により半導体層と第２の絶縁層との
間に生じる応力を防止できる。従って、素子領域となる
半導体層への圧縮応力の発生を阻止できる。

【００１４】なお、上記隙間は、アニ−ルする工程後、
前記隙間を第３の絶縁層で埋めてもよい。この場合は、
隙間の存在による基板表面の凹凸がなくなり、素子領域
と素子分離領域にかかる層間絶縁層や配線層の形成等を
容易にする。

【００１５】さらに、上記本発明の半導体装置の製造方
法の特徴において、上記隙間を形成する工程は、素子領
域を形成する工程後、第２の絶縁層を被覆する工程前
に、素子領域である半導体層の側壁に側壁膜を形成する
工程と、基板を平滑化する工程後、側壁膜を選択的にエ
ッチング除去する工程とを有してもよい。

【００１６】この場合は、素子領域である半導体層とそ
の周囲の第２の絶縁層との間に比較的容易に隙間を形成
することができ、また、側壁膜の膜厚で隙間の間隔を調
整することができる。

【００１７】また、上記第２の絶縁層が酸化シリコン膜
であり、上記側壁膜が窒化シリコン膜であってもよい。
この場合は、素子領域となる半導体層側面に熱酸化膜を
形成しないので、該半導体層の下側表面に熱酸化膜が形
成されない。従ってこの熱酸化膜に起因する該半導体層
への圧縮応力の発生を阻止できる。

【００１８】本発明の半導体装置の特徴は、半導体基板
層と、この半導体基板層上に形成された第１の絶縁層
と、第１の絶縁層上に形成された素子領域である半導体
層と、第１の絶縁層上の上記半導体層の周囲に形成され
た第２の絶縁層と、上記半導体層と上記第２の絶縁層と
の間に形成された隙間とを有することである。

【００１９】上記本発明の半導体装置の特徴によれば、
素子領域となる半導体層とその周囲に形成される第２の
絶縁層との間に隙間を有するため、半導体層と第２の絶
縁層とが直接接する場合に膨張係数の相違などにより生
じていた応力の発生を防止することができる。従って、
素子領域となる半導体層への圧縮応力の発生を防止でき
る。また、上記隙間は素子領域周囲に誘電率の高い空気
層を形成し、より効果的に素子領域を絶縁分離すること
ができる。

【００２０】なお、上記隙間は、上層で半導体層と第２
の絶縁層との接合によって閉じられていてもよい。この
場合は、隙間の存在による基板表面の凹凸が緩和される
ので、素子領域と素子分離領域にかかる層間絶縁層や配
線層等の形成を容易にする。

【００２１】

【発明の実施の形態】（第１の実施の形態）第１の実施
の形態の主な特徴は、ＳＯＩ基板上に素子分離構造を形
成する際に、素子領域（活性化領域）のＳｉ単結晶層と
素子分離領域となるＳｉＯ2層との間に応力発生を防止
する隙間を形成することである。以下、図面を参照しな
がら、第１の実施の形態に係る半導体装置の製造方法に
ついて、より詳しく説明する。

【００２２】図１（ａ）〜図２（ｇ）は、本発明の第１
の実施の形態に係る半導体装置の製造方法を示す工程図
である。なお、図中には、素子領域を一つのみ例示して
いるが、実際の基板上には必要に応じ複数の素子領域が
形成され、各素子領域の周囲には素子分離領域が形成さ
れるものとする。

【００２３】まず、図１（ａ）に示すように、ｐ型Ｓｉ
基板１１上に、埋め込み酸化膜であるＳｉＯ2膜１２と
Ｓｉ単結晶層３０が形成された、いわゆるＳＯＩ基板を
準備する。

【００２４】次に、ＬＰＣＶＤ法を用いて、Ｓｉ単結晶
層３０上にシリコン窒化（ＳｉＮx）膜４０を形成し、
さらに、フォトリソグラフィ工程を用いて、素子領域に
相当する形状にＳｉＮｘ膜４０をパターニングする。続
いて、このＳｉＮｘ膜４０パターンをエッチングマスク
として、Ｓｉ単結晶層３０をＲＩＥ（Reactive IonEtc
hing）法等を用いて異方性エッチングを行い、Ｓｉ単結
晶層３０からなる素子領域パターンを得る。

【００２５】この後、図１（ｂ）に示すように、素子領
域であるＳｉ単結晶層３０の側壁に膜厚約１０〜５０ｎ
ｍ、好ましくは３０ｎｍのＳｉＮｘ膜５０を形成する。
この側壁上のＳｉＮｘ膜５０は、基板全面にＬＰＣＶＤ
法を用いてＳｉＮｘ膜５０を形成した後、素子領域およ
びその側壁を除いてエッチング除去することで得られ
る。なお、図示していないが、素子領域上のＳｉＮx膜
４０上に形成されたＳｉＮｘ膜５０はそのまま残してお
いてもかまわない。

【００２６】次に、図１（ｃ）に示すように、基板表面
に、ＣＶＤ法を用いてＳｉＯ2膜６０を形成し、素子領
域であるＳｉ単結晶層３０の周囲を埋め込む。

【００２７】続いて、図１（ｄ）に示すように、ＣＭＰ
（Chemical-Mechanical-Polishing）法を用いて、素子
領域に上にＳｉＮx膜４０またはＳｉＮx膜４０上に残留
したＳｉＮx膜５０が露出するまで、基板表面を研磨
し、平坦化する。

【００２８】次に、図１（ｅ）に示すように、ＳｉＮx
膜４０及びＳｉＮx膜５０を熱燐酸により選択的にエッ
チング除去する。このエッチングにより、素子領域であ
るＳｉ単結晶層３０と素子分離領域であるＳｉＯ2膜６
０との間に隙間４２Ｈが形成される。この隙間４２Ｈの
幅は、ほぼＳｉＮx膜５０の厚みに相当し、１０〜５０
ｎｍ、好ましくは２０ｎｍ〜３０ｎｍ程度にする。ま
た、隙間４２Ｈの幅をＳｉ単結晶層３０の厚みとの比で
表せば、例えばＳｉ単結晶層３０の厚みの１／１５〜１
／３、好ましくは２／１５〜１／５程度とする。後の工
程でこの隙間を埋める場合は、埋め込みが容易な幅とす
ることが好ましい。

【００２９】この後、ＣＭＰ工程で発生した基板表面の
欠陥を回復させるため、約１０００℃〜１１００℃の温
度で約２０分程度、不活性ガス中で基板のアニール処理
を行う。従来のように、素子領域であるＳｉ単結晶層と
その周囲のＳｉＯ2膜が接している場合には、ＳｉＯ2膜
との熱膨張率の差等によりＳｉ単結晶層に圧縮応力が生
じていたが、第１の実施の形態におけるアニール工程で
は、素子領域であるＳｉ単結晶層３０とその周囲のＳｉ
Ｏ2膜６０との間に隙間４２Ｈが存在するので、Ｓｉ単
結晶層３０はＳｉＯ2膜６０の熱膨張の影響を直接受け
ることがない。従ってＳｉ単結晶層３０への圧縮応力の
発生を防止できる。

【００３０】さらに、基板表面の熱酸化処理を行い、隙
間４２ＨをＳｉＯ2膜で埋める。こうして、図２（ｆ）
に示す素子分離構造が形成できる。

【００３１】なお、隙間４２Ｈの埋め込みの際は、Ｓｉ
単結晶層３０の上層を丸め処理を行う必要はないので、
比較的低い温度で熱酸化膜の形成が可能であり、しかも
ＳｉＯ2膜１２の露出面も少ないのでＳｉ単結晶層３０
の下側表面への熱酸化膜の廻りこみはほとんど生じない
ようにすることができる。

【００３２】この後は、図２（ｇ）に示すように、素子
領域であるＳｉ単結晶層３０上に、必要に応じて、従来
の手法等を用いてソース／ドレイン３１、ゲート酸化膜
７０およびゲート電極８０等を備えたＭＯＳトランジス
タ等の機能素子を形成する。

【００３３】以上に説明したように、第１の実施の形態
に係る半導体装置の製造方法によれば、素子分離領域を
ＳｉＯ2膜で埋め込む前に、素子領域であるＳｉ単結晶
層３０の側壁に熱酸化膜を形成する工程を有しないの
で、Ｓｉ単結晶層３０下側表面への熱酸化膜の回り込み
がそもそも生じないことに加え、ＣＭＰ処理後に行うア
ニール処理の際、素子領域であるＳｉ単結晶層３０とそ
の周囲の素子分離領域であるＳｉＯ2層６０との間に隙
間４２Ｈを形成しているので、ＳｉＯ2層６０が体積膨
張してもこの隙間４２Ｈの存在によりＳｉ単結晶層３０
への影響を阻止することができる。従って、Ｓｉ単結晶
層３０への圧縮応力の発生を防止できる。Ｓｉ単結晶層
３０の移動度等が低下することがなく、素子領域に形成
されるトランジスタ等の動作速度をより改善できる。

【００３４】なお、上述の例では、Ｓｉ単結晶層３０の
パターニングに、ＳｉＮx膜４０をエッチングマスクと
して使用し、素子領域と素子分離領域に隙間を形成する
ため、Ｓｉ単結晶層３０の側面にＳｉＮx膜５０を形成
しているため、ＳｉＮx膜４０とＳｉＮx膜５０のエッチ
ング除去を同時に行うことができる。しかし、それぞれ
の工程でＳｉＮx膜以外の膜を使用することは可能であ
る。例えば、隙間を形成するためにＳｉ単結晶層３０の
側壁に形成する膜は、ＳｉＯ2膜６０およびＳｉ単結晶
層３０に対し選択的にエッチング除去できるものであれ
ばＳｉＮx膜に限らず使用することができる。絶縁膜、
導電膜あるいは半導体膜のいずれでもかまわない。ま
た、Ｓｉ単結晶層３０のパターニングに使用するエッチ
ングマスク材についても同様である。

【００３５】（第２の実施の形態）図３は第２の実施の
形態に係る半導体装置の素子分離構造を示す装置断面図
である。第２の実施の形態に係る素子分離構造は、素子
領域であるＳｉ単結晶層３０と素子分離領域であるＳｉ
Ｏ2膜６０との間に隙間４８Ｂが残されており、この隙
間の上層部でＳｉ単結晶層３０とＳｉＯ2膜６０が接合
し、この隙間を閉じた状態となっていることを特徴とす
る。

【００３６】この第２の実施の形態に係る素子分離構造
は、図１（ｅ）に示すアニール工程までは、第１の実施
の形態の製造方法とほぼ同じ手順で作製するが、素子領
域であるＳｉ単結晶層３０と素子分離領域であるＳｉＯ
2膜６０との間に形成した隙間４８Ｂは、埋め込まずそ
のままにしたものである。

【００３７】ただし、隙間４８Ｂの上層をＳｉ単結晶層
３０とＳｉＯ2膜６０の接合させている。この接合は、
隙間４８Ｂの幅を、Ｓｉ単結晶層の高さに対し十分狭く
設定することで、アニール時の自重変形等により特別な
工程を加えずに形成できる。例えば隙間４８Ｂの幅を、
２０〜３０ｎｍ以下とし、Ｓｉ単結晶層の高さに対し２
／１５〜１／５以下とすればよい。

【００３８】このように第２の実施の形態に係る素子分
離構造では、隙間４８Ｂの上部が閉じられているので、
基板表面に凹凸は少なく、後続する工程での素子領域と
素子分離領域に渡って形成される層間絶縁層や配線等の
形成を容易に行うことができる。

【００３９】第２の実施の形態に係る隙間４８Ｂは、第
１の実施の形態における隙間４８Ｈと同様に、素子分離
構造を形成時のアニール処理工程において、ＳｉＯ2層
６０の熱膨張の影響がＳｉ単結晶層３０へ及ぶのを防止
し、Ｓｉ単結晶層３０への圧縮応力の発生を回避でき
る。

【００４０】また、素子分離領域をＳｉＯ2膜で埋め込
む前に、素子領域であるＳｉ単結晶層３０の側壁に熱酸
化膜を形成する工程を有しないので、Ｓｉ単結晶層３０
下側表面への熱酸化膜の回り込みがそもそも生じないた
め、回り込んだ熱酸化膜によるＳｉ単結晶層３０への応
力発生を防止できる。

【００４１】さらに、素子分離構造完成後も隙間４８Ｂ
は残るため、素子分離構造上に機能素子や配線等の形成
を行う上で加わる種々の加熱工程においても、素子分離
領域と素子領域との間に生じうる応力の発生を緩和する
ことができる。さらに、隙間４８Ｈに残る空気層の誘電
率は、ＳｉＯ2膜に較べ高いため、絶縁分離効果をより
高める効果もある。

【００４２】以上、実施の形態に沿って本発明について
説明したが、本発明は上述する実施の形態の説明に限定
されるものではなく、種々の変形や改良が可能なことは
当業者には自明である。

【００４３】例えば、上述の例では、いずれも素子分離
構造において、素子領域と素子分離形成領域との間に形
成した隙間を埋め込むか上層部で閉じる構造について説
明したが、隙間を開放状態でそのまま残し、素子分離構
造より上層に形成する層間絶縁膜や配線層によって隙間
を埋め込んだり閉じることも可能である。

【００４４】

【発明の効果】以上に説明するように、本発明の半導体
装置の製造方法によれば、素子分離構造の形成工程にお
いて、アニール工程の際に、素子領域となる半導体層と
素子分離領域となる第２の絶縁層の間に隙間を設けてい
るため、素子領域となる半導体層への圧縮応力の発生を
阻止し、半導体層の特性劣化を防止できる。従って、素
子領域上に形成する素子の特性を改善できる。

【００４５】また、本発明の半導体装置によれば、素子
領域となる半導体層とその周囲に形成される第２の絶縁
層との間に隙間を有するため、素子領域となる半導体層
への圧縮応力の発生を防止できるとともに、隙間にでき
る空気層の存在により、より効果的な絶縁分離を行うこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す各工程の装置断面図である。

【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す各工程の装置断面図である。

【図３】本発明の第２の実施の形態に係る半導体装置の
構造を示す装置断面図である。

【図４】従来の半導体装置の製造方法を示す各工程の装
置断面図である。

【符号の説明】

１０ ＳＯＩ基板 １１ Ｓｉ基板 １２ ＳｉＯ２膜 ３０ Ｓｉ単結晶層 ４０ ＳｉＮx膜 ５０ ＳｉＮx膜 ６０ ＳｉＯ２膜 ４２Ｈ 隙間 ４２Ｂ 隙間

───────────────────────────────────────────────────── フロントページの続き (72)発明者 親松 尚人 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F032 AA01 AA34 AA44 AA45 AA70 AA77 AC02 BA01 BB01 CA17 DA02 DA03 DA23 DA24 DA25 DA28 DA30 DA33 DA53 DA74 5F110 AA01 CC01 CC02 DD05 DD13 GG02 GG12 GG58 NN62 NN65

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板層、第１の絶縁層および半導
   体層が順に積層された基板を準備する工程と、 前記半導体層をパターニングし、素子領域を形成する工
   程と、 基板表面に第２の絶縁層を被覆する工程と、 基板表面を研磨し、該素子分離以外の領域のみに前記第
   ２の絶縁層が露出するように、基板表面を平滑化する工
   程と、 前記素子領域である半導体層とその周囲の前記第２の絶
   縁層との間に隙間を形成する工程と、 前記隙間を形成後、基板をアニ−ルする工程とを有する
   ことを特徴とする半導体装置の製造方法。
2. 【請求項２】 さらに、 前記アニ−ルする工程後、 前記隙間を第３の絶縁層で埋める工程を有することを特
   徴とする請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記隙間を形成する工程は、 前記素子領域を形成する工程後、第２の絶縁層を被覆す
   る工程前に、前記素子領域である半導体層の側壁に側壁
   膜を形成する工程と、 前記基板を平滑化する工程後、前記側壁膜を選択的にエ
   ッチング除去する工程とを有することを特徴とする請求
   項１または２に記載の半導体装置の製造方法。
4. 【請求項４】 前記第２の絶縁層が酸化シリコン膜であ
   り、 前記側壁膜が窒化シリコン膜であることを特徴とする請
   求項３に記載の半導体装置の製造方法。
5. 【請求項５】 半導体基板層と、 前記半導体基板層上に形成された第１の絶縁層と、 前記第１の絶縁層上に形成された素子領域である半導体
   層と、 前記第１の絶縁層上の前記半導体層の周囲に形成された
   第２の絶縁層と、 前記半導体層と前記第２の絶縁層との間に形成された隙
   間とを有することを特徴とする半導体装置。
6. 【請求項６】 前記隙間は、上部が前記半導体層と前記
   第２の絶縁層との接合によって閉じられていることを特
   徴とする請求項５に記載の半導体装置。