KR0175990B1 - 바이폴라트랜지스터를 갖는 반도체장치 및 그 제조방법 - Google Patents

바이폴라트랜지스터를 갖는 반도체장치 및 그 제조방법 Download PDF

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Abstract

제조프로세스를 복잡화시키는 일없이 컬렉터 저항을 저감하는 것이 가능한 반도체장치가 구하여진다.
이 반도체장치에서는, 베이스층과 컬렉터 추출층과의 사이에 형성되는 제1의 소자분리 절연막의 하면에, 그 상부의 거의 전부가 접촉하는 제1의 반도체영역의 불순물농도보다도 높은 불순물농도를 가진 제1도전형의 제1의 불순물층을 설치한다.
이것에 의해, 제1의 불순물층이 전류패스가 되며 컬렉터 저항이 저감된다. 또, 이 제1의 불순물층으로 이온주입법을 사용하여 용이하게 형성할 수가 있으므로, 제조프로세스를 복잡하게 되는 일도 없다.

Description

바이폴라 트랜지스터를 갖는 반도체 장치 및 그 제조 방법
제1도는 본 발명의 제1실시예에 의한 반도체장치를 표시한 단면도.
제2도는 제1도에 표시한 제1실시예에 의한 반도체장치의 100-100선에 따른 불순물 프로필도.
제3도는 컬렉터 저항과 분리 산화막 직하의 불순물농도의 관계를 표시한 상관도.
제4도는 컬렉터 저항이 500Ω와 500Ω인 경우에서의 베이스-이미터간 전압 VBE와 베이스 전류 IB및 컬렉터 전류IC와의 관계를 표시한 상관도.
제5도는 제1도에 표시한 제1실시예의 반도체장치의 n+층의 형성프로세스인 제1 공정을 설명하기 위한 단면도.
제6도는 제1도에 표시한 제1실시예의 반도체장치의 n+층의 형성프로세스인 제2 공정을 설명하기 위한 단면도.
제7도는 제1도에 표시한 제1실시예의 반도체장치의 응용예를 표시한 단면도.
제8도는 본 발명의 제2실시예에 의한 반도체장치를 표시한 단면도.
제9도는 제8도에 표시한 제2실시예의 반도체장치의 제조프로세스인 제1 공정을 설명하기 위한 단면도.
제10도는 제8도에 표시한 제2실시예의 반도체장치의 제조프로세스인 제2 공정을 설명하기 위한 단면도.
제11도는 제8도에 표시한 제2실시예의 반도체장치의 응용예를 표시한 단면도.
제2도는 제8도에 표시한 제2실시예의 반도체장치의 200-200선에 따른 불순물 프로필도.
제13도는 본 발명의 제3실시예에 의한 반도체장치의 제조프로세스의 제1 공정을 설명하기 위한 단면도.
제14도는 본 발명의 제3실시예에 의한 반도체장치의 제조프로세스의 제2 공정을 설명하기 위한 단면도.
제15도는 본 발명의 제3실시예에 의한 반도체장치의 제조프로세스의 제3공정을 설명하기 위한 단면도.
제16도는 본 발명의 제4실시예에 의한 반도체장치를 표시한 단면도.
제17도는 제16도에 표시한 제4실시예인 반도체장치의 제조프로세스인 제1공정을 설명하기 위한 단면도.
제18도는 제16도에 표시한 제4실시예인 반도체장치의 제조프로세스인 제 2 공정을 설명하기 위한 단면도.
제19도는 종전의 반도체장치의 일예를 표시한 단면도.
제20도는 제19도에 표시한 종전의 반도체장치의 제조프로세스인 제1공정을 설명하기 위한 단면도.
제21도는 제19도에 표시한 종전의 반도체장치의 제조프로세스인 제2공정을 설명하기 위한 단면도.
제22도는 제 19도에 표시한 종전의 반도체장치의 제조프로세스인 제3 공정을 설명하기 위한 단면도.
제23도는 종전의 반도체장치의 타의 예를 표시한 단면도.
제24도는 제23도에 표시한 종전의 반도체장치의 제조프로세스인 제1 공정을 설명하기 위한 단면도.
제25도는 제23도에 표시한 종래의 반도체장치의 제조프로세스인 제2 공정을 설명하기 위한 단면도.
제26도는 제23도에 표시한 종전의 반도체장치의 제조프로세스인 제3 공정을 설명하기 위한 단면도.
제27도는 제23도에 표시한 종전의 반도체장치의 제조프로세스인 제4 공정을 설명하기 위한 단면도.
제28도는 제23도에 표시한 종전의 반도체장치의 제조프로세스인 제5 공정을 설명하기 위한 단면도.
제29도는 제23도에 표시한 종전의 반도체장치의 제조프로세스인 제6 공정을 설명하기 위한 단면도.
제30도는 제23도에 표시한 종래의 반도체장치의 101-101선에 따른 불순물 프로필도.
이 발명은 일반적으로 반도체장치 및 그 제조방법에 관련하여,특히,바이폴라 트랜지스터를 가지는 반도체장치 및 그 제조방법에 관한 것이다.
제19도는 종전의 NPN형의 바이폴라 트랜지스터를 포함하는 반도체장치의 일예를 표시한 단면도다.
제19도를 참조하여, 이 종전의 예에서는,반도체기판(19)의 주표면의 소정영역에 컬렉터저항을 저감하기 위한 N+매몰층(31) 및 반도체기판(19)상에는 N-에피택셜층이 형성되어있다.
N-에피택셜층(33)의 주표면에는 소정의 간격을 두고 소자분리 산화막(7) 및 (13)이 형성되어있다.
소자분리 산화막(7)과 (13)과의 사이에 위치하는 N-에피택셜층(33)의 주표면에는 P형의 진성베이스층(4)가 형성되어있는 진성베이스층(4)의 주표면의 소정영역에는 N형의 이미터층(2)가 형성되어있다.
진성베이스층(4)의 주표면의 이미터층(2)와 소정의 간격을 둔 위치에는 P형의 외부베이스층(3)이 형성되어있다.
또, 진성베이스층(4)에서 분리산화막(7)을 떼어놓은 위치에는, N+매몰층 (31)까지 도달하도록 N형의 컬렉터추출층(34)가 형성되어있다.
제20도-제22도는 제19도에 표시한 종전의 반도체장치의 제조프로세스를 설명하기 위한 단면도다.
제20도-제22도를 참조하여 다음에 제19도에 표시한 종전의 반도체장치의 제조프로세스에 대해서 설명한다.
우선, 제20도 표시하는 거와 같이, 반도체기판(19)의 주표면의 소정영역에 N+매몰층(31)를 형성한다.
그리고 제21도에 표시하는 거와 같이, N+매몰층 (31) 및 반도체기판 (19)상에 N-에피택셜층(33)을 에픽택셜을 성장시킨다.
그후, N-에피택셜층(33)의 주표면의 소정영역에 LOCOS( Local Oxidation of Silicon )법 등을 사용하여 분리산화막(7) 및 (13)을 형성한다.
그리고, N+매몰층 (31)에 도달하도록 N형의 컬렉터 추출층(34)를 이온 주입법 등을 사용하여 형성한다.
그후, 제19도에 표시하듯이, 진성베이스층(4), 외부베이스층(3) 및 이미터층(2)를 형성하고 있었다.
그러나 이와같은 제조프로세스를 가지는 반도체장치에서는, N+매몰층 (31)에 의해 컬렉터 저항을 저감할 수 있는 반면, N+매몰층 (31) 및 N-에피택셜층(33)을 형성하는 프로세스가 복잡하게된다는 문제점이 있었다.
그래서, 종전에, 제조프로세스를 간략화 할 수 있는 반도체장치로서 제23도에 표시하는 반도체장치가 제안되어 있다.
제23도를 참도하여, 이 종전의 반도체장치에서는, 반도체기판(19)의 주표면에 N웰 (1)을 형성하고, 그 N웰(1)의 주표면에 진성베이스층(4), 외부베이스층(3), 이미터층(2), 컬렉터 추출층(5) 및 분리산화막(7)이 형성되고 있다.
제24도~제29도는, 제23도에 표시한 종래의 반도체장치의 제조프로세서를 설명하기위한 단면도이다.
제24도-제29도를 참조하여, 다음에 제23도에 표시한 종전의 반도체장치의 제조프로세스에 대해서 설명한다.
우선, 제24도에 표시한 거와같이, 반도체기판(19)의 주표면에 N웰 (1)을 형성한다.
제25도에 표시하는 거와같이 N웰 (1)의 주표면의 소정영역 및 반도체기판 (19)의 주표면의 소정영역에 분리산화막(7) 및 (13)을 형성한다.
그 후,제26도에 표시하는 거와같이, 켈렉터 추출층 (5)가 형성되는 영역이외의 영역을 덮도록 레지스트 패턴(18)을 형성한다.
레지스트 패턴(18)을 마스크로서 N웰 (1)에 인 또는 비소를 이온 주입하므로서 N형의 컬렉터 추출층(5)을 형성한다.
그후 레지스터(18)을 제거한다.
다음에, 제27도에 표시하는 거와같이, 외부베이스층(3)이 형성되는 영역이외의 영역을 덮도록 레지스터 패턴 (20)을 형성한다.
레지스트 패턴(20)을 마스크로서 BF2또는 보론 (B)를 N웰 (1)의 주표면에 이온 주입하므로서 P형의 외부베이스층 (3)을 형성한다.
그후 레지스트 패턴 (20)을 제거한다.
다음에, 제28도에 표시하는 거와같이, 진성베이스층(4)가 형성되는 영역이외의 영역을 덮도록 레지스트 패턴 (21)을 형성한다.
레지스트 패턴(21)을 마스크로서 B 또는 BF2를, N웰 (1)의 주표면에 이온 주입하므로서 P형의 진성베이스층(4)를 형성한다.
그 뒤, 레지스트 패턴(21)을 제거한다.
다음에, 제29도에 표시하는 거와같이, 이미터층(2)가 형성되는 영역 이외의 영역을 덮도록 레지스터 패턴(22)를 형성한다.
레지스트 패턴(22)를 마스크로서 비소(As)를 진성베이스층(4)의 주표면에 이온 주입하므로서 N형의 이미터층(2)를 형성한다.
그 뒤 레지스트 패턴(22)를 제거한다.
이것으로 제23도에 표시한 종전의 반도체장치가 완성된다.
제23도에 표시한 종전의 반도체장치의 제조프로세스에서는, 제19도에 표시한 반도체장치의 제조프로세스에 비하여 N-에피텍셜층(33)을 형성하는 공정을 생략할 수가 있어서, 제조프로세스를 간략화 할 수가 있다.
그러나. 제23도에 표시한 종전의 반도체장치에서는, 컬렉터 저항을 내리기 위해서 N웰 (1)의 불순물농도를 높게하며는, N웰(1)과 동시에 형성되는 PMOS 트랜지스터를 위한 N웰 (도시하지 않음)의 불순물농도도 상승하고 만다.
이 경우, N웰과 PMOS 트랜지스터의 소스/드레인 영역과의 사이, N웰과 반도체기판과의 사이의 접합용량이 증대한다.
또, 불순물농도의 상승에 따라, 제23도에 표시한 종래의 반도체장치에서는 N웰(1)의 불순물 농도를 높게하는 것은 곤란하며, 그 결과 컬렉터 저항이 수로 된다는 문제가 있었다.
또한, 컬렉터 저항은 통상 500Ω이하인 것이 바람직하다.
이와같이, 종전에서는, 제조프로세스를 간략화하면서 또한 컬렉터 저항을 저감하는 것이 곤란했다.
또한, 제23도에 표시한 종전의 반도체장치의 101-101선에 따른 불순물 블록 프로필을 제30도에 표시한다.
이 발명의 목적의 하나는, 제조프로세스를 간략화하면서 또한 컬렉터 저항을 저감하는 것이 가능한 반도체장치를 제공하는 것이다.
이 발명의 또 하나의 목적은, 컬렉터 저항을 낮게한 반도체장치를 제조하기 위한 프로세스를 간략화 하는 것이 가능한 반도체장치의 제조방법을 제공하는 것이다.
이 발명의 한국면에 의한 반도체장치는, 제1의 반도체영역과, 베이스층과 이미터층과, 컬렉터 추출층과, 제1의 소자분리절연막과, 제1의 불순물층과를 구비하고 있다.
제1의 반도체영역은, 주표면을 가지고 있으며 제1도전형이다.
베이스층은, 제1의 반도체영역의 주표면의 소정영역에 형성되어있고, 제2도전형이다.
이미터층은, 베이스층의 주표면의 소정영역에 형성되어있어, 제1도전형이다.
컬렉터 추출층은, 제1의 반도체영역의 주표면에 베이스층과 소정의 간격을 두고 형성되어있어 제1도전형이다.
제1의 소자분리절연막은, 제1의 반도체영역의 주표면의 베이스층과 컬렉터 추출층과의 사이에 형성되어있다.
제1의 불순물층은, 제1의 소자분리절연막의 하면에 그 상부 거의 전부가 접촉하도록 형성되어있고, 제1의 반도체영역의 불순물농도 보다도 높은 불순물농도를 가지고 있는 동시에 제1도전형이다.
또 바람직한 것은, 상기한 반도체장치가 더욱이 제1도전형의 제2의 반도체영역과, 그 제2의 반도체영역의 주표면에 형성된 제2도전형의 전계효과 트랜지스터와, 그 전계효과 트랜지스터를 에워싸도록 형성된 제2의 소자분리절연막과, 그 제2의 소자분리절연막의 하면에 그 상부의 거의 전부가 접촉하도록 형성된 제1도전형의 제2의 불순물과를 구비하도록 구성하며, 제1의 불순물과 제2의 불순물을 실질적으로 같은 불순물농도를 같도록 구성해도 좋다.
이 반도체장치에서는, 베이스층과 컬렉터 추출층과의 사이에 형성된 제1의 소자분리절연막의 하면에 그 상부의 거의 전부가 접촉하도록 제1의 반도체영역의 불순물농도 보다도 높은 불순물농도를 가지는 제1도 전형의 제1의 불순물층이 형성되므로, 그 제1의 불순물층에 의해 컬렉터 저항이 저감된다.
또, 그 제1의 불순물층은 이온 주입법을 사용하여 용이하게 형성되므로, 제조프로세스를 간략화하면서 또한 컬렉터 저항이 저감된다.
또, 상술한 반도체장치를 또한, 제2의 반도체영역과, 제2도전형의 전계효과 트랜지스터와, 제2의 소자분리절연막과, 그 제2의 소자분리절연막의 하면에 그 상부의 거의 전부가 접촉하도록 형성된 채널 스톱퍼층이되는 제2의 불순물을 구비하도록하면, 제1의 불순물층과 제2의 불순물층과를 동시에 형성할 수가 있고, 더욱이 제조프로세스가 간략화된다.
이 발명의 타의 국면에 의한 반도체장치는, 제1도전형의 제1의 반도체영역과 제2도전형의 베이스층과 제1도전형의 이미터층과 제1도전형의 컬렉터 추출층과 제1의 소자분리절연막과 제1의 불순물을 구비하고 있다.
제1의 불순물층은, 베이스층과 하면에서 소정의 간격을 둔 깊이의 위에 베이스층과 거의 평행하게 뻗는 동시에 그 상부의 일부가 제1의 소자분리절연막의 하면과 접촉하도록 형성되어있고, 제1의 반도체영역 보다도 높은 불순물농도를 하고 있다.
그리고, 제1의 불순물층의 제1의 소자분리절연막하에 위치하는 부분은 다른 부분보다도 얕게 형성되어있다.
또, 바람직한 것은, 상술한 베이스층은 그 접합 길이가 제1의 소자분리절연막 하면 보다도 얕아지도록 형성해도 좋다.
또, 상기 반도체장치는 더욱이, 제2의 반도체영역과, 그 제2의 반도체영역의 주 표면상에 형성되는 제2도전형의 전계효과 트랜지스터와, 그 전계효과 트랜지스터를 에워싸도록 형성된 제2의 소자분리절연막과, 제2의 불순물층을 구비하는 동시에, 그 제2의 불순물층을, 전계효과 트랜지스터가 형성되는 영역의 하방에 제2의 반도체 영역의 주표면과 거의 평행하게 뻗는 동시에 그 상부의 일부가 제2의 소자분리절연막의 하면과 접촉하도록 형성하고, 또한 제2의 불순물층의 제1의 소자분리절연막의 밑에 위치하는 부분은 다른 부분보다도 얕게 형성하도록 해도 좋다.
또, 상기 반도체장치가 또한, 제2의 반도체영역과, 그 제2의 반도체영역의 주표면상에 형성되는 제2도전형의 전계효과 트랜지스터와, 그 전계효과 트랜지스터를 에워싸도록 형성된 제2의 소자분리절연막과, 제2의 불순물층을 구비하는 동시에, 그 제2의 불순물층을, 전계효과 트랜지스터가 형성되는 영역의 하방에 제2의 반도체영역의 주표면과 거의 평행하게 뻗는 동시에 그 상부 일부가 제2의 소자분리절연막의 하면과 접촉하도록 형성하며, 또한 제2의 반도체영역 보다도 높은 불순물 농도가 되도록 하는 동시에 그 제2의 불순물층의 제1의 소자분리절연막하에 위치하는 부분은 다른 부분보다도 얕게 형성하도록 해도 좋다.
이 반도체장치에서는 베이스층의 하면에서 소정의 간격을 둔 깊이의 위치에 베이스층과 거의 평행하게 뻗는 동시에 그 상부일부가 제1의 소자분리절연막의 하면과 접촉하도록 제1의 반도체영역 보다도 높은 불순물농도가 있는 제1도전형의 제1의 불순물층이 형성되어 있어서, 그 제1의 불순물층에 의해 컬렉터 저항이 저감된다.
또, 그 제1의 불순물층은 이온주입법을 사용하여 용이하게 형성가능하므로, 컬렉터 저항을 저감하면서 동시에 제조프로세스도 간략화된다.
이 반도체장치를 다시 제1도전형의 제2의 반도체영역과, 제2도전형의 전계효과 트랜지스터와, 그 전계효과 트랜지스터를 에워싸도록 형성된 제2의 소자분리절연막을 구비하도록 구성하며, 또한 제2의 소자분리절연막의 하면에 그 상부의 거의 전부가 접촉하도록 채널스톱퍼가 되는 제1도전형의 제2의 불순물층을 형성하며는, 그 제2의 불순물층과 상술한 제1의 불순물층을 동일한 공정에서 형성하는 것이 가능하게 되며, 제조프로세스가 더욱이 간략화된다.
이 발명의 또 다른 국면에 의한 반도체장치는 반도체기판과, 제1도전형의 제1의 웰영역과, 제1도전형의 제2의 웰영역을 구비하고 있다.
제1의 웰영역은, 반도체기판의 주표면에 형성되는 동시에, 그 표면에 바이폴라 트랜지스터가 형성되어 있으며, 제1의 불순물농도를 가지고 있다.
제2의 웰영역은, 반도체기판의 주표면에 형성되어 있고, 그 표면에 전계효과 트랜지스터가 형성되는 동시에 제2의 불순물농도를 가지고 있다.
제1의 웰영역의 제1의 불순물농도는 제2의 웰영역의 제2의 불순물농도 보다도 높게 되도록 되어있다.
이것에 의해, 전계효과 트랜지스터의 특성에 악영향을 주는 일 없이 바이폴라 트랜지스터의 컬렉터 저항이 저감된다.
이 발명의 다른 국면에 의한 반도체장치의 제조방법은. 제1도전형의 제1의 반도체영역인 주표면상에 바이폴라 트랜지스터가 형성되며, 바이폴라 트랜지스터의 베이스층과 컬렉터 추출층과의 사이에 소자분리절연막이 형성된 반도체장치 제조방법이다.
그 반도체장치의 제조방법에 있어서는, 소자분리절연막의 직하에 불순물을 이온주입하므로서, 소자분리절연막의 하면에 그 상부의 거의 전부가 접촉하는, 반도체영역의 불순물농도보다도 높은 불순물농도를 가지는 제1도전형의 제1의 불순물층을 형성한다.
이것으로 간단한 제조프로세스로 컬렉터 저항이 저감된 반도체장치가 형성된다. 이 발명의 또 다른 국면에 의한 반도체장치의 제조방법에서는, 반도체영역에 불순물을 이온주입하므로서, 베이스층의 하면에서 소정의 간격을 둔 깊이의 위치에 베이스층과 거의 평행하게 뻗은 동시에 그 상부의 일부가 소자분리절연막의 하면과 접촉하는, 반도체영역 보다도 높은 불순물농도를 가지는 제1도전형의 제1의 불순물층을 형성한다.
이것으로 간단한 프로세스로 낮인 컬렉터 저항을 가지는 반도체장치가 제조된다. 이 발명의 또다른 국면에 의한 반도체장치의 제조방법에서는, 제1도전형의 반도체영역의 주표면의 소정영역에 제1도전형의 불순물을 이온주입하므로서 반도체영역의 주표면을 어머퍼스화하는 동시에 이미터층을 형성한다.
그리고 그 뒤 어머퍼스화된 영역에 제2도전형의 불순물을 이온주입하므로서 이미터층의 하부에 베이스층을 형성한다.
그것에 의해, 형성되는 베이스층의 깊이가 얕게 된다.
이것에 의해, 예를들면 상술한 또다른 국면에 의한 발명에 의해 제1의 불순물층을 형성하는 경우에, 그 제1의 불순물층과 베이스층이 접촉하는 것이 방지된다.
그 위에 베이스층이 폭이 얇게 형성되므로, 고성능의 바이폴라 트랜지스터가 형성된다.
이 발명의 또다른 국면에 의한 반도체장치의 제조방법은, 제1의 도전형의 제1의 웰영역에 제2도전형의 전계효과 트랜지스터가 형성되며, 제1도전형의 제2의 웰영역에 바이폴라 트랜지스터가 형성된, 반도체장치의 제조방법이다.
이 제조방법에 있어서는, 제1의 웰영역이 형성되는 영역에 제2의 도전형의 불순물을 이온주입한다.
그 뒤, 제1 및 제2의 웰영역이 형성되는 영역에 제1도전형의 불순물을 이온주입하므로서, 제1도전형의 제1의 웰영역과 제1의 웰영역 보다도 높은 불순물농도를 가지는 제1도전형의 제2의 웰영역과를 형성한다.
이것으로 전계효과 트랜지스터의 특성에 악영향을 제공하는 일없이 바이폴라 트랜지스터의 컬렉터 저항이 저감할 수 있는 반도체장치가 간단한 프로세스로 제조된다.
[실시예]
이하, 본 발명의 실시예를 도면에 근거해서 설명한다.
우선 제1도를 참조하여, 이 제1 실시예의 반도체장치에서는, 반도체기판 (19)의 주 표면에 N웰 (1)이 형성되어있다.
N웰 (1)의 주표면에는 소정의 간격을 두고 분리산화막(7) 및 (13)이 형성되어있다.
또, N웰의 주표면에는 P형 진성베이스층(4)가 형성되어있고, 진성베이스층(4)의 주 표면에는 N형의 에이스 (3)가 형성되어있다.
또, 진성베이스층(4)와 분리산화막(7)을 뗀위치에는 컬렉터 추출층 (5)가 형성되어있다.
여기서, 이 제1 실시예에서는, 분리산화막(7)의 바로밑에, 그 상부의 거의 전부가 분리산화막(7)의 하면에 접촉하는 N웰 (1)보다도 불순물농도가 높은 N+층(6)이 형성되어있다.
이 N+층(6)에 의해 컬렉터 저항을 저감할 수가 있다.
또 후술하는 거와같이, 이 N+층(6)은 이온주입법에 의해 용이하게 형성할 수가 있으므로 제조프로세스가 복잡화하지도 않다.
따라서, 이 제1 실시예에서는, 컬렉터 저항의 저감된 반도체장치를 제조프로세스를 복잡화하는 일없이 용이하게 제조할 수가 있다.
다음에, N+층(6)의 불순물농도에 대해서 검토한다.
실제의 바이폴라 트랜지스터에서는, 베이스 이미터간의 전압(VBE)는 0.85V 정도로 사용한다.
이 때문에 VBE=0.9V정도까지 바이폴라 트랜지스터의 포화에 의한 성능 열화가 일어나지 않는 것이 필요하다.
제3도는 컬렉터 저항과 분리산화막 직하의 불순물농도와의 관계를 표시한 상관도이며, 제4도는 베이스 이미터간 전압 VBE와 컬렉터 전류Ic 및 베이스 전류IB와의 관계를 표시한 상관도다.
제4도를 참조하여, 컬렉터 저항(RC) 가 500Ω정도로 큰 경우에는, P형기판 (19)와 N웰 (1)과 외부베이스층(3)에 의해 구성되는 기생 pnp 바이폴라 트랜지스터가 온한다.
이것으로, 본래의 npn 바이폴라 트랜지스터의 컬렉터 전류(IC)가 감소한다.
또한, npn 바이폴라 트랜지스터의 베이스(3,4)에는 전류가 흐르고 있어서, 베이스 전류(IB)는 증가한다.
이 상태가 제4도에 표시하는 상태가 된다.
제4도를 참조하여, 컬렉터 저항(RC) 가 500Ω정도인 경우에는, 베이스 이미터간 전압(VBE)가 0.8V로 포화되어있는 것을 안다.
또 한편, 컬렉터 저항(RC) 500Ω가 정도인 경우에는, VBE가 0.9V 정도라도 포화되어있지 않은 것을 안다.
따라서, 컬렉터 저항(RC) 가 500Ω정도이하인 것이 바람직하다.
제3도를 참조하여, 컬렉터 저항을500Ω 이하로 하기 위해서는, 분리산화막 직하의 N+층(6)의 불순물농도를 1017/㎤이상으로 할 필요가 있다.
따라서, 제1도에 표시한 제1 실시예에 있어서의 N+층(6)의 불순물농도는 1017/㎤이상으로 할 필요가 있다.
제5도 및 제6도를 참조하여 이하에 N+층(6)의 형성방법을 설명한다.
우선, 제5도에 표시하는 거와같이, P형의 반도체기판 (19)의 주표면에 열확산법 또는 이온주입법을 사용하여 N웰 (1)을 형성한다.
그리고, LOCOS법등을 사용하여 2000-7000Å 정도의 두께를 가지는 분리산화막(7) 및 (13)을 형성한다.
다음에, 제6도에 표시하는 거와같이, 분리산화막(7)이외의 영역을 덮도록 레지스트패턴 (12)를 형성한다.
레지스트 패턴 (12)를 마스크로서 인을 1×1012~1×1014/㎤의 불순물농도로, 200-600KeV의 주입 에너지로 이온주입한다.
또한, 주입에너지는 분리산화막(7)의 막두께에 대응하여 변경하는 것이 바람직하다.
이것으로, 분리산화막(7)의 직하에 N+층(6)이 형성된다.
또한, 인 대신에 비소를 주입하는 경우에는, 1×1012~1×1014/㎤의 불순물농도로, 600-1200KeV의 주입에너지로 주입한다.
이후 레지스트 패턴 (12)를 제거한다.
이렇게 해서, 제1도에 표시한 제1 실시예의 N+층을(6)을 용이하게 형성할 수가 있다.
따라서, 이 제1 실시예에서는, 제조프로세스를 복잡화시키는 일없이 낮인 컬렉터 저항을 가지는 반도체장치를 용이하게 제조할 수가 있다.
또한, 제5도 및 제6도에 표시한 제조프로세스에서는 분리산화막(7)의 형성후에 N+층(6)을 형성하도록 했지만, 분리산화막(7)의 형성전에 N+층(6)을 형성하도록 해도 좋다.
제1 실시예의 응용예에서는, N+층(6)을 PMOS 트랜지스터부의 채널컷층 (소자분리 주입층)이 되는 N+층(9)의 형성시에 동시에 형성한다.
이것으로, 제조프로세스를 증가시키는 일없이 컬렉터 저항의 저감된 반도체장치를 제조할 수가 있다.
또한, 제7도를 참조하여, PMOS 트랜지스터부에는,반도체기판(19)의 주표면에 N웰 (8)이 형성되어있다.
N웰 (8)의 주표면에는 소정의 간격을 두고 P형의 소스/드레인 영역 (10a) 및 (10b)가 형성되어있다.
소스/드레인 영역 (10a) 및 (10b)간에는 게이트 전극(11)이 형성되어있다.
PMOS 트랜지스터부를 에워싸도록 분리산화막(14)가 형성되어있다.
그리고 그 분리산화막의 직하에 채널컷층 (소자분리용 주입층)이 되는 N+층(9)가 형성되어있다.
제8도를 참조하여, 이 제2 실시예에서는, 제1도에 표시한 제1 실시예와 틀려, 외부베이스층(3)의 위치와 이미터층의 위치가 역전하고 있다.
이와같이 이미터층(2)가 진성베이스층(4)의 우측에 위치하는 경우에는, 이미터층(2)와 컬렉터 추출층 (5)와의 사이의 거리가 길게 된다.
이와같은 경우에는 제1도에 표시한 실시예와 같이 분리산화막(7)하에만 N+층(6)을 설치하면, 컬렉터 저항의 저감은 불충분하다.
즉, 제8도에 표시한 구조에서는, 진성베이스(4)의 하부에 위치하는 N웰 (1)도 컬렉터 저항으로서 기능하므로, 이 부분의 저항도 저감할 필요가 있다.
그래서, 이 제2 실시예에서는, 진성베이스층(4)와 소정의 간격을 둔 깊이의 위치에 진성베이스층(4)와 거의 평행으로 뻗도록 N+층(15)를 실시하고 있다.
이 N+층(15)의 분리산화막(7) 직하에 위치하는 부분은 다른 부분보다도 얕게 형성되어있다.
이와같이 진성베이스층(4) 하부에도 N+층(15)를 설치하므로서, 이미터층(2)와 컬렉터 추출층(5)와의 거리가 분리산화막(7)의 폭이상으로 떨어져있는 경우에도 컬렉터 저항을 유효하게 저감할 수가 있다.
제9도 및 제10도를 사용하여 N+층(15)의 형성방법에 대해서 설명한다.
우선, 제9도에 표시하는 거와같이, P형 반도체기판(19)의 주표면에 N웰 (1)을 열확산법 또는 이온주입법을 사용하여 형성한다.
그리고, N웰 (1)의 주표면의 소정영역에 소정의 간격을 두고 분리산화막(7) 및 (13)을 형성한다.
이후, 바이폴라 트랜지스터 형성부 이외의 영역을 덮도록 사진제판기술을 사용하여 레지스트 패턴(16)을 형성한다. 레지스트 패턴(16)을 마스크로서 인을 200~600KeV, 1×1012~1×1014/㎤의 조건하에서 이온주입한다.
또한 인대신에 비소를 주입해도 좋고, 그 경우에는 600~1200KeV, 1×1012~1×1014/㎤의 조건항에서 이온주입한다.
이것에 의해, 제10도에 도시되는 불순물 프로필을 가지는 N+층(15)가 형성된다.
이 N+층(15)의 불순물농도는 n웰(1)보다도 높게 되어있다.
이후 레지스트 패턴(16)을 제거한다.
그리고, 제8도에 표시하는 진성베이스층(4) 외부베이스층(3), 이미터층(2) 및 컬렉터 추출층(5)를 종전과 같은 방법을 사용하여 형성한다.
이와 같이 이 제2 실시예에서는 이미터층(2)와 컬렉터 추출층 (5)과의 거리가 떨어져 있는 경우에도 N+층(15)가 전류패스가 되므로 컬렉터 저항이 수 에서 수백 로 저감된다.
또, 상기와 같이 N+층(15)를 형성하므로서, 외부베이스층(3)을 이미터, N웰 (1)을 베이스, P형기판 (19)를 컬렉터로 하는 기생 pnp바이폴라 트랜지스터에 있어서 베이스 부분의 N형의 불순물농도가 상승한다.
이 때문에, 기생 pnp 바이폴라 트랜지스터의 전류증폭율을 저감할 수가 있다는 효과가 있다.
제 2 실시예의 응용예에서는, 바이폴라 트랜지스터부의 N+층 (15)의 형성시에 PMOS 트랜지스터 층에도 마찬가지로 N+층(17)를 형성한다.
PMOS 트랜지스터부에서의 N+층(17)은 PMOS 트랜지스터의 채널컷층 (소자분리용 주입층)으로서의 역할을 수행하는 것이다.
결국, 이 응용예에서는, 바이폴라 트랜지스터부에 있어서 컬렉터 저항을 저감시키기 위한 N+층(15)를 PMOS 트랜지스터부의 채널컷층 (소자분리 주입층)로서 역할을 수행하는 N+층(17)과 동시에 형성하므로서 제조공정수를 늘리는 일없이 컬렉터 저항을 유효하게 저감할 수가 있다.
또한, 상술한 제2 실시예 및 그 응용예의 제조방법에서는 분리산화막 (7,13) 및 (14)를 통해서 N+층(15,17)의 형성을 위한 이온주입을 한다.
이 때문에, 진성베이스층(4) 및 이미터층(2)의 직하에 위치하는 N+층의 상면의기판 표면으로 부터의 깊이는 거의 분리산화막 (7,13)의 두께와 같아진다.
이 경우에, 진성베이스층(4)와 N웰(1)과의 접합위치의 기판표면으로 부터의 깊이가 분리산화막의 막두께보다도 크게 되면 그 접합위치가 N+층(15)에 접한다.
그 결과, 바이폴라 트랜지스터의 펀치스루강복이 발생한다는 문제점이 새롭게 생기고 만다.
이 때문에 상술한 제2실시예 및 그 응용예의 구조에서는, 제12도에 표시하는 것과 같이 진성베이스층(4)와 N웰(1)과의 접합위치 A가 N+층(15)와 겹치지 않도록 할 필요가 있다.
따라서, 기판표면으로 부터의 베이스와 컬렉터의 접합위치 A의 깊이를 분리산화막(7)의 막두께 보다도 얕게 할 필요가 있다.
이것으로, 제2 실시예 및 그 응용예에 있어서 N+층(15)를 설치하므로서 컬렉터 저항을 저감했다고 해도, 바이폴라 트랜지스터의 펀치스루강복이 발생하는 일은 없다.
다음에 본 발명의 제3 실시예의 반도체장치의 제조프로세스에 대해서 설명한다.
종전의 반도체장치의 제조프로세스에서는 제28도에 표시하는 것과 같이 진성베이스층(4)를 형성하기 위해서 보론 (B)를 이온주입하고 있었다.
이 보론은 경원소이며, 주입 비정이 크므로 얕은 주입분포가 얻기 힘든다.
또 채널링의 영향에 의해서도 얕은 주입분포를 얻기 힘든다.
이와같이 종종의 제조방법에서는, 진성베이스층(4)를 얕게 형성하는 것이 곤란하며, 그 때문에 상술한 실시예 2에 있어서 진성베이스층(4)의 접합깊이를 분리산화막(7)의 두께 보다도 얕게 형성하는 것은 곤란하다.
그래서, 이 진성베이스층(4)를 얕게 형성하기 위해서 이하와 같은 제조방법을 고안했다.
제3실시예의 제조프로세스에서는, 제13도에 표시하는 거와 같이 외부베이스층(3)을 형성한 후 진성베이스층이 형성되는 영역을 덮도록 레지스트 패턴(20)을 형성한다.
레지스트 패턴(20) 및 분리산화막(7,13)을 마스크로서 BF2를 1×1013~1×1015/㎤, 20~80KeV 의 조건하에서 N웰(1)의 표면에 이온주입한다.
또한 BF2대신에 보론(B)를 주입해도 된다.
이것으로, P형 영역(23)을 형성한다.
이 P형 영역(23)은, 베이스폭에 관여하지 않도록 얕게 형성한다.
이후 레지스트 패턴(20)을 제거한다.
다음에, 제14도에 표시하는 것과 같이 이미터층 형성영역이외의 영역을 덮도록 레지스트 패턴(22)를 형성한다.
레지스턴 패턴(22)를 마스크로서 비소(As)를 1×1014~1×1016/㎤, 20~150KeV 의 조건하에서, 이온주입한다.
이것에 의해 이미터층(2)가 형성된다.
그리고, 제15도에 표시하는 것과 같이, 이미터층(2) 형성시의 레지스트 패턴 (22)와 같은 레지스트 패턴 (22)를 마스크로서 보론 (B)를 1×1013~1×1015/㎤, 10~30KeV 의 조건하에서 이온주입한다.
또한 보론 대신에 BF2를 이온주입해도 좋다. 이것에 의해 얕은 진성베이스층 (24)를 형성할 수가 있다. 이후 레지스트 패턴(22)를 제거한다.
이 제3 실시예의 제조방법에서는, 이미터층(2)의 형성시의 비소(As) 주입으로 P형 반도체기판 (19)의 표면을 어머퍼스화 시킨다.
그리고 그 후 그 어머퍼스화된 표면에 진성베이스층(24)의 형성을 위한 이온주입이 행하여지므로 채널링의 영향이 없는 상태에서 진성베이스층(24)를 형성할 수가 있다.
따라서, 얕은 진성베이스층(24)를 형성할 수가 있다.
이 방법에서는 진성베이스층(24)를 형성하기위한 보론의 주입에너지를 크게 해도 얕은 진성베이스층(24)를 형성하는 것이 가능하게 된다.
또한, 상술한 제3 실시예의 제조방법에서는 P형 영역(23)을 이미터층(2)의 형성전에 형성하고 있지만, 이미터층(2)의 형성후 또는 진성베이스층(24)의 형성후에 P형 영역(23)을 형성해도 좋다.
제16도를 참조하여 이 제4실시예의 반도체장치에서는, 바이폴라 트랜지스터의 N웰(1)의 불순물농도를 PMOS 트랜지스터부 N웰 (8)의 불순물농도 보다도 높게 되도록 형성한다.
이와같이 바이폴라 트랜지스터부의 N웰 (1)의 불순물농도를 높게 하더라도, 컬렉터 저항을 저감할 수가 있다.
상술한 제1 실시예 및 제2 실시예에 있어서는 N+층(6) 및 (15)를 설치하므로서 컬렉터 저항을 저감했지만 이 제4 실시예에서는 N웰 (1)의 불순물농도를 높게 하므로서 컬렉터 저항을 저감하고 있다.
종전에는, PMOS 트랜지스터부와 바이폴라 트랜지스터부의 N웰(8) 및 (1)동시에 형성하고 있어서, 바이폴라 트랜지스터부의 N웰(1)만을 고농도로 하는 것이 곤란했다.
그러나, 본 실시예에서는, 후술하는 제조프로세스를 사용하므로서 용이하게 바이폴라 트랜지스터부의 N웰(1)만의 불순물농도를 높게 할 수가 있다.
이것으로, PMOS 트랜지스터부의 성능을 저하시키는 일없이 바이폴라 트랜지스터의 컬렉터 저항을 저감시킬 수가 있다.
제17도 및 제18도를 참조하여 이하에 제4 실시예의 반도체장치의 제조프로세스에 대해서 설명한다.
우선, 제17도에 표시하는 것과 같이, P형의 반도체기판 (19)의 주표면상의 소정영역에 분리산화막(7,13,14) 및 (62)를 형성한다.
그리고, 바이폴라 트랜지스터 형성부를 덮는 동시에 PMOS 트랜지스터 형성부 및 NMOS 트랜지스터 형성부를 개공한 레지스터 패턴(63)을 형성한다.
레지스트 패턴 (63)을 마스크로서 보론 (B)를 1×1012/㎤ ~1×1014/㎤ 의 조건하에서 이온주입한다.
이것으로 NMOS 트랜지스터부에 P웰 (61)을 형성하는 동시에 PMOS 트랜지스터 형성부에 P형 불순물영역 (8a)를 형성한다.
이후 레지스트 패턴(63)을 제거한다.
다음에, 제18도에 표시하는 것과 같이, NMOS 트랜지스터부를 덮도록 레지스트 패턴(64)를 형성한다.
레지스트 패턴 (64)를 마스크로서 바이폴라 트랜지스터 형성부 및 PMOS 트랜지스터 형성부에 인(P)를 의 조건하에서 이온주입한다.
그후, 1000℃ ~1200℃ 의 온도조건에서 30분 ~ 10시간 정도의 열처리를 행하므로서 주입한 불순물을 활성화시킨다.
이것에 의해, 바이폴라 트랜지스터부에는 PMOS 트랜지스터부의 N웰 8 보다도 불순물농도가 높은 N웰(1)을 형성할 수가 있다.
결국, 이 제4 실시예의 제조방법에서는 PMOS 트랜지스터 형성부에 P형의 불순물인 보론 (B)가 주입된 후 같은 영역에 N형의 인 (P)가 주입되므로, 고불순물농도의 인이 보론에 의해 어느 정도 상쇄된다.
이 때문에, PMOS 트랜지스터부에 형성되는 N웰 (8)의 불순물농도는 바이폴라 트랜지스터부에 형성되는 N웰(1)의 불순물농도 보다도 낮게 된다.
또 한편, 바이폴라 트랜지스터부에는 N형의 불순물인 고농도의 인만이 주입되므로, 바이폴라 트랜지스터부에 형성되는 N웰(1)의 불순물농도를 높게할 수가 있다.
이와같은 제조방법을 사용하면, 용이하게 바이폴라 트랜지스터부의 N웰(1)의 불순물농도만을 높이할 수가 있다.
그것에 의해, PMOS 트랜지스터의 성능을 열화시키는 일 없이 바이폴라 트랜지스터의 컬렉터 저항을 저감할 수가 있다.
또한, 상술한 제4 실시예의 제조방법에서는 이온주입법과 열처리와를 사용하여 웰영역을 형성했지만, 이온주입만에 의해 웰영역(소위 리트로그레웰)(retrograde-well)을 형성해도 좋다.
또, 상술한 제1실시예 제4실시예에서는, N웰(1)내에 형성되는 npn 바이폴라 트랜지스터에서의 적용예를 설명했지만, 본 발명은 이에 한정하지 않고, P웰내에 형성되는 pnp 바이폴라 트랜지스터를 가지는 구조나 ,pnp 바이폴라 트랜지스터와 NMOS 트랜지스터를 가지는 구조에 있어서도 마찬가지로 적용가능하다.
그 경우에는, 제1 실시예 및 제2 실시예에서의 N+층(6) 및 (15)가 P+층이 된다.
이상과 같이, 이 발명의 한국면에 의한 반도체장치에 의하면, 베이스층과 컬렉터 추출층과의 사이에 형성된 소자분리 절연막의 하면에 그 상부의 거의 전부가 접촉하도록 제1의 반도체영역의 불순물농도 보다도 높은 불순물농도를 가지는 제1도 전형의 제1의 불순물층을 형성하므로서, 바이폴라 트랜지스터의 컬렉터 저항을 용이하게 저감할 수가 있다.
또,이 제1의 불순물층은 이온주입법을 사용하여 용이하게 형성할 수가 있으므로 본 발명에서는 제조프로세스를 복잡화시키는 일없이 컬렉터 저항을 저감할 수가 있다.
또, 상술한 반도체장치가 제2의 도전형의 전계효과 트랜지스터의 채널컷층이 되는 제1도전형의 제2의 불순물층을 구비하도록 구성하면, 그 제2의 불순물층의 형성시에 동시에 제1의 불순물층을 형성할 수가 있다.
이것에 의해, 제조프로세스를 증가시키는 일없이 컬렉터저항을 저감할 수가 있다.
이 발명의 다른 국면에 의한 반도체장치에 의하면, 베이스층의 하면에서 소정의 간격을 둔 깊이의 위치에 베이스층과 거의 평행하게 뻗는 동시에 그 상부의 일부가 제1의 소자분리 절연막의 하면과 접촉하는 제1의 반도체영역 보다도 높은 불순물농도를 가지는 제1도전형의 제1의 불순물층을 설치하므로서, 이미터층과 컬렉터 추출층과의 사이의 거리가 먼 경우에도 그 제1의 불순물이 전류패스가 되며, 컬렉터 저항을 유효하게 저감할 수가 있다.
또한 이 제1의 불순물층은 이온주입법등을 사용하여 용이하게 형성할 수가 있으므로, 컬렉터 저항이 저감된 반도체장치를 제조프로세스를 복잡화 시키는 일없이 용이하게 제조할 수가 있다.
또, 이 반도체장치는, 전계효과 트랜지스터가 형성되는 영역의 채널컷층이 되는 제1도전형의 제2의 불순물층을 구비하도록 구성하며는, 그 제2의 불순물층의 형성시에 상술한 제1의 불순물층을 동시에 형성할 수가 있고, 그 결과, 제조프로세스를 증가시키는 일없이 컬렉터 저항의 저감된 반도체장치를 제조할 수가 있다.
이 발명의 또 다른 국면에 의한 반도체장치에 의하면, 바이폴라 트랜지스터가 형성된 제1의 웰영역의 불순물농도를 전계효과 트랜지스터가 형성된 제2의 웰영역의 불순물농도 보다도 높게 하므로서, 전계효과 트랜지스터의 성능을 열화시키는 일없이 바이폴라 트랜지스터의 컬렉터 저항을 저감할 수가 있다.
이 발명의 다른 국면에 의한 반도체장치의 제조방법에 의하면, 베이스층과 컬렉터 추출층과의 사이에 위치하는 소자분리 절연막의 직하에 불순물을 이온주입하므로서 소자분리 절연막의 하면에 그 상부의 거의 전부가 접촉하는 동시에 반도체영역의 불순물농도 보다도 높은 불순물농도를 가지는 제1도전형의 제1의 불순물층을 형성하므로 제조프로세서를 복잡해 지는일 없이 컬렉터 저항의 저감된 반도체장치를 제조할 수가 있다.
이 발명의 또 다른 국면에 의한 반도체장치의 제조방법에 의하면, 반도체영역에 불순물을 이온주입하므로서 베이스층의 하면에서 소정의 간격을 둔 깊이의 위치에 베이스층과 거의 평행하게 뻗는 동시에 그 상부의 일부가 소자분리 절연막의 하면과 접촉하는 반도체영역 보다도 높은 불순물농도를 가지는 제1의 불순물층을 형성하므로서 이미터층과 컬렉터층과의 간격이 먼 경우에도 컬렉터저항을 저감할 수 있는 반도체장치를 용이하게 제조할 수가 있다.
이 발명의 다른 국면에 의한 반도체장치의 제조방법에 의하면, 반도체영역의 주표면상의 소정영역에 불순물을 이온주입하므로서 그 반도체영역의 주표면을 어머퍼스화 하는 동시 이미터층을 형성하며, 그 후 그 어머퍼스화된 영역에 불순물을 이온주입하므로서 베이스층을 형성하므로서 소자분리 절연막의 두께 보다도 얕은 베이스층을 용이하게 형성할 수가 있으며, 그것에 의해 상기 또 다른 국면에 의한 발명의 제1의 불순물층을 형성했을 경우에 바이폴라 트랜지스터의 펀치스루강복을 일으킨다는 불편이 생기지 않는다.
더욱이 얕은 베이스층이 형성되므로, 고성능의 바이폴라 트랜지스터 특성이 얻어진다.
이 발명의 또 다른 국면에 의한 반도체장치의 제조방법에 의하면, 제2도전형의 전계효과 트랜지스터가 형성되는 제1의 웰영역의 형성 영역에 우선 제2도전형의 불순물을 이온주입한 후, 그 제1의 웰영역과 바이폴라 트랜지스터가 형성되는 제2의 웰영역으로 제1도전형의 불순물을 이온주입하므로서 제1도전형의 제1의 웰영역과 그 제1의 웰영역 보다도 높은 불순물농도를 가지는 제1도전형의 제2의 웰영역과를 용이하게 형성할 수가 있다.
이것에 의해, 전계효과 트랜지스터가 형성되는 제1의 웰영역을 통상의 불순물농도로 하면서, 바이폴라 트랜지스터가 형성되는 웰영역만 불순물농도를 높이할 수가 있다.
그 결과, 전계효과 트랜지스터의 성능을 열화시키는 일없이 바이폴라 트랜지스터의 컬렉터 저항이 저감된 반도체장치를 용이하게 제조할 수가 있다.

Claims (16)

  1. 주표면이 있는 제1도전형의 제1의 반도체영역(1)과, 상기 제1의 반도체영역의 주표면의 소정영역에 형성된 제2도전형의 베이스층(4), 상기 베이스층의 주표면의 소정영역에 형성된 제1도전형의 이미터층(2)와, 상기 제1의 반도체영역의 주표면에 상기 베이스층과 소정의 간격을 두고 형성된 제1도전형의 컬렉터 추출층(5),상기 제1의 반도체영역의 주표면상의 상기 베이스층과 상기 컬렉터 추출층과의 사이에 형성된 제1의 소자분리 절연막(7), 그리고 상기 제1의 소자분리 절연막의 하면에 그 상부의 거의 전부가 접촉하도록 형성된 상기 제1의 반도체영역의 불순물농도 보다도 높은 불순물농도를 가지는 제1도전형의 제1의 불순물층(6)을 구비한 반도체장치.
  2. 제1항에 있어서, 상기 제1의 불순물층의 불순물농도는 이상인 반도체장치
  3. 제1항에 있어서, 상기 베이스층은 상기 이미터층을 덮는 진성 베이스층(4) 상기 진성 베이스층의 주표면에 상기 이미터층, 그리고 소정의 간격을 두고 형성된 외부 베이스층(3)을 포함하는 반도체장치.
  4. 제1항에 있어서, 주표면이 있는 제1도전형의 제2의 반도체영역(8) 상기 제2의 반도체영역의 주표면에 형성된 제2도전형의 전계효과 트랜지스터(10a, 10b, 11), 상기 제2의 반도체영역의 주표면에 상기 전계효과 트랜지스터를 에워싸도록 형성된 제2의 소자분리 절연막(14), 그리고 상기 제2의 소자분리 절연막의 하면에 그 상부의 거의 전부가 접촉하도록 형성된 채널컷층이 되는 제1도전형의 제2의 불순물층(9)를 구비하며, 상기 제1의 불순물층과 상기 제2의 불순물층과는 실질적으로 같은 불순물농도를 가지는 반도체장치.
  5. 주표면에 있는 제1도전형의 제1의 반도체 영역(1), 상기 제1의 반도체영역의 주표면의 소정영역에 형성된 제2도전형의 베이스층과(4), 상기 베이스층의 주표면의 소정영역에 형성된 제1도전형의 이미터층(2), 상기 제1의 반도체영역의 주표면에 상기 베이스층과 소정의 간격을 두고 형성된 제1도전형의 컬렉터 추출층(5), 상기 제1의 반도체영역의 주표면상의 상기 베이스층과 상기 컬렉터 추출층과의 사이에 형성된 제1의 소자분리 절연막(7), 그리고 상기 베이스층의 하면에서 소정의 간격을 둔 깊이의 위치에 상기 베이스층과 거의 평행하게 뻗는 동시에 그 상부의 일부가 상기 제1의 소자분리 절연의 하면과 접촉하도록 형성되며, 상기 제1의 반도체영역 보다도 높은 불순물농도를 가지는 제1도전형의 제1의 불순물층(15)를 구비하며, 상기 제1의 불순물층의 상기 제1의 소자분리 절연막의 밑에 위치하는 부분은 기타의 부분보다도 얕게 형성되어 있는 반도체장치.
  6. 제5항에 있어서, 상기 베이스층(4)는, 상기 제1의 반도체영역의 주표면으로부터의 접합깊이가 상기 제1의 소자분리 절연막의 막두께 보다도 얕게 되도록 형성되어 있는 반도체장치.
  7. 제5항에 있어서, 상기 이미터층은 상기 베이스층의 주표면의, 상기 제1의 소자분리 절연막이 형성되는 측과는 반대측의 끝에 형성되어 있는 반도체 장치.
  8. 제5항에 있어서, 주표면이 있는 제1도전형의 제2의 반도체영역(8), 상기 제2의 반도체영역의 주표면에 형성된 제2도전형의 전계효과 트랜지스터(10a, 10b, 11), 상기 제2의 반도체영역의 주표면에 상기 전계효과 트랜지스터를 에워싸도록 형성된 제2의 소자분리 절연막(14), 그리고 상기 전계효과 트랜지스터가 형성되는 영역의 하방에 상기 제2의 반도체영역의 주표면과 거의 평행하게 뻗는 동시에 그 상부의 일부가 상기 제2의 소자분리 절연막의 하면과 접촉하도록 형성된 상기 제2의 반도체영역 보다도 높은 불순물농도를 가지는 채널컷층이 되는 제1도전형의 제2의 불순물영역(17)을 구비하며, 상기 제2의 불순물층의 상기 제2의 소자분리 절연막하에 위치하는 부분은 기타의 부분 보다도 얕게 형성되어 있는 반도체장치.
  9. 주표면이 있는 반도체기판(19), 상기 반도체기판의 주표면에 형성되며, 그 표면에 바이폴라 트랜지스터가 형성된 제1의 불순물농도를 가지는 제1도전형의 제1의 웰영역(1), 그리고, 상기 반도체기판의 주표면에 형성되며, 그 표면에 전계효과 트랜지스터가 형성된 제2의 불순물농도를 가지는 제1도전형의 제2의 웰영역(8)을 구비하고, 상기 제1의 웰영역의 제1의 불순물농도는 상기 제2의 웰영역의 제2의 불순물 농도 보다도 높은 반도체장치.
  10. 제1도전형의 제1의 반도체영역의 주표면에 바이폴라 트랜지스터가 형성되며, 상기 바이폴라 트랜지스터의 베이스층과 컬렉터 추출층과의 사이에 소자분리 절연막이 형성된 반도체장치의 제조방법에 있어서, 상기 소자분리 절연막의 직하에 불순물을 이온주입하므로서, 상기 소자분리 절연막의 하면에 그 상부의 거의 전부가 접촉하는 상기 반도체영역의 불순물농도.
  11. 제10항에 있어서, 상기 제1의 불순물층을 형성할 때에, 동시에, 제1도전형의 제2의 반도체영역의 주표면에 형성된 제2도전형의 전계효과 트랜지스터부의 소자분리 절연막하에 제1도전형의 제2의 불순물층을 형성하는 반도체 장치.
  12. 제1도전형의 제1의 반도체영역의 주표면에 바이폴라 트랜지스터가 형성되며, 상기 바이폴라 트랜지스터의 베이스층과 컬렉터거 추출층과의 사이에 소자분리 절연막이 형성된 반도체장치의 제조방법에 있어서, 상기 반도체영역에 불순물을 이온주입하므로서, 상기 베이스층의 하면으로부터 소정의 간격을 둔 깊이의 위치에 상기 베이스층과 거의 평행하게 뻗는 동시에 그 상부의 일부가 상기 소자분리 절연막의 하면과 접촉하는 상기 반도체영역보다도 높은 불순물 농도를 가지는 제1도전형의 제1의 불순물층(15)를 형성하는 공정을 구비하는 반도체장치의 제조방법.
  13. 제12항에 있어서, 상기 제1의 불순물층을 형성할 때에, 동시에, 제1도전형의 제2의 반도체영역의 주표면에 형성된 제2도전형의 전계효과 트랜지스터부의 하방에 제1도전형의 제2의 불순물층(17)을 형성하는 반도체장치의 제조방법.
  14. 바이폴라 트랜지스터를 포함하는 반도체장치의 제조방법에 있어서, 제1도전형의 반도체영역의 주표면의 소정영역에 제1도전형의 불순물을 이온주입하므로서 상기 반도체영역의 주표면을 어머퍼스화하는 동시에 이미터층(2)를 형성하는 공정과, 그 후, 상기 어머퍼스화된 영역에 제2도전형의 불순물을 이온주입하므로서 상기 이미터층의 하부에 베이스층(24)를 형성하는 공정을 구비한 반도체장치의 제조방법.
  15. 제1도전형의 제1의 웰영역에 제2도전형의 전계효과 트랜지스터가 형성되며, 제1도전형의 제2의 웰영역에 바이폴라 트랜지스터가 형성된 반도체장치의 제조방법에 있어서, 상기 제1의 웰영역이 형성되는 영역에 제2도전형의 불순물을 이온주입하는 공정과, 그 후 , 상기 제1 및 제2의 웰영역이 형성되는 영역에, 제1도전형의 불순물을 이온주입하므로서, 상기 제1도전형의 제1의 웰영역(8)과, 상기 제1의 웰영역보다도 높은 불순물농도를 가지는 제1도전형의 제2의 웰영역(1)을 형성하는 공정을 구비한 반도체장치의 제조방법.
  16. 제15항에 있어서, 상기 제2도전형의 불순물은, 제1도전형의 전계효과 트랜지스터가 형성되는 제2도전형의 제3의 웰영역(61)이 형성되는 영역에도 이온주입하는 반도체장치의 제조방법.
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