JPH02181962A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＭＯＳＦＥＴとバイポーラトランジスタとか
らなるＢｉＣＭＯ３ＬＳＩ半導体装置に係り、特に半導
体メモリ装置に好適な半導体に関する。

［従来の技術］ 半導体メモリ装置などでは、ＢｉＣＭＯ５ＬＳＩ半導体
装置が広く用いられているが、その従来例を第２図に示
す。

この従来例は、例えば特開昭６３−７０５５４号公報な
どで開示されているもので、図において、領域１１はバ
イポーラ素子が形成されている部分。

領域１２はＰＭＯ８素子が形成されている部分であり、
これらは共にＰ型の半導体基板１０の一表面に同一の条
件で形成されているＮ型のウェル層１３．１４により分
離されている。

そして、ここでは、ウェル層１３はバイポーラトランジ
スタのコレクタ層を、そしてウェル層１４はＭＯＳＦＥ
Ｔのチャンネル領域をそれぞれ形成しており、このとき
、ウェル層１３からなるバイポーラトランジスタのコレ
クタ層の不純物濃度及びその長さは全て一定になってい
る。

ところで、このようなり１Ｍ０８ＬＳＩ半導体装置では
、領域１１でのバイポーラ素子の性能を考えた場合、そ
の遮断周波数ｆＴの向上のためには、ベース層５の幅を
縮小する必要がある。

しかしながら、このベース層５の縮小はプロセス条件（
アニール温度１時間など）により制約され、大幅な改善
は困難である。

しかして、この遮断周波数ｆＴは、他方、第４図に示す
ように、コレクタ層５の不純物濃度を高くすることによ
っても向上可能である。

そこで、このようなり１ＭＯ３半導体装置では、そこで
のバイポーラ素子の性能向上についてだけなら、コレク
タ層の不純物濃度を決定するＮウェル層１３のイオン打
込みドーズ量を多くする程、遮断周波数ｆＴが向上でき
ることになる。

次に、領域１２でのＰＭＯ８素子の性能に関してみると
、近年、このようなＰＭＯ９ｈランジスタ素子では、そ
の動作速度の高速化や高集積化の観点から、そのゲート
長の短縮化が図られている。

しかして、この短縮化に際しての問題点は、短チャンネ
ル効果の影響により、素子のしきい値電圧の急激な低下
がもたらされてしまう点にある。

ところで、この短チャンネル効果への対策の１としては
、基板表面から深い部分で、不純物濃度を高くしたウェ
ル構造が提案されている。

また、ゲート長が短くなるにしたがってチャンネル領域
の不純物濃度を増加させることも、上記の方法と同様に
、ドレイン空乏層のパンチスルー現象を抑え、かつ、短
チャンネル効果の改善策として有効である。

しかし、この方法では、ソース・ドレイン容量の増加を
招き、動作の高速化に不利に働く。

従って、このようなり１ＭＯ８半導体装置では、単純に
Ｎウェルイオン打込みのドーズ量を増加させたのでは、
バイポーラ素子の性能改善の面では有利に働くが、ＰＭ
Ｏ８素子では反対に、そのソース・ドレイン接合容量の
増加をもたらし、こちらでは不利に働き、結局、このよ
うな半導体装置では、性能改善効果に関して、Ｎウェル
層の不純物濃度の増加はトレードオフ関係となり、はと
んど問題解決にならない。

そこで、この問題の解決のため、特願昭６３−６４８１
号の出願により、ＣＭＯ３素子ゲート回路とバイポーラ
素子だけで構成されているＥＣＬゲート回路を有するＢ
ｉＣＭＯ８ＬＳＩにおいて、各々異なったコレクタ濃度
を形成させることにより動作速度の向上が図れるように
した発明について提案されており、この提案について第
３図により説明すると、まず、第３図（ａ）はＢｉＭＯ
３ＬＳＩメモリとして構成されたＢｉＭＯ８ＬＳＩの模
式図で、この図から明らかなように、このＢｉＭＯ８Ｌ
ＳＩメモＩＪは、ＣＭＯ８素子トバイボーラ素子で構成
されたＢｉＭＯＳゲート回路Ａと。

バイポーラ素子だけで構成されているＥＣＬゲート回路
Ｂとで作られている。

さらに具体的にいえば、デコーダとワード線ドライバは
Ｂ　ｉ　Ｍ　ＯＳグー８回路Ａで作られ、入力回路、セ
ンスアンプ、それに出力回路はＥＣＬゲート回路Ｂで作
られているのである。なお、Ｃはメモリセルである。

第３図（ｂ）はＢｉＭＯＳゲート回路Ａ部でのバイポー
ラ素子及びＰＭＯ８素子（ウェル領域だけ）、それにＥ
ＣＬゲート回路部における、バイポーラ素子の深さ方向
の不純物濃度分布を示したもので、ＰＭＯ８素子が存在
するＢ１ＣＭＯＳゲート回路部のコレクタ不純物濃度及
びＰＭＯＳウエル不純物濃度２５は、ＥＣＬゲート回路
部のコレクタ不純物濃度２４に比して低濃度に設定され
ている。

すなわち、Ｂ　ｉ　ＣＭＯＳグー８回路部Ａのコレクタ
不純物濃度及びウェル不純物濃度を低く設定し、バイポ
ーラ素子だけで構成されているＥＣＬゲート回路部Ｂの
コレクタ不純物濃度は高く設定することにより、Ｂ１Ｃ
ＭＯＳゲート回路部の動作速度を低下させることなく、
ＥＣＬゲート回路部の動作速度の向上が得られることに
なる。

上記したように、第４図はＥＣＬゲート回路部にあるバ
イポーラ素子のコレクタ不純物濃度と遮断周波数ｆＴの
関係を示したものであり、この図から明らかなように、
コレクタ不純物濃度が成る濃度以上になると、遮断周波
数ｆ７の向上がみられなくなることが判る。

また、Ｂ１ＣＭＯＳゲート回路部にあるＰＭＯ８素子は
、そのゲート長が短くなると共に短チャンネル効果が現
われ、しきい値電圧が急激に低下し、ゲート長の僅かな
バラツキによってもしきい値電圧が大きく変動する。

［発明が解決しようとする課題］ 上記従来技術では、短チャンネル効果や遮断周波数の頭
打ち現象について配慮がされておらず、ＢｉＣＭＯ５Ｌ
ＳＩ半導体装置の高速化や高集積化に問題があった。

本発明の目的は、Ｂ１ＣＭＯＳゲート回路部におけるＰ
ＭＯ３素子のチャンネル領域とウェル領域での不純物濃
度、及びＥＣＬゲート回路部に用いられているバイポー
ラ素子のコレクタ領域の不純物濃度をいずれも高濃度に
しながら、短チャンネル効果の発現や遮断周波数ｆＴの
頭打ち現象が充分に抑えられ、高集積化、高速化が充分
に図れるようにしたＢｉＣＭＯ８ＬＳＩ半導体装置を提
供することにある。

［課題を解決するための手段］ 既に第３図で説明したように１本発明が対象とするＢｉ
ＣＭＯ８ＬＳＩｔ’は、ＣＭＯ３素子とバイポーラ素子
で構成されているＢ１ＣＭＯＳゲート回路部と、バイポ
ーラ素子だけで構成されているＥＣＬゲート回路部とで
構成されている。

そこで１本発明では、上記目的を達成するため、Ｂ１Ｃ
ＭＯＳゲート回路部に含まれているＰＭＯ８素子のチャ
ンネル領域とウェル領域の一部の不純物濃度と、バイポ
ーラ素子だけで構成されているＥＣＬ回路部のコレクタ
領域の一部の不純物濃度の双方の濃度を高くし、バイポ
ーラ動作に係わる実質的なコレクタ領域での不純物濃度
がいずれも高くなるようにした点を特徴とする。

［作用］ ＭＯＳＦＥＴでの短チャンネル効果は、チャンネル長（
ゲート長）の減少と共にしきい値電圧やドレイン耐圧が
低下する現象である。しきい値電圧が低下すると、チャ
ンネル長の僅かなバラツキによりしきい値電圧のバラツ
キが大きくなり、さらに、サブスレショルド電流が増加
し、ゲート電圧がＯｖの時、リーク電流が増加する。こ
の結果、ＬＳＩの待機時電流が増加したり、記憶保持時
間が短くなってしまう。

短チャンネル効果は、ドレイン電界がチャンネル領域部
まで張り出して来て、ゲート直下のチャンネル空乏層に
影響を与えるため起きる現象である。

ＭＯＳＦＥＴの場合、ここでは発明の対象は２ＭＯ８で
あるが、ＷＥＬＬ（ウェル）ａ度およびチャンネル領域
の濃度を高くすることにより、空乏層の伸びを抑え短チ
ャンネル効果の改善が図れる。

しかし、単に濃度を高くすることは、ソース・ドレイン
容量の増加を招き、高速化に不利となる。

このため、チャンネル領域のみの濃度を高くすることに
より、短チャンネル効果の改善が得られるのである。

バイポーラ素子での遮断周波数ｆＴは、エミッタ・ベー
ス接合容量充電時間τＥ、中性ベース走行時間τＢ、コ
レクタ空乏層走行時間でＸ、ベース・コレクタ接合充電
時間τ。を用いると１次のように表わされる。

ｆ工＝１八π（τε＋τＢ＋τ８＋τＣ）　　・・・・
・・（１）この４要素の中で、特にτＢが大きな比重を
占めている。τＢは次式で与えられる。

τＢ＝ＷＢ”／　ｎ　Ｄ、　　　　　　　　　　・−・
・（２）ＷＢ：中性ベース幅 Ｄｎ：ベース中の少数キャリアのドリフト速度 （２）式から、τＢは中性ベース＠Ｗ［］が小さい程小
さくなる。コレクタ濃度を増大すると、大電流領域で、
ベースブツシュアウトと呼ばれている効果により、Ｗｅ
の拡がりを抑制でき、ＷＢを減少させる効果を持ってい
る。

コレクタ濃度がベース濃度に比較して十分に低濃度の場
合５ベース・コレクタ空乏層は主にコレクタ層に拡がる
。一方、ベース側への拡がりは小さい。

この結果、ＷＢは大きくなり、ｆ工の向上は抑制される
。

これに対して、コレクタ濃度が高い場合、ベース・コレ
クタ空乏層はベース側に拡がり、Ｗｏは小さくなる。

この結果、ｆＴの向上が図れる。

しかし、第４図に示したように、あるコレクタ濃度以上
にしてもｆＴの向上が図れないことがわかった。この現
象は次のように推定できる。

（１）式よりベース・コレクタ充電時間で。は次式で表
わされる。

τ０＝γｃ８・ＣＴＣ・・−−−−（３）γｃｓ＋：コ
レクタオーミツク領域の抵抗ＣＴｃＴｃ−ス・コレクタ
接合容量 （３）から、コレクタ濃度を高くするとベース・コレク
タ接合容量が増加する。その結果、ｆ□の向上が抑制さ
れる。このため、第３図に示したように、あるコレクタ
濃度以上になるとｆＴの向上が抑制されたと推定できる
。

これらの結果から、本発明の特徴である、（３）式のＣ
ＴＣを小さくする方法を提案した。すなわち、実質的に
バイポーラ動作に必要なエミッタ直下のコレクタ層を、
ＷＢがベース側に拡がり、Ｗｅを小さくすることができ
る効果を引出せ得る濃度にしたのである。

この方法を採ることにより、エミッタ直下のコレクタ層
のＣＴＣは増加するが、ＣＴＣ全体としては無視し得る
値であり、τ。を低減できｆ□の向上が図れる。

また、ＢｉＣＭＯ３ＬＳＩは低価格化を図るため、バイ
ポーラトランジスタと０ＭＯ８のプロセス・デバイスの
互換性が重要な課題であるが、これも本発明のＰＭＯ８
とバイポーラの不純物濃度層を調整する方法により実現
可能である。

［実施例］ 以下、本発明による半導体装置について、図示の実施例
（こより詳細に説明する。

第１図は本発明の一実施例で、ＣＭＯ８素子とバイポー
ラ素子とで構成したＢ１ＣＭＯＳゲート回路部のバイポ
ーラ部とＰＭＯ８部の断面図およびバイポーラのみで構
成されているバイポーラ部の断面図を示したもので、Ｂ
１ＣＭＯＳゲート回路部のバイポーラ部のコレクタ［１
０１とＰＭＯ８部のＮＷＥＬＩＪＩＯＩは同一条件、工
程でイオン打込み等により形成されており、その不純物
濃度分布は同一である。

第５図（ｃ）はそのｃ−ｃ’の深さ方向の不純物濃度を
示している。

第５図（ａ）はＡ−Ａ’の深さ方向の不純物濃度分布で
、エミツタ層１０４直下のコレクタ層１０３はコレクタ
Ｎ１０１より不純物濃度は高く設定しである。

第５図（ｂ）はＢ−Ｂ’の深さ方向の不純物濃度分布で
、チャンネル領域層２０３はＷＥＬＬＩＩＯＩ（コレク
タ層）より不純物濃度が高く設定しである。

以上をまとめると、不純物濃度は、 チャンネル領域Ｎ２０３＝コレクタ、１１１０３＞コレ
クタ層１０１＝ＮＷＥＬＬ層１０１　・・・・・・（４
）の関係を持つように設定している。

コレクタ層１０１の濃度を高くすると、従来技術（特願
昭６３−６４８１号の出願）で説明したように、ＥＣＬ
ゲート回路部でのコレクタ濃度が高くなり、ＢｉＣＭＯ
８ＬＳＩの高速化が得られる。しかし、上記の（３）式
で示すように、ベース１０５とコレクタ１０１間の接合
容量が増し、ｆＴの向上が抑えられてしまう。

しかして、これらの不都合は、上記（４）式を満足させ
ることにより解消される。すなわち、第１図のＥＣＬゲ
ート回路部でのコレクタ層１０３の不純物濃度は、関係
式（４）式にしたがって他のコレクタ層１０１より高濃
度にしてあり、さらに実質的にバイポーラ動作に必要な
部分のみ（エミッタ直下のコレクタＮ）に形成しである
。このため、（２）式から明らかなように、Ｗ８の拡が
りが抑制でき、さらに（３）式に示すように、ＣＴＣを
抑制できる。なお、コレクタ層１０１は前述のＣＴＣの
抑制に足りるだけの不純物濃度に設定しである。

以上のように、関係式（４）式の関係を持つコレクタ不
純物濃度分布を設定することにより、ＣＴＣの低減が図
れ、ｆｌの向上が図れる。

一方、Ｂ１ＣＭＯＳゲート回路の２ＭＯ８は、第５図（
ｂ）に示すようにゲート電極直下、すなわち、チャンネ
ル領域層２０３はＮＷＥＬＬ層１０１より不純物濃度が
高くなっている。この領域は、前述したコレクタ、ＩＷ
１０３と同一プロセスで形成できる。このため、ドレイ
ン電界がチャンネル領域まで張出して来る現象を抑える
ことができる。

しかも、高濃度層が部分的に形成されているため、ソー
ス・ドレイン容量を最小限に抑えることができる。

次に、本発明によるＢｉＣＭＯ８ＤＲＡＭの製法につい
て述べる。

Ｐ型基板１０にｎ＋埋込層１１１、ｐ＋埋込層１１２を
形成し、膜厚１．７μｍのエピタキシャル層を形成し、
基体を形成する。その後、ＮＷＥＬＬ（コレクタＪ’１
ｌＯ１）を形成するため、ｐ＋イオンをイオン打込みを
行う。

その後、ＬＯＧＯ８酸化膜１０７を形成して素子分離を
行う。ＬＯＧＯ８酸化膜１０７形成後。

２ＭＯ８のゲート電極とエミッタ開口部と略同形状の開
口部を設け、ｐ′″イオンをイオン打込みし、チャンネ
ル領域層２０３．コレクタＮ１０３を形成する。ベース
層１０５はＢ＋イオン打込み、エミツタ層１０４はＡＳ
＋イオン打込みにより形成する。

チャンネル領域層２ｏ３．コレクタ層１０３の形成はＬ
ＯＧＯ８酸化膜１０７形成後およびエミッタ１０４形成
前が最適である。すなりち、ＬＯＣＯ８酸化膜形成時の
熱処理がプロセス中履も高温になり、従って、形成前に
行うと横方向の拡散が生じ、前述したベース・コレクタ
接合容量の増加を招いてしまうからであり、また、エミ
ッタ１０４形成後に行うと、エミッタ・ベース接合に悪
影響をおよぼす恐れがあるからである。

以上のプロセスにより作製したバイポーラトランジスタ
の不純物濃度分布を第５図（ａ）　、　（ｂ）　、　（
ｃ）に示す。Ｂ１ＣＭＯＳゲート回路部のチャンネル領
域層２０３ＥＣＬゲート回路部における、実質的にバイ
ポーラ動作に必要なエミッタ直下のコレクタＷＪ１０３
の不純物濃度は１０１７ｃ１１１−３程度であり、他の
コレクタ層１０１は１０１６ｃｍ−３程度である。

上記実施例のＢｉＣＭＯ８ＬＳＩによれば、ＰＭＯ５沿
素子での短チャンネル効果は第６図に示すようになり、
しきい値電圧の低下は充分に抑えられ、大幅な改善が得
られた。具体的にいうと、バイポーラ素子での遮断周波
数ｆＴは、ＥＣＬゲート回路部で８０）Ｉｚ、ＣＭＯＳ
ゲート回路部では５ＧＨｚがそれぞれ得られた。また、
１ＭビットのＢｉＣＭＯ８ＤＲＡＭでの実施例では、遅
延時間を２０％も減少させることができた。

［発明の効果コ 本発明によれば、同−ＬＳＩチップの中での形成位置に
応じて、バイポーラ素子部における実質的にバイポーラ
動作に必要な、エミッタ直下のコレクタ層の不純物濃度
と、ＰＭＯ３素子部の同一不純物源であるチャンネル領
域での不純物濃度を特定値に選定するという簡単な構成
で、ＰＭＯ８素子部での短チャンネル効果の改善とソー
ス・ドレイン接合容量の軽減とが得られ、かつ、バイポ
ーラトランジスタ部では実質的なベース幅の短縮と、ベ
ース・コレクタ接合容量の減少とが同時に達成でき、Ｂ
１ＣＭＯＳＬＳＩの高集積化と高速化を容易に図ること
ができる。

【図面の簡単な説明】

第１図は本発明による半導体装置の一実施例を示す素子
断面図、第２図は半導体装置の従来例を示す素子断面図
、第３図（ａ）、（ｂ）は半導体装置の従来例を示す模
式図とバイポーラ素子部での不純物濃度の分布図、第４
図は遮断周波数のコレクタ不純物濃度に対する特性図、
第５図（ａ）、　（ｂ）　、　（Ｃ）はバイポーラ素子
部での不純物濃度特性図、第６図はＰＭＯ３素子での短
チャンネル効果の特性図である。 １０・・・・・・Ｐ型基板、１０１・・・・・・Ｎウェ
ル層（コレクタＮ）、１０３・・・・・・コレクタ層、
１０４・・・・・・エミツタ層、１０５・・・・・・ベ
ース層、１ｏ７・・・・・・Ｌｏｃｏｓ酸化膜、ｌ　ｉ
　１−−　ｎ＋埋込層、１１２・・・・・・ｐ′″埋込
層、２０１・・・・・・ドレイン洒、２０２・・・・・
・ソース層、２０３・・・・・・チャンネル領域層。 Ｂ１ＣＭＯＳゲーｌ−口絡静 ′ａ１ 図 ＥＣＬケ°゛−ト回工４葺ｒ ｔｏ：ｐ＊壬４凝 １０１：Ｎつ１ル着（コレクタ層） １０３：コレクタ層 １０４：エミック１ １０５：へ−ス漕 １０７ＩＬＯＣＯ５Ｕ＆４乞１莫 １１１：ｎ十埋込層 ｎ；ｚ：ｐ”Ｊｔゐ層 ２０１：　ドレイン着 ２０２：ソース層 ２０３：４−ｖ−うイ；ノＬノ争１ｉヱービノ１１第３
Ｎ （Ｇ） （ｂ） 兼さ 第５図 （ａ） 還 ヤ （ＬＪｍ） 第４図 コレクク′、ｊＬ度□ 第５図 （ｂ） （Ｃ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の一表面にウェル層で形成したバイポー
   ラ素子とＭＯＳＦＥＴ素子とを有する半導体装置におい
   て、上記ウェル層の上記バイポーラ素子とＭＯＳＦＥＴ
   素子の少なくとも一方が存在する領域内に、該ウェル層
   と同一の導電形で不純物濃度を異にする領域が形成され
   ていることを特徴とする半導体装置。 ２、請求項１の発明において、上記不純物濃度を異にす
   る領域がＰＭＯＳトランジスタ素子のゲート電極に対向
   する部分に位置し、該領域の不純物濃度がウェル層の不
   純物濃度よりも高いことを特徴とする半導体装置。 ３、請求項１の発明において、上記不純物濃度を異にす
   る領域がバイポーラトランジスタ素子のコレクタ層の少
   なくとも一部であり、該部分のうち少なくとも実質的に
   バイポーラ動作に関与する部分の不純物濃度がウェル層
   の不純物濃度よりも高く形成されていることを特徴とす
   る半導体装置。 ４、請求項１の発明において、上記ＰＭＯＳトランジス
   タ素子がＢｉＭＯＳゲート回路を構成する素子で、上記
   バイポーラトランジスタ素子がＥＣＬゲート回路を構成
   する素子であり、上記不純物濃度を異にする領域が上記
   ＰＭＯＳトランジスタ素子のゲート電極に対向する部分
   に位置し、該領域の不純物濃度がウェル層の不純物濃度
   よりも高く形成され、上記不純物濃度を異にする領域が
   上記バイポーラトランジスタ素子のコレクタ層の少なく
   とも一部であり、該部分のうち少なくとも実質的にバイ
   ポーラ動作に関与する部分の不純物濃度がウェル層の不
   純物濃度よりも高く形成されていることを特徴とする半
   導体装置。 ５、請求項４の発明において、上記少なくとも２の不純
   物濃度が高く形成されている領域の不純物濃度分布を同
   一にしたことを特徴とする半導体装置。