JPH0414511B2 - - Google Patents
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- JPH0414511B2 JPH0414511B2 JP59054137A JP5413784A JPH0414511B2 JP H0414511 B2 JPH0414511 B2 JP H0414511B2 JP 59054137 A JP59054137 A JP 59054137A JP 5413784 A JP5413784 A JP 5413784A JP H0414511 B2 JPH0414511 B2 JP H0414511B2
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は高出力MOSFETに関し、特にダイオ
ード動作モードにおけるデバイスの故障防止を目
的とした電極パツド周囲部とその下地シリコン層
の直接接続に関する。高出力MOSFETとして
は、通常縦方向導電性デバイスが良く知られてい
る。一般に、このようなデバイスは、5000個を越
える非常に多くのセルを単一の小さなチツプ領域
上に形成することにより構成され、デバイスは全
て並列に接続される。通常、各セルは、主となる
ウエハ又はチツプの一表面に拡散されるベース領
域から構成される。ソース領域は各ベース領域の
内部に形成され、従来のMOSFETチヤネルを規
定する。各MOSFETチヤネルは、多結晶シリコ
ンから形成される従来のMOSFETゲートの下方
に位置する。ゲート素子は共通して接続され、チ
ツプの一表面にあつて外部との接続が可能な共通
のゲート電極パツドに接続することができる。こ
のようなゲート電極パツドを使用すると、接続に
好都合である。ソース領域は、それぞれ従来のよ
うに、チツプの表面全体を被覆し且つデバイスの
ソース電極への接続を容易にするソース電極パツ
ドに至る単一のシート電極に接続される。電極パ
ツドは、通常パツド表面とその下方のシリコンウ
エハ又はチツプ表面との間に設けられる酸化物層
の上面に支持される。従来、パツド領域の下方の
シリコンはセルのベース領域と同じ導電型を有す
る。
ード動作モードにおけるデバイスの故障防止を目
的とした電極パツド周囲部とその下地シリコン層
の直接接続に関する。高出力MOSFETとして
は、通常縦方向導電性デバイスが良く知られてい
る。一般に、このようなデバイスは、5000個を越
える非常に多くのセルを単一の小さなチツプ領域
上に形成することにより構成され、デバイスは全
て並列に接続される。通常、各セルは、主となる
ウエハ又はチツプの一表面に拡散されるベース領
域から構成される。ソース領域は各ベース領域の
内部に形成され、従来のMOSFETチヤネルを規
定する。各MOSFETチヤネルは、多結晶シリコ
ンから形成される従来のMOSFETゲートの下方
に位置する。ゲート素子は共通して接続され、チ
ツプの一表面にあつて外部との接続が可能な共通
のゲート電極パツドに接続することができる。こ
のようなゲート電極パツドを使用すると、接続に
好都合である。ソース領域は、それぞれ従来のよ
うに、チツプの表面全体を被覆し且つデバイスの
ソース電極への接続を容易にするソース電極パツ
ドに至る単一のシート電極に接続される。電極パ
ツドは、通常パツド表面とその下方のシリコンウ
エハ又はチツプ表面との間に設けられる酸化物層
の上面に支持される。従来、パツド領域の下方の
シリコンはセルのベース領域と同じ導電型を有す
る。
各ベース領域内のソースとそれぞれ接触するソ
ース電極は、セルのベース領域の中心部とも接触
する。従つて、デバイス全体はソース電極が一方
の極性であるときに単一接合デバイス、すなわち
ダイオードとして動作するが、ソース電極が他方
の極性であるときにはMOSFETとして動作す
る。特定の回路条件下で、上述のような構造の
MOSFETデバイスはダイオードモードでの動作
中に故障が生じることが判明している。検査によ
れば、故障は電極パツドの周囲のセル素子で生じ
た。
ース電極は、セルのベース領域の中心部とも接触
する。従つて、デバイス全体はソース電極が一方
の極性であるときに単一接合デバイス、すなわち
ダイオードとして動作するが、ソース電極が他方
の極性であるときにはMOSFETとして動作す
る。特定の回路条件下で、上述のような構造の
MOSFETデバイスはダイオードモードでの動作
中に故障が生じることが判明している。検査によ
れば、故障は電極パツドの周囲のセル素子で生じ
た。
上述の問題を分析してみると、デバイスは
MOSFETとして動作するときに多数キヤリアデ
バイスとして動作するため、互いに並列に接続さ
れるそれぞれのセルは負荷電流の適切な割当て分
のみを搬送することがわかる。これに対し、デバ
イスがダイオードとして動作されるときには、デ
バイスは少数キヤリアデバイスとして動作するの
で、より多くの電流を流すダイオードは局部的に
加熱される。すなわち、そのようなダイオードは
さらに多くの電流が流れる傾向にあるので、いく
つかのセルがデバイスを破壊するほど大きな電流
を流すようになるまで続く。この電流「取込み」
の傾向は、デバイスの接続用パツドの縁部に隣接
して配置されるセル素子ではさらに顕著である。
これは、パツドの下地領域がデバイスの動作中に
下地領域内へわずかしかキヤリアを注入しないた
めである。その後、デバイスがダイオードとして
動作されると、パツドの周囲の下地領域に注入さ
れたキヤリアは、ソース電極に確実に接続されて
独立した並列ダイオードとして動作する隣接する
セル素子によりきわめて急速に収集される。しか
しながら、パツドの下地領域は、ソース電極に堅
固に接続されていないために、キヤリア収集がで
きない。その結果、パツドの縁部にすぐ隣接する
ダイオードは直ちにパツドの周囲から離れた位置
にあるセルより高い導電レベルを有するようにな
り、デバイス全体の許容電流以上の電流が流れる
ので、デバイスは故障する。
MOSFETとして動作するときに多数キヤリアデ
バイスとして動作するため、互いに並列に接続さ
れるそれぞれのセルは負荷電流の適切な割当て分
のみを搬送することがわかる。これに対し、デバ
イスがダイオードとして動作されるときには、デ
バイスは少数キヤリアデバイスとして動作するの
で、より多くの電流を流すダイオードは局部的に
加熱される。すなわち、そのようなダイオードは
さらに多くの電流が流れる傾向にあるので、いく
つかのセルがデバイスを破壊するほど大きな電流
を流すようになるまで続く。この電流「取込み」
の傾向は、デバイスの接続用パツドの縁部に隣接
して配置されるセル素子ではさらに顕著である。
これは、パツドの下地領域がデバイスの動作中に
下地領域内へわずかしかキヤリアを注入しないた
めである。その後、デバイスがダイオードとして
動作されると、パツドの周囲の下地領域に注入さ
れたキヤリアは、ソース電極に確実に接続されて
独立した並列ダイオードとして動作する隣接する
セル素子によりきわめて急速に収集される。しか
しながら、パツドの下地領域は、ソース電極に堅
固に接続されていないために、キヤリア収集がで
きない。その結果、パツドの縁部にすぐ隣接する
ダイオードは直ちにパツドの周囲から離れた位置
にあるセルより高い導電レベルを有するようにな
り、デバイス全体の許容電流以上の電流が流れる
ので、デバイスは故障する。
パツドを取囲むセル素子の故障により、ダイオ
ードモードでの動作中にデバイスの故障が早期に
生ずるという上述の問題を解決するため、ソース
電極と、ソースパツド及びゲートパツドのそれぞ
れの周囲を完全に取囲む下地のシリコン表面とを
接続する複数の直接接続手段を設けた。この直接
接続を行なうことにより、パツドの下地のベース
材料は、デバイス全体がダイオードとして動作す
る間にあらかじめパツドの下方に注入されていた
少数キヤリアを非常に効率良く収集する。その結
果、それらのキヤリアは隣接するセル素子ではな
く、パツドの下地領域により直ちに排除されるの
で、隣接するセル素子が他のセル素子より効率の
高いダイオードであつて、ダイオードモードでの
動作中に最終的に故障することになり得るものに
なることはない。
ードモードでの動作中にデバイスの故障が早期に
生ずるという上述の問題を解決するため、ソース
電極と、ソースパツド及びゲートパツドのそれぞ
れの周囲を完全に取囲む下地のシリコン表面とを
接続する複数の直接接続手段を設けた。この直接
接続を行なうことにより、パツドの下地のベース
材料は、デバイス全体がダイオードとして動作す
る間にあらかじめパツドの下方に注入されていた
少数キヤリアを非常に効率良く収集する。その結
果、それらのキヤリアは隣接するセル素子ではな
く、パツドの下地領域により直ちに排除されるの
で、隣接するセル素子が他のセル素子より効率の
高いダイオードであつて、ダイオードモードでの
動作中に最終的に故障することになり得るものに
なることはない。
以下、添付の図面を参照して本発明の実施例を
説明する。
説明する。
まず、第1図に関して説明する。第1図には半
導体チツプ10が示されている。第1図に示され
るチツプは、通常長さ約100mil、幅約100milで
あり、その中に含まれるMOSFETセルの数は
6000個を越える。それらのMOSFETセルは後述
するように並列に接続される。
導体チツプ10が示されている。第1図に示され
るチツプは、通常長さ約100mil、幅約100milで
あり、その中に含まれるMOSFETセルの数は
6000個を越える。それらのMOSFETセルは後述
するように並列に接続される。
チツプの表面は、ソースワイヤリードに接続す
ることができる広い露出金属表面を有するソース
パツド11を含む。また、ゲートパツド12も同
様に広い露出金属表面を有し、ゲートリードをこ
の表面に接続することができる。デバイスの底面
にはドレイン電極13(第3図及び第4図)が設
けられている。
ることができる広い露出金属表面を有するソース
パツド11を含む。また、ゲートパツド12も同
様に広い露出金属表面を有し、ゲートリードをこ
の表面に接続することができる。デバイスの底面
にはドレイン電極13(第3図及び第4図)が設
けられている。
第2図、第3図及び第4図は、第1図のウエハ
又はチツプの上面に形成される個々のMOSFET
セルが六角形状である場合のセルの構成を示す。
ただし、個々のセルについては長方形又は正方形
などの他の閉鎖セル形状を使用しても良い。第2
図、第3図及び第4図に示されるデバイスはNチ
ヤンネル型デバイスであるが、本発明に従つてP
チヤンネル型デバイスも形成しうることは明らか
であろう。
又はチツプの上面に形成される個々のMOSFET
セルが六角形状である場合のセルの構成を示す。
ただし、個々のセルについては長方形又は正方形
などの他の閉鎖セル形状を使用しても良い。第2
図、第3図及び第4図に示されるデバイスはNチ
ヤンネル型デバイスであるが、本発明に従つてP
チヤンネル型デバイスも形成しうることは明らか
であろう。
図示される実施例において、半導体チツプは
N+型シリコン基板15と、その上に形成される
N-型エピタキシヤル層16とから構成される。
N-型エピタキシヤル層16は、図示されるよう
に六角形の形状を有するP+型ベース拡散セル1
7,18及び19などの複数のベース拡散セルを
含むが、その他の形状を採用しても良い。N-型
エピタキシヤル層16は、ベースと同時に形成さ
れるP+型拡散領域20をさらに有する。このP+
型拡散領域20は第1図のソースパツド11の領
域全体の下方に形成される。第1図のゲートパツ
ド12の領域全体の下方にも同様のP+型拡散領
域(図示せず)が形成される。
N+型シリコン基板15と、その上に形成される
N-型エピタキシヤル層16とから構成される。
N-型エピタキシヤル層16は、図示されるよう
に六角形の形状を有するP+型ベース拡散セル1
7,18及び19などの複数のベース拡散セルを
含むが、その他の形状を採用しても良い。N-型
エピタキシヤル層16は、ベースと同時に形成さ
れるP+型拡散領域20をさらに有する。このP+
型拡散領域20は第1図のソースパツド11の領
域全体の下方に形成される。第1図のゲートパツ
ド12の領域全体の下方にも同様のP+型拡散領
域(図示せず)が形成される。
P+型ベース拡散セル17,18及び19など
のP+型セルは、それぞれソース拡散領域30,
31及び32として示される六角形のソース拡散
領域を含む。第4図にも同様のセル配置が示され
ているが、この場合、六角形のP+型ベース拡散
セル21,22及び23はソース拡散領域24,
25及び26をそれぞれ含む。ソース拡散領域2
4,25,26,30,31及び32の外縁部と
P+型ベース拡散セル21,22,23,17,
18及び19との間の環状領域は、それぞれ六角
形のチヤンネルを規定する。それらのチヤンネル
は対応するゲート電極によりそれぞれ被覆され
る。第3図及び第4図において、ゲート電極は、
各チヤンネルの上方に位置する格子部を有する多
結晶シリコンゲート格子40として示されてい
る。多結晶シリコンゲート格子40は半導体チツ
プ10の表面上で支持され、実際には格子の形状
を有する酸化シリコン層41の内部に形成されて
いる。この酸化シリコン層41は、シリコンの表
面に延在し、ソースパツド11の領域全体の下面
に形成される酸化物の延長領域42を有する。同
様にこの延長領域42は、ゲートパツド12の導
電性材料の下面に形成される。
のP+型セルは、それぞれソース拡散領域30,
31及び32として示される六角形のソース拡散
領域を含む。第4図にも同様のセル配置が示され
ているが、この場合、六角形のP+型ベース拡散
セル21,22及び23はソース拡散領域24,
25及び26をそれぞれ含む。ソース拡散領域2
4,25,26,30,31及び32の外縁部と
P+型ベース拡散セル21,22,23,17,
18及び19との間の環状領域は、それぞれ六角
形のチヤンネルを規定する。それらのチヤンネル
は対応するゲート電極によりそれぞれ被覆され
る。第3図及び第4図において、ゲート電極は、
各チヤンネルの上方に位置する格子部を有する多
結晶シリコンゲート格子40として示されてい
る。多結晶シリコンゲート格子40は半導体チツ
プ10の表面上で支持され、実際には格子の形状
を有する酸化シリコン層41の内部に形成されて
いる。この酸化シリコン層41は、シリコンの表
面に延在し、ソースパツド11の領域全体の下面
に形成される酸化物の延長領域42を有する。同
様にこの延長領域42は、ゲートパツド12の導
電性材料の下面に形成される。
酸化シリコン層41はいくつかの絶縁層から構
成されていても良い。たとえば、酸化シリコン層
は、多結晶シリコンゲート格子40のすぐ下に
1000オングストローム程度の非常に薄い二酸化シ
リコン層を含むことができる。ゲート格子を内部
に含む絶縁性酸化シリコン層41の上方の層とし
て、多結晶シリコンゲート格子40をソース電極
から確実に絶縁するために、ゲート格子40の上
方と周囲に形成される再溶融シロツクスを使用す
ることができる。酸化シリコン層41は、ソース
拡散領域31及び32(第3図)並びに24,2
5及び26(第4図)の外側の周辺部のみを被覆
し、もつて、これらのソース拡散領域との電気的
な接触が可能になる。
成されていても良い。たとえば、酸化シリコン層
は、多結晶シリコンゲート格子40のすぐ下に
1000オングストローム程度の非常に薄い二酸化シ
リコン層を含むことができる。ゲート格子を内部
に含む絶縁性酸化シリコン層41の上方の層とし
て、多結晶シリコンゲート格子40をソース電極
から確実に絶縁するために、ゲート格子40の上
方と周囲に形成される再溶融シロツクスを使用す
ることができる。酸化シリコン層41は、ソース
拡散領域31及び32(第3図)並びに24,2
5及び26(第4図)の外側の周辺部のみを被覆
し、もつて、これらのソース拡散領域との電気的
な接触が可能になる。
次に、第3図及び第4図に示されるアルミニウ
ムシート電極60は半導体チツプの表面全体を被
覆し、各ソース拡散領域の内周部及び対応する
P+型ベース拡散セルの中心に露出するP+型領域
と接触する。アルミニウムシート電極60は、小
さなゲートパツド12と、それより大きくソース
パツド11に至るソース電極とに分割される。多
結晶シリコンゲート格子40は、前述同時係属出
願に示されるようにゲートパツド12に適切に接
続される。ソース電極は、延長領域42と同じ広
がりをもつて延在する。また、第4図に示される
ように、半導体チツプの縁部においては、アルミ
ニウムシート電極60のソースパツド11の縁部
61はチツプの縁部に達していない。次に、チヤ
ンネルストツパ電極62が通常の方法により形成
され、下方に位置するN-型材料と、ドレイン電
極13とに接続される。
ムシート電極60は半導体チツプの表面全体を被
覆し、各ソース拡散領域の内周部及び対応する
P+型ベース拡散セルの中心に露出するP+型領域
と接触する。アルミニウムシート電極60は、小
さなゲートパツド12と、それより大きくソース
パツド11に至るソース電極とに分割される。多
結晶シリコンゲート格子40は、前述同時係属出
願に示されるようにゲートパツド12に適切に接
続される。ソース電極は、延長領域42と同じ広
がりをもつて延在する。また、第4図に示される
ように、半導体チツプの縁部においては、アルミ
ニウムシート電極60のソースパツド11の縁部
61はチツプの縁部に達していない。次に、チヤ
ンネルストツパ電極62が通常の方法により形成
され、下方に位置するN-型材料と、ドレイン電
極13とに接続される。
ソースパツドとゲートパツドを除くデバイスの
上面全体は、デバイスの上面保護のために、酸化
物層又はその他の適切な絶縁層70により被覆さ
れる。第1図、第3図及び第4図に示されるよう
に、この絶縁層70はソースパツド11の領域と
ゲートパツド12の領域においては取除かれる。
上面全体は、デバイスの上面保護のために、酸化
物層又はその他の適切な絶縁層70により被覆さ
れる。第1図、第3図及び第4図に示されるよう
に、この絶縁層70はソースパツド11の領域と
ゲートパツド12の領域においては取除かれる。
この種の従来のデバイス、特に複数の並列接続
セルを使用する従来の縦方向導電性高出力
MOSFETデバイスにおいては、デバイスがダイ
オードモードで動作されたときに、セルがソース
パツド11又はゲートパツド12の境界に隣接す
る領域で故障してしまうことが時折見られた。す
なわち、第3図及び第4図に示されるデバイス
は、アルミニウムシート電極60のソース電極及
びドレイン電極13の電位に応じてMOSFETモ
ード又はダイオードモードで動作することができ
る。ドレイン電極13が正であり、ソース電極が
負であるとき、デバイスの導電はMOSFETモー
ドで制御される。そこで、多結晶シリコンゲート
格子40に適切な電位が印加されると、各ソース
拡散領域の外周部と各ベース拡散セルの外周部と
の間のチヤンネル領域は反転されるので、ゲート
電位が印加されたとき、ドレイン電極13からア
ルミニウムシート電極60のソース電極まで導電
路が形成される。しかしながら、ソース電極の電
位とドレイン電極の電位が逆転され、ソース電極
が正になると、デバイス全体は、P+型ベース拡
散領域とN-型エピタキシヤル層との間にダイオ
ード接合が形成された順方向バイアスダイオード
として動作する。
セルを使用する従来の縦方向導電性高出力
MOSFETデバイスにおいては、デバイスがダイ
オードモードで動作されたときに、セルがソース
パツド11又はゲートパツド12の境界に隣接す
る領域で故障してしまうことが時折見られた。す
なわち、第3図及び第4図に示されるデバイス
は、アルミニウムシート電極60のソース電極及
びドレイン電極13の電位に応じてMOSFETモ
ード又はダイオードモードで動作することができ
る。ドレイン電極13が正であり、ソース電極が
負であるとき、デバイスの導電はMOSFETモー
ドで制御される。そこで、多結晶シリコンゲート
格子40に適切な電位が印加されると、各ソース
拡散領域の外周部と各ベース拡散セルの外周部と
の間のチヤンネル領域は反転されるので、ゲート
電位が印加されたとき、ドレイン電極13からア
ルミニウムシート電極60のソース電極まで導電
路が形成される。しかしながら、ソース電極の電
位とドレイン電極の電位が逆転され、ソース電極
が正になると、デバイス全体は、P+型ベース拡
散領域とN-型エピタキシヤル層との間にダイオ
ード接合が形成された順方向バイアスダイオード
として動作する。
デバイスがダイオードとして動作していると
き、デバイスの6000個を越えるセルは、それぞれ
電流を並列に流す。接続用パツドの周囲のダイオ
ード素子の故障は、ソースパツド11にごく弱く
接続されているP+型拡散領域20が、デバイス
がMOSFETトランジスタとして動作する間に、、
N-型エピタキシヤル層の内部に少数キヤリアを
ごくわずかに注入しているということが認識され
るまで解明されなかつた。ソース電極とドレイン
電極13との間の電位が逆転されると、P+型拡
散領域20により形成される接合はそれらの注入
キヤリアを効率良く収集することができなくなる
ので、キヤリアは第3図及び第4図のソース拡散
領域32及び26を含むセルのようなパツドを取
囲む個々のセルの内部へ優先的に流入する。セル
がソース電極に確実に接続されているので、P+
型拡散領域からあらかじめ注入されているキヤリ
アを容易に収集することができる。その結果、そ
れらのセルはソースパツド11からさらに離間し
ている他のセルより効率の高いダイオードとな
る。デバイスがダイオードとして動作するとき、
少数キヤリアデバイスとして動作するので、それ
らのセルは過度に導通しデバイスに許容電流以上
の電流を流そうとするため、デバイスに故障が生
じる。
き、デバイスの6000個を越えるセルは、それぞれ
電流を並列に流す。接続用パツドの周囲のダイオ
ード素子の故障は、ソースパツド11にごく弱く
接続されているP+型拡散領域20が、デバイス
がMOSFETトランジスタとして動作する間に、、
N-型エピタキシヤル層の内部に少数キヤリアを
ごくわずかに注入しているということが認識され
るまで解明されなかつた。ソース電極とドレイン
電極13との間の電位が逆転されると、P+型拡
散領域20により形成される接合はそれらの注入
キヤリアを効率良く収集することができなくなる
ので、キヤリアは第3図及び第4図のソース拡散
領域32及び26を含むセルのようなパツドを取
囲む個々のセルの内部へ優先的に流入する。セル
がソース電極に確実に接続されているので、P+
型拡散領域からあらかじめ注入されているキヤリ
アを容易に収集することができる。その結果、そ
れらのセルはソースパツド11からさらに離間し
ている他のセルより効率の高いダイオードとな
る。デバイスがダイオードとして動作するとき、
少数キヤリアデバイスとして動作するので、それ
らのセルは過度に導通しデバイスに許容電流以上
の電流を流そうとするため、デバイスに故障が生
じる。
本発明によれば、デバイスがダイオードモード
で動作するときにさらに効率良く少数キヤリアを
収集するために、ソースパツド11の周辺部にお
いてアルミニウムシート60のソース電極から下
方に位置するP+型拡散領域20の周辺部まで直
接の電気的接続が形成される。同様に、ゲートパ
ツド12の周辺部においてソース電極60から下
方に位置するP+型拡散領域までの接続が成立す
る。
で動作するときにさらに効率良く少数キヤリアを
収集するために、ソースパツド11の周辺部にお
いてアルミニウムシート60のソース電極から下
方に位置するP+型拡散領域20の周辺部まで直
接の電気的接続が形成される。同様に、ゲートパ
ツド12の周辺部においてソース電極60から下
方に位置するP+型拡散領域までの接続が成立す
る。
たとえば、第2図、第3図及び第4図、特に第
2図においては80,81及び82により示され
るように、複数の開口がパツドの周辺部に形成さ
れる。すなわち、アルミニウムシート電極60が
デバイスの表面にかぶせられる間、第3図の接続
点86により示されるように、P+型拡散領域2
0への接続は開口82を介してなされる。第4図
には、ソースパツド11の領域に形成される同様
の開口90を断面図で示す。ソース電極から下方
に位置するP+型拡散領域20への接続は接続点
91において行なわれる。
2図においては80,81及び82により示され
るように、複数の開口がパツドの周辺部に形成さ
れる。すなわち、アルミニウムシート電極60が
デバイスの表面にかぶせられる間、第3図の接続
点86により示されるように、P+型拡散領域2
0への接続は開口82を介してなされる。第4図
には、ソースパツド11の領域に形成される同様
の開口90を断面図で示す。ソース電極から下方
に位置するP+型拡散領域20への接続は接続点
91において行なわれる。
接続点の数又は間隔は重要ではないが、1つお
きのセル素子に隣接する点で1つの接続点を設け
れば十分であることがわかつている。ゲートパツ
ド12の外周部を取囲むソース電極からゲートパ
ツドの下方に位置するP+型拡散領域までの延長
領域を介する接続のための接続点も同様に配置さ
れる(図示せず)。
きのセル素子に隣接する点で1つの接続点を設け
れば十分であることがわかつている。ゲートパツ
ド12の外周部を取囲むソース電極からゲートパ
ツドの下方に位置するP+型拡散領域までの延長
領域を介する接続のための接続点も同様に配置さ
れる(図示せず)。
この実施例のデバイスの場合、ソースパツド1
1は30mil×25milの大きさであつた。ソースパ
ツドの周辺部には約40の接続点が設けられ、各接
続点の間の間隔は約3milであつた。接続点は、
パツドの有効縁部から内方へ、セルの幅にほぼ等
しい約1milの距離だけ離間させることができる。
1は30mil×25milの大きさであつた。ソースパ
ツドの周辺部には約40の接続点が設けられ、各接
続点の間の間隔は約3milであつた。接続点は、
パツドの有効縁部から内方へ、セルの幅にほぼ等
しい約1milの距離だけ離間させることができる。
この構成は、上述のダニエル・M・キンザー
(Daniel M Kinzer)の米国特許出願第451795
号(出願日:1982年12月21日)、名称「Structure
and Method of Manufacture of High Power
MOSFET Device」に記載されるようなデバイ
スに採用される既存の製造方法に容易に適用さ
れ、ダイオードモードで動作するデバイスの故障
をほぼ回避した。
(Daniel M Kinzer)の米国特許出願第451795
号(出願日:1982年12月21日)、名称「Structure
and Method of Manufacture of High Power
MOSFET Device」に記載されるようなデバイ
スに採用される既存の製造方法に容易に適用さ
れ、ダイオードモードで動作するデバイスの故障
をほぼ回避した。
本発明を好ましい実施例に関して説明したが、
種々の変形及び変更は当業者には明白であろう。
従つて、本発明は特定の開示内容により限定され
るのではなく、添付の特許請求の範囲によつての
み限定されるものとする。
種々の変形及び変更は当業者には明白であろう。
従つて、本発明は特定の開示内容により限定され
るのではなく、添付の特許請求の範囲によつての
み限定されるものとする。
第1図は、ソースリード及びゲートリードに接
続されるべきソースパツドとゲートパツドをデバ
イスの上面に有する代表的なMOSFETの拡大平
面図、第2図は、第1図のシリコンチツプのシリ
コン表面の「A」で示される円の内部の領域の接
合パターンのの拡大図、第3図は、第2図のシリ
コン表面に配置される電極を示す、第2図の線3
−3に沿つた第2図のチツプの横断面図、及び、
第4図は、チツプの上面及び縁部のパツドを示す
第3図と同様の横断面図である。 10…半導体チツプ、11…ソースパツド、1
2…ゲートパツド、13…ドレイン電極、15…
N+型シリコン基板、16…N-型エピタキシヤル
層、17,18,19…P+型ベース拡散セル、
20…P+型拡散領域、21,22,23…P+型
ベース拡散セル、24,25,26…ソース拡散
領域、30,31,32…ソース拡散領域、40
…多結晶シリコンゲート格子、41…酸化シリコ
ン層、42…延長領域、60…アルミニウムシー
ト電極、70…絶縁層、80,81,82…開
口、90…開口。
続されるべきソースパツドとゲートパツドをデバ
イスの上面に有する代表的なMOSFETの拡大平
面図、第2図は、第1図のシリコンチツプのシリ
コン表面の「A」で示される円の内部の領域の接
合パターンのの拡大図、第3図は、第2図のシリ
コン表面に配置される電極を示す、第2図の線3
−3に沿つた第2図のチツプの横断面図、及び、
第4図は、チツプの上面及び縁部のパツドを示す
第3図と同様の横断面図である。 10…半導体チツプ、11…ソースパツド、1
2…ゲートパツド、13…ドレイン電極、15…
N+型シリコン基板、16…N-型エピタキシヤル
層、17,18,19…P+型ベース拡散セル、
20…P+型拡散領域、21,22,23…P+型
ベース拡散セル、24,25,26…ソース拡散
領域、30,31,32…ソース拡散領域、40
…多結晶シリコンゲート格子、41…酸化シリコ
ン層、42…延長領域、60…アルミニウムシー
ト電極、70…絶縁層、80,81,82…開
口、90…開口。
Claims (1)
- 【特許請求の範囲】 1 半導体ウエハと、 一方の導電型の複数のベース領域であつて、該
半導体ウエハの一方の表面の少なくとも一部に対
称的且つ横方向に分布させられているものと、 各該ベース領域内の、他方の導電型のそれぞれ
のソース領域であつて、それぞれの該ベース領域
内で反転可能なそれぞれのチヤンネル領域を画成
すべく、該それぞれのベース領域の周囲から横方
向に離隔させられているものと、 各該チヤンネル領域の上に横たわり且つ接続用
パツド領域にまで延在する絶縁層と、 各該チヤンネル領域の上方で該絶縁層の上に配
設される導電性ゲート手段と、 各該ソース領域及び各該ベース領域と接触する
ソース電極手段と、 該半導体ウエハの他方の表面に接続されるドレ
イン電極と、 該ソース電極手段に接続され且つ該接続用パツ
ド領域内の該絶縁層の上に横たわる大面積ソース
電極パツドと、 該大面積ソース電極パツドの下方に横たわる、
該一方の導電型の大面積ベース領域と、 を具備する高出力MOSFETにおいて、 上記大面積ソース電極パツドの周辺部から突出
する、ほぼ等間隔に離隔させられている複数の導
電性突起からなる接続手段であつて、該複数の導
電性突起は上記絶縁層を貫通して該大面積ソース
電極パツド下方の上記大面積ベース領域と電気的
に接続している、ものを更に具備することを特徴
とする高出力MOSFET。 2 前記ベース領域の外周及び前記それぞれのソ
ース領域の外周が多角形である特許請求の範囲第
1項記載の高出力MOSFET。 3 前記一方の表面における、前記導電性ゲート
手段に接続される大面積ゲート電極パツド手段で
あつて、前記絶縁層が当該大面積ゲート電極パツ
ド手段の下に横たわつている、ものと、 該大面積ゲート電極パツド手段の下方で該絶縁
層の下に横たわつている第2の大面積ベース領域
と、 該大面積ゲート電極パツド手段を囲む前記ソー
ス電極手段の周辺部の少なくとも一部を該第2の
大面積ベース領域に電気的に接続する第2の接続
手段と、 を更に具備する特許請求の範囲第1項又は第2項
記載の高出力MOSFET。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US477012 | 1983-03-21 | ||
US06/477,012 US4789882A (en) | 1983-03-21 | 1983-03-21 | High power MOSFET with direct connection from connection pads to underlying silicon |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5163306A Division JP2760734B2 (ja) | 1983-03-21 | 1993-06-08 | 縦方向導電性高出力mosfet |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59214254A JPS59214254A (ja) | 1984-12-04 |
JPH0414511B2 true JPH0414511B2 (ja) | 1992-03-13 |
Family
ID=23894146
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59054137A Granted JPS59214254A (ja) | 1983-03-21 | 1984-03-21 | 高出力mosfet |
JP5163306A Expired - Lifetime JP2760734B2 (ja) | 1983-03-21 | 1993-06-08 | 縦方向導電性高出力mosfet |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5163306A Expired - Lifetime JP2760734B2 (ja) | 1983-03-21 | 1993-06-08 | 縦方向導電性高出力mosfet |
Country Status (8)
Country | Link |
---|---|
US (1) | US4789882A (ja) |
JP (2) | JPS59214254A (ja) |
KR (1) | KR890004548B1 (ja) |
DE (1) | DE3410427A1 (ja) |
FR (1) | FR2543366B1 (ja) |
GB (1) | GB2137811B (ja) |
IT (1) | IT1173885B (ja) |
SE (1) | SE8401090L (ja) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4775879A (en) * | 1987-03-18 | 1988-10-04 | Motorola Inc. | FET structure arrangement having low on resistance |
GB2209433B (en) * | 1987-09-04 | 1990-06-13 | Plessey Co Plc | Semi-conductor devices |
JP2550702B2 (ja) * | 1989-04-26 | 1996-11-06 | 日本電装株式会社 | 電力用半導体素子 |
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US5404040A (en) * | 1990-12-21 | 1995-04-04 | Siliconix Incorporated | Structure and fabrication of power MOSFETs, including termination structures |
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EP0660396B1 (en) * | 1993-12-24 | 1998-11-04 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Power MOS device chip and package assembly |
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JP2006310838A (ja) * | 2006-04-05 | 2006-11-09 | Hvvi Semiconductors Inc | パワー半導体装置およびそのための方法 |
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