JP2559801B2 - パワートランジスタ - Google Patents
パワートランジスタInfo
- Publication number
- JP2559801B2 JP2559801B2 JP63074576A JP7457688A JP2559801B2 JP 2559801 B2 JP2559801 B2 JP 2559801B2 JP 63074576 A JP63074576 A JP 63074576A JP 7457688 A JP7457688 A JP 7457688A JP 2559801 B2 JP2559801 B2 JP 2559801B2
- Authority
- JP
- Japan
- Prior art keywords
- guard ring
- power transistor
- electrode
- unit cell
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000605 extraction Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 6
- 239000000155 melt Substances 0.000 description 4
- 239000012141 concentrate Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 この発明は、パワートランジスタの故障モードを改善
する技術に関する。
する技術に関する。
従来のパワートランジスタとしては、例えば第３図に
示すごときパワーMOSFETがある（例えば、HEXFETのデー
タブックのHDB−3,1985,International Rectifierに記
載）。
示すごときパワーMOSFETがある（例えば、HEXFETのデー
タブックのHDB−3,1985,International Rectifierに記
載）。
第３図において、（Ａ）は一部断面図、（Ｂ）は電極
層の平面図を示す。
層の平面図を示す。
まず、（Ａ）に示す断面図において、高濃度n+基板１
の上にドレイン領域２が形成されている。また、このド
レイン領域２の表面近傍の一部にはチャネル形成領域３
が形成され、更にそのチャネル形成領域３の表面近傍の
一部にはソース領域４が形成されている。また、チャネ
ル形成領域３の一部の上には、ソース領域４とドレイン
領域２との両方にまたがってゲート酸化膜５を介してゲ
ート電極10が形成されている。なお、ゲート電極10の表
面も絶縁膜で覆われている。また、p+拡散領域からなる
ガードリング７が設けられている。そして、それら全体
の上に一面にAl金属膜のソース電極６が形成されてい
る。また、11はドレイン電極である。なお、ガードリン
グ７は、ソース・ドレイン間の耐圧を定めるものであ
る。すなわち、空乏層はガードリングで終わるため、ガ
ードリングの外側部分の耐圧が最も低くなる。そのため
サージ電圧が印加されると、その部分が破壊され、セル
の部分は保護されることになる。
の上にドレイン領域２が形成されている。また、このド
レイン領域２の表面近傍の一部にはチャネル形成領域３
が形成され、更にそのチャネル形成領域３の表面近傍の
一部にはソース領域４が形成されている。また、チャネ
ル形成領域３の一部の上には、ソース領域４とドレイン
領域２との両方にまたがってゲート酸化膜５を介してゲ
ート電極10が形成されている。なお、ゲート電極10の表
面も絶縁膜で覆われている。また、p+拡散領域からなる
ガードリング７が設けられている。そして、それら全体
の上に一面にAl金属膜のソース電極６が形成されてい
る。また、11はドレイン電極である。なお、ガードリン
グ７は、ソース・ドレイン間の耐圧を定めるものであ
る。すなわち、空乏層はガードリングで終わるため、ガ
ードリングの外側部分の耐圧が最も低くなる。そのため
サージ電圧が印加されると、その部分が破壊され、セル
の部分は保護されることになる。
パワートランジスタの１チップには、上記のごとき構
成からなる単位セル12が数百〜数万個形成されており、
上記のようにソース電極およびドレイン電極は全ての単
位セルに共通であり、また、ゲート電極も共通に接続
（図示省略）されているので、全ての単位セルが並列に
接続されていることになる。
成からなる単位セル12が数百〜数万個形成されており、
上記のようにソース電極およびドレイン電極は全ての単
位セルに共通であり、また、ゲート電極も共通に接続
（図示省略）されているので、全ての単位セルが並列に
接続されていることになる。
次に、（Ｂ）に示す平面図において、ソースパッド８
はソース電極６を外部へ接続するための接続部であり、
ソース電極６と共通に形成されている。また、ゲートパ
ッド９は各単位セルのゲート電極を外部へ接続するため
の接続部であり、ソース電極６の下に延びた２本の接続
部9a,9bを介して全ての単位セルのゲート電極10に接続
されている。
はソース電極６を外部へ接続するための接続部であり、
ソース電極６と共通に形成されている。また、ゲートパ
ッド９は各単位セルのゲート電極を外部へ接続するため
の接続部であり、ソース電極６の下に延びた２本の接続
部9a,9bを介して全ての単位セルのゲート電極10に接続
されている。
また、（Ｂ）おいて、丸印で示した単位セル12は、図
示の都合上、単位セルの形成されている部分の周辺部の
みを表示しているが、実際にはその内側の全面に形成さ
れている。
示の都合上、単位セルの形成されている部分の周辺部の
みを表示しているが、実際にはその内側の全面に形成さ
れている。
また、ガードリング７は、全ての単位セルが形成され
ている部分の外周を取り囲むように形成されている。な
お、この図面においては、ガードリングが２重に設けら
れている場合を例示している。また、実際にはガードリ
ングの上にも電極（ソース電極６と共通のもの）が設け
られているが、ガードリングを表示する都合上図示を省
略している。
ている部分の外周を取り囲むように形成されている。な
お、この図面においては、ガードリングが２重に設けら
れている場合を例示している。また、実際にはガードリ
ングの上にも電極（ソース電極６と共通のもの）が設け
られているが、ガードリングを表示する都合上図示を省
略している。
次に、第４図は、上記のごときパワートランジスタの
等価回路図である。
等価回路図である。
第４図において、破線で囲んだ部分30がパワートラン
ジスタの１チップを示す。また、12-1、12-2、12-3…12
-nは各々単位セル、Ｓは共通のソース端子、Ｇは共通の
ゲート端子、Ｄは共通のドレイン端子を示す。また、31
は負荷、Vccは電源である。
ジスタの１チップを示す。また、12-1、12-2、12-3…12
-nは各々単位セル、Ｓは共通のソース端子、Ｇは共通の
ゲート端子、Ｄは共通のドレイン端子を示す。また、31
は負荷、Vccは電源である。
前記のごとき従来のパワートランジスタにおいては、
各単位セルのソース領域（バイポーラ・トランジスタに
おいてはエミッタ領域）及びガードリングが幅の広いAl
層からなるソース電極６によって一体に接続される構造
となっている。そのためサージ等によってガードリング
の一部や単位セルの一部が熔けてショート電流が流れる
ようになっても、Al層からなるソース電極６は丈夫で電
流を流し続けるので、パワートランジスタがショートモ
ードで破壊される、すなわちパワートランジスタがオン
の状態で故障してしまう。そのため前記第４図の回路に
おいて、ゲート端子Ｇに信号が与えられるか否かに拘り
なく常に負荷31が駆動され続けることになり、したがっ
て、そのパワートランジスタを用いた電子機器が誤動作
してしまうという問題があった。
各単位セルのソース領域（バイポーラ・トランジスタに
おいてはエミッタ領域）及びガードリングが幅の広いAl
層からなるソース電極６によって一体に接続される構造
となっている。そのためサージ等によってガードリング
の一部や単位セルの一部が熔けてショート電流が流れる
ようになっても、Al層からなるソース電極６は丈夫で電
流を流し続けるので、パワートランジスタがショートモ
ードで破壊される、すなわちパワートランジスタがオン
の状態で故障してしまう。そのため前記第４図の回路に
おいて、ゲート端子Ｇに信号が与えられるか否かに拘り
なく常に負荷31が駆動され続けることになり、したがっ
て、そのパワートランジスタを用いた電子機器が誤動作
してしまうという問題があった。
本発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、配線抵抗を増大させることな
く通常動作がおこわれ、サージ電圧等によってパワート
ランジスタが破壊される場合には、必ず安全なオープン
モードで破壊される、すなわちパワートランジスタがオ
フの状態で故障するように構成したパワートランジスタ
を提供することを目的とする。
めになされたものであり、配線抵抗を増大させることな
く通常動作がおこわれ、サージ電圧等によってパワート
ランジスタが破壊される場合には、必ず安全なオープン
モードで破壊される、すなわちパワートランジスタがオ
フの状態で故障するように構成したパワートランジスタ
を提供することを目的とする。
上記の課題を解決するため、本願発明においては、MO
Sトランジスタからなる単位セルの複数個の集合体であ
り、かつ各単位セルの同種の端子（例えばソースはソー
ス同志、ゲートはゲート同志）がそれぞれ共通に接続さ
れて各単位セルが並列に接続されたパワートランジスタ
において、 各単位セルのソース領域と単位セル全体を囲むガード
リング領域とのうちの少なくとも一方の領域からその領
域を外部に接続する取り出しパッドまでを接続する電極
配線を複数の部分に分割し、かつ、分割された各部分毎
の許容電流をチップ全体の最大定格電流以下とするよう
に各部分毎に幅の狭いくびれ部を設けるように構成して
いる。
Sトランジスタからなる単位セルの複数個の集合体であ
り、かつ各単位セルの同種の端子（例えばソースはソー
ス同志、ゲートはゲート同志）がそれぞれ共通に接続さ
れて各単位セルが並列に接続されたパワートランジスタ
において、 各単位セルのソース領域と単位セル全体を囲むガード
リング領域とのうちの少なくとも一方の領域からその領
域を外部に接続する取り出しパッドまでを接続する電極
配線を複数の部分に分割し、かつ、分割された各部分毎
の許容電流をチップ全体の最大定格電流以下とするよう
に各部分毎に幅の狭いくびれ部を設けるように構成して
いる。
サージ等によって単位セルの一部やガードリングの一
部が破壊されて耐圧が低下すると、その一点に電流が集
中し、常時、負荷を通して大電流が流れるようになるの
で、破壊部分の温度が上昇し、ついにはチップの最大定
格電流を超える電流が流れるようになる。その際、本発
明においては、上記のくびれ部の許容電流がチップ全体
の最大定格電流以下になるように設定してあるので、上
記のようにチップの最大定格電流を超える電流が流れた
時点で破壊部分につながる配線のくびれ部が熔断し、破
壊部分は他の部分から切離され、パワートランジスタは
正常部分のみで本来の動作をするようになる。しかし、
チップの有効面積が少なくなっているため、残りの面積
にとっては過大な電力が印加されるようになり、破壊さ
れる部分が出易くなる。そして次に破壊部分が出ると、
その都度破壊部分につながる配線のくびれ部が熔断し、
最終的には、全部の配線が熔断するので、パワートラン
ジスタは必ずオフの状態で、すなわちオープンモードで
動作しなくなる。
部が破壊されて耐圧が低下すると、その一点に電流が集
中し、常時、負荷を通して大電流が流れるようになるの
で、破壊部分の温度が上昇し、ついにはチップの最大定
格電流を超える電流が流れるようになる。その際、本発
明においては、上記のくびれ部の許容電流がチップ全体
の最大定格電流以下になるように設定してあるので、上
記のようにチップの最大定格電流を超える電流が流れた
時点で破壊部分につながる配線のくびれ部が熔断し、破
壊部分は他の部分から切離され、パワートランジスタは
正常部分のみで本来の動作をするようになる。しかし、
チップの有効面積が少なくなっているため、残りの面積
にとっては過大な電力が印加されるようになり、破壊さ
れる部分が出易くなる。そして次に破壊部分が出ると、
その都度破壊部分につながる配線のくびれ部が熔断し、
最終的には、全部の配線が熔断するので、パワートラン
ジスタは必ずオフの状態で、すなわちオープンモードで
動作しなくなる。
上記のように本発明のパワートランジスタが故障した
場合は、必ずオフの状態で停止し、負荷には電流が流れ
ない状態で故障するので、パワートランジスタが故障し
た場合でも負荷が駆動されない安全な状態で停止するこ
とになる。
場合は、必ずオフの状態で停止し、負荷には電流が流れ
ない状態で故障するので、パワートランジスタが故障し
た場合でも負荷が駆動されない安全な状態で停止するこ
とになる。
第１図は、本発明の第１の実施例図であり、電極層の
平面図を示す。
平面図を示す。
第１図において、21aおよび21bはガードリング部電
極、22a〜22eはソース電極、23a〜23gはくびれ部、24は
ソースパッド、25はゲートパッド、25a,25bはソースパ
ッドの接続部である。
極、22a〜22eはソース電極、23a〜23gはくびれ部、24は
ソースパッド、25はゲートパッド、25a,25bはソースパ
ッドの接続部である。
図示のごとく、本実施例の電極は、従来のようにソー
ス電極およびガードリング部の電極が全面に一体となっ
て形成されたものではなく、ガードリング部の電極は21
aおよび21bの２つの部分に分割され、また、ソース電極
22a〜22eの５つの部分に分割されている。そして分割さ
れた各部分とソースパッド24との接続点付近には、それ
ぞれ幅の狭いくびれ部23a〜23gが設けられている。この
くびれ部23a〜23gの許容電流は、チップ全体の最大定格
電流程度とし、それ以上の電流が流れると熔断するよう
に幅を設定する。
ス電極およびガードリング部の電極が全面に一体となっ
て形成されたものではなく、ガードリング部の電極は21
aおよび21bの２つの部分に分割され、また、ソース電極
22a〜22eの５つの部分に分割されている。そして分割さ
れた各部分とソースパッド24との接続点付近には、それ
ぞれ幅の狭いくびれ部23a〜23gが設けられている。この
くびれ部23a〜23gの許容電流は、チップ全体の最大定格
電流程度とし、それ以上の電流が流れると熔断するよう
に幅を設定する。
次に作用を説明する。
各単位セルに均等に電流が流れている時は、ヒューズ
が分離されているので配線抵抗が小さくて済み、通常の
パワートランジスタとして動作する。そしてサージ等に
よってガードリングや単位セルの一部が破壊されて耐圧
が低下すると、その一点に電流が集中し、常時、負荷を
通して大電流が流れるようになるので破壊部分の温度が
上昇し、ついにはチップの最大定格電流を超える電流が
流れるようになる。その際、本実施例においては、上記
のくびれ部の許容電流がチップ全体の最大定格電流以下
になるように設定してあるので、上記のようにチップの
最大定格電流を超える電流が流れた時点で破壊部分につ
ながる配線をくびれ部が熔断し、破壊部分は他の部分か
ら切離され、パワートランジスタは正常部分のみで本来
の動作をするようになる。しかし、チップの有効面積が
少なくなっているため、残りの面積にとっては過大な電
力が印加されるようになり、破壊される部分が出易くな
る。そして次に破壊部分が出ると、その都度破壊部分に
つながる配線のくびれ部が熔断し、最終的には、全部の
配線が熔断するので、パワートランジスタは必ずオフの
状態で、すなわちオープンモードで動作しなくなる。ま
た、故障時には分割された素子ごとに動作しなくなるの
で、故障しつつあることを知らせることが出来る。
が分離されているので配線抵抗が小さくて済み、通常の
パワートランジスタとして動作する。そしてサージ等に
よってガードリングや単位セルの一部が破壊されて耐圧
が低下すると、その一点に電流が集中し、常時、負荷を
通して大電流が流れるようになるので破壊部分の温度が
上昇し、ついにはチップの最大定格電流を超える電流が
流れるようになる。その際、本実施例においては、上記
のくびれ部の許容電流がチップ全体の最大定格電流以下
になるように設定してあるので、上記のようにチップの
最大定格電流を超える電流が流れた時点で破壊部分につ
ながる配線をくびれ部が熔断し、破壊部分は他の部分か
ら切離され、パワートランジスタは正常部分のみで本来
の動作をするようになる。しかし、チップの有効面積が
少なくなっているため、残りの面積にとっては過大な電
力が印加されるようになり、破壊される部分が出易くな
る。そして次に破壊部分が出ると、その都度破壊部分に
つながる配線のくびれ部が熔断し、最終的には、全部の
配線が熔断するので、パワートランジスタは必ずオフの
状態で、すなわちオープンモードで動作しなくなる。ま
た、故障時には分割された素子ごとに動作しなくなるの
で、故障しつつあることを知らせることが出来る。
次に、第２図は、本発明の第２の実施例図であり、ガ
ードリング部電極のみの平面図を示す。
ードリング部電極のみの平面図を示す。
この実施例においては、ガードリング部電極26とソー
ス電極（図示省略、前記第１図と同様）とを分割し、か
つ、ガードリング部電極26には、そのうちの所定の箇所
に少なくとも一個以上のぐびれ部27a〜27hを設け、ガー
ドリング部電極26を複数の部分に分割している。
ス電極（図示省略、前記第１図と同様）とを分割し、か
つ、ガードリング部電極26には、そのうちの所定の箇所
に少なくとも一個以上のぐびれ部27a〜27hを設け、ガー
ドリング部電極26を複数の部分に分割している。
次に作用を説明する。
ガードリング部はセル部より耐圧が低いため、サージ
電力はガードリング部に印加され、結晶欠陥等のある部
分が破壊され易い。そしてガードリングの一部が破壊さ
れると、その部分を通して近くのソース電極からドレイ
ン電極に対して電流が流れ、従来の構造においてはショ
ートモードの破壊に至る。
電力はガードリング部に印加され、結晶欠陥等のある部
分が破壊され易い。そしてガードリングの一部が破壊さ
れると、その部分を通して近くのソース電極からドレイ
ン電極に対して電流が流れ、従来の構造においてはショ
ートモードの破壊に至る。
しかし、本実施例においては、ガードリング部電極と
ソース電極とを分割し、かつ、前記のようなくびれ部27
a〜27hを設けて、ガードリング電極を複数の部分に分割
しているので、ガードリングの一部が破壊すると、その
破壊部分につながるガードリング電極のくびれ部が熔断
して分離され、パワートランジスタは正常に動作するよ
うになる。
ソース電極とを分割し、かつ、前記のようなくびれ部27
a〜27hを設けて、ガードリング電極を複数の部分に分割
しているので、ガードリングの一部が破壊すると、その
破壊部分につながるガードリング電極のくびれ部が熔断
して分離され、パワートランジスタは正常に動作するよ
うになる。
そして複数回のサージ等によってガードリング電極の
全ての部分が熔断すれば、その後は前記第１図の実施例
と同様の動作を行ない、最終的にはオープンモードで停
止することになる。
全ての部分が熔断すれば、その後は前記第１図の実施例
と同様の動作を行ない、最終的にはオープンモードで停
止することになる。
なお、ガードリングはFETのオン抵抗とは関係がない
ので、くびれ部の配線抵抗はオン抵抗の増大にはつなが
らない。
ので、くびれ部の配線抵抗はオン抵抗の増大にはつなが
らない。
なお、上記の実施例においては、パワーMOSFETの場合
について例示したが、COMFETやバイポーラトランジスタ
のエミッタとガードリングへの配線についても同様に本
発明を適用することが出来る。
について例示したが、COMFETやバイポーラトランジスタ
のエミッタとガードリングへの配線についても同様に本
発明を適用することが出来る。
以上説明してきたように、この発明によれば、配線抵
抗を増大させることなく通常動作が行なわれ、サージ等
によって単位セルの一部が破壊されても、自動的にその
部分を切離して正常な動作に復帰し、最終的には必ずオ
フの状態で停止し、負荷には電流が流れない状態で故障
するので、パワートランジスタが故障した場合でも負荷
が駆動されない安全な状態で停止することになる。ま
た、故障時には、必ず負荷が動作しない状態で停止する
ので、使用者に故障発生を容易に気付かせることが出来
るという効果もある。
抗を増大させることなく通常動作が行なわれ、サージ等
によって単位セルの一部が破壊されても、自動的にその
部分を切離して正常な動作に復帰し、最終的には必ずオ
フの状態で停止し、負荷には電流が流れない状態で故障
するので、パワートランジスタが故障した場合でも負荷
が駆動されない安全な状態で停止することになる。ま
た、故障時には、必ず負荷が動作しない状態で停止する
ので、使用者に故障発生を容易に気付かせることが出来
るという効果もある。
第１図及び第２図はそれぞれ本発明の実施例の平面図、
第３図は従来装置の断面図及び平面図、第４図は従来装
置の等価回路図である。 ＜符号の説明＞ 21a、21b……ガードリング部電極 22a〜22e……ソース電極 23a〜23e……くびれ部 24……ゲートパッド 25……ソースパッド 25a、25b……ソースパッドの接続部 26……ガードリング部電極 27a〜27h……くびれ部
第３図は従来装置の断面図及び平面図、第４図は従来装
置の等価回路図である。 ＜符号の説明＞ 21a、21b……ガードリング部電極 22a〜22e……ソース電極 23a〜23e……くびれ部 24……ゲートパッド 25……ソースパッド 25a、25b……ソースパッドの接続部 26……ガードリング部電極 27a〜27h……くびれ部
Claims (1)
- 【請求項１】MOSトランジスタからなる単位セルの複数
個の集合体であり、かつ各単位セルの同種の端子がそれ
ぞれ共通に接続されて各単位セルが並列に接続されたパ
ワートランジスタにおいて、 各単位セルのソース領域と単位セル全体を囲むガードリ
ング領域とのうちの少なくとも一方の領域からその領域
を外部に接続する取り出しパッドまでを接続する電極配
線を複数の部分に分割し、かつ、分割された各部分毎の
許容電流をチップ全体の最大定格電流以下とするように
各部分毎に幅の狭いくびれ部を設けたことを特徴とする
パワートランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074576A JP2559801B2 (ja) | 1988-03-30 | 1988-03-30 | パワートランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074576A JP2559801B2 (ja) | 1988-03-30 | 1988-03-30 | パワートランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248564A JPH01248564A (ja) | 1989-10-04 |
| JP2559801B2 true JP2559801B2 (ja) | 1996-12-04 |
Family
ID=13551147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63074576A Expired - Lifetime JP2559801B2 (ja) | 1988-03-30 | 1988-03-30 | パワートランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2559801B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4789882A (en) * | 1983-03-21 | 1988-12-06 | International Rectifier Corporation | High power MOSFET with direct connection from connection pads to underlying silicon |
| JP4731796B2 (ja) * | 2003-03-31 | 2011-07-27 | 三洋電機株式会社 | Ｍｏｓｆｅｔ |
| US10600902B2 (en) * | 2008-02-13 | 2020-03-24 | Vishay SIliconix, LLC | Self-repairing field effect transisitor |
| US20140027778A1 (en) * | 2012-07-25 | 2014-01-30 | International Rectifier Corporation | Robust Fused Transistor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027170A (ja) * | 1983-07-22 | 1985-02-12 | Toshiba Corp | 二重拡散絶縁ゲ−ト型電界効界トランジスタ |
| JPS60171771A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
| JPS6180858A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Ltd | パワ−ｍｏｓｆｅｔ |
-
1988
- 1988-03-30 JP JP63074576A patent/JP2559801B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01248564A (ja) | 1989-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4811155A (en) | Protection circuit for a semiconductor integrated circuit having bipolar transistors | |
| JPH04361571A (ja) | Ｍｏｓ型半導体装置 | |
| US6320241B1 (en) | Circuitry and method of forming the same | |
| JPH03272180A (ja) | 半導体集積回路 | |
| JPH02275674A (ja) | 集積可能なアクティブダイオード | |
| JP2559801B2 (ja) | パワートランジスタ | |
| JP2996722B2 (ja) | 一体型ｅｓｄ保護を備えたｎｍｏｓ素子 | |
| US4723081A (en) | CMOS integrated circuit protected from latch-up phenomenon | |
| US4428066A (en) | Semiconductor read only memory | |
| JP2523678B2 (ja) | 過電流保護機能を備えたｍｏｓｆｅｔ | |
| KR920001401B1 (ko) | 반도체 장치 | |
| JPH0787247B2 (ja) | 半導体装置 | |
| US6208011B1 (en) | Voltage-controlled power semiconductor device | |
| JP2621507B2 (ja) | 絶縁ゲート形半導体素子 | |
| JPH0228266B2 (ja) | ||
| JPS61174672A (ja) | 縦型ｍｏｓトランジスタ | |
| JPH09307103A (ja) | 複合型半導体装置とその製造方法 | |
| JPS62179756A (ja) | 半導体装置 | |
| JPS62172739A (ja) | 半導体集積回路 | |
| JPH11177023A (ja) | 半導体装置 | |
| JP3387622B2 (ja) | 半導体装置の保護回路 | |
| JPS6181663A (ja) | 半導体装置 | |
| JPH0774353A (ja) | 入出力保護回路 | |
| JPS58202573A (ja) | 半導体集積回路装置 | |
| JPH09116097A (ja) | 半導体集積装置 |