JPH01248564A - パワートランジスタ - Google Patents
パワートランジスタInfo
- Publication number
- JPH01248564A JPH01248564A JP63074576A JP7457688A JPH01248564A JP H01248564 A JPH01248564 A JP H01248564A JP 63074576 A JP63074576 A JP 63074576A JP 7457688 A JP7457688 A JP 7457688A JP H01248564 A JPH01248564 A JP H01248564A
- Authority
- JP
- Japan
- Prior art keywords
- power transistor
- guard ring
- electrode
- unit cell
- current
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は、パワートランジスタの故障モードを改善す
る技術に関する。
る技術に関する。
従来のパワートランジスタとしては１例えば第３図に示
すごときパワーＭＯ８ＦＥＴがある（例えば、ＨＥＸＦ
ＥＴ（７）データブックのＨＤＢ−３゜１９８５、 Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｒｅｃｔｉｆｉｅｒに記載
）。
すごときパワーＭＯ８ＦＥＴがある（例えば、ＨＥＸＦ
ＥＴ（７）データブックのＨＤＢ−３゜１９８５、 Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｒｅｃｔｉｆｉｅｒに記載
）。
第３図において、（Ａ）は一部所面図、（Ｂ）は電極層
の平面図を示す。
の平面図を示す。
まず、（Ａ）に示す断面図において、高濃度ｎ＋基板１
の上にドレイン領域２が形成されている。
の上にドレイン領域２が形成されている。
また、そのドレイン領域２の表面近傍の一部にはチャネ
ル形成領域３が形成され、更にそのチャネル形成領域３
の表面近傍の一部にはソース領域４が形成されている。
ル形成領域３が形成され、更にそのチャネル形成領域３
の表面近傍の一部にはソース領域４が形成されている。
また、チャネル形成領域３の一部の上には、ソース領域
４とドレイン領域２との両方にまたがってゲート酸化膜
５を介してゲート電極１０が形成されている。なお、ゲ
ート電極１０の表面も絶縁膜で覆われている。また、Ｐ
◆拡散領域からなるガードリング７が設けられている。
４とドレイン領域２との両方にまたがってゲート酸化膜
５を介してゲート電極１０が形成されている。なお、ゲ
ート電極１０の表面も絶縁膜で覆われている。また、Ｐ
◆拡散領域からなるガードリング７が設けられている。
そして、それら全体の上に一面にＭ金属膜のソース電極
６が形成されている。また、１１はドレイン電極である
。なお、ガードリング７は、ソース・ドレイン間の耐圧
を定めるものである。すなわち。
６が形成されている。また、１１はドレイン電極である
。なお、ガードリング７は、ソース・ドレイン間の耐圧
を定めるものである。すなわち。
空乏層はガードリングで終わるため、ガードリングの外
側部分の耐圧が最も低くなる。そのためサージ電圧が印
加されると、その部分が破壊され、セルの部分は保護さ
れることになる。
側部分の耐圧が最も低くなる。そのためサージ電圧が印
加されると、その部分が破壊され、セルの部分は保護さ
れることになる。
パワートランジスタの１チツプには、上記のごとき構成
からなる単位セル１２が数百〜敵方個形成されており、
上記のようにソース電極およびドレイン電極は全ての単
位セルに共通であり、また、ゲート電極も共通に接続（
図示省略）されているので、全ての単位セルが並列に接
続されていることになる。
からなる単位セル１２が数百〜敵方個形成されており、
上記のようにソース電極およびドレイン電極は全ての単
位セルに共通であり、また、ゲート電極も共通に接続（
図示省略）されているので、全ての単位セルが並列に接
続されていることになる。
次に、（Ｂ）に示す平面図において、ソースパッド８は
ソース電極６を外部へ接続するための接続部であり、ソ
ース電極６と共通に形成されている。また、ゲートパッ
ド９は各単位セルのゲート電極を外部へ接続するための
接続部であり、ソース電極６の下に延びた２本の接続部
９ａ、９ｂを介して全ての単位セルのゲート電極ｌＯに
接続されている。
ソース電極６を外部へ接続するための接続部であり、ソ
ース電極６と共通に形成されている。また、ゲートパッ
ド９は各単位セルのゲート電極を外部へ接続するための
接続部であり、ソース電極６の下に延びた２本の接続部
９ａ、９ｂを介して全ての単位セルのゲート電極ｌＯに
接続されている。
また、（Ｂ）おいて、丸印で示した単位セル１２は１図
示の都合上、単位セルの形成されている部分の周辺部の
みを表示しているが、実際にはその内側の全面に形成さ
れている。
示の都合上、単位セルの形成されている部分の周辺部の
みを表示しているが、実際にはその内側の全面に形成さ
れている。
また、ガードリング７は、全ての単位セルが形成されて
いる部分の外周を取り囲むように形成されている。なお
、この図面においては、ガードリングが２重に設けられ
ている場合を例示している。
いる部分の外周を取り囲むように形成されている。なお
、この図面においては、ガードリングが２重に設けられ
ている場合を例示している。
また、実際にはガードリングの上にも電極（ソース電極
６と共通のもの）が設けられているが、ガードリングを
表示する都合上図示を省略している。
６と共通のもの）が設けられているが、ガードリングを
表示する都合上図示を省略している。
次に、第４図は、上記のごときパワートランジスタの等
価回路図である。
価回路図である。
第４図において、破線で囲んだ部分３０がパワートラン
ジスタの１チツプを示す。また、１２−１．１２−２．
１２−３・・・１２−９は各々単位セル、Ｓは共通のソ
ース端子、Ｇは共通のゲート端子、Ｄは共通のド、レイ
ン端子を示す、また、 ３１は負荷、Ｖｃｃは電源であ
る。
ジスタの１チツプを示す。また、１２−１．１２−２．
１２−３・・・１２−９は各々単位セル、Ｓは共通のソ
ース端子、Ｇは共通のゲート端子、Ｄは共通のド、レイ
ン端子を示す、また、 ３１は負荷、Ｖｃｃは電源であ
る。
前記のごとき従来のパワートランジスタにおいては、各
単位セルのソース領域（バイポーラ・トランジスタにお
いてはエミッタ領域）及びガードリングが幅の広いＡ１
１層からなるソース電極６によって一体に接続される構
造となっている。そのためサージ等によってガードリン
グの一部や単位セルの一部が熔けてショート電流が流れ
るようになっても、Ｍ層からなるソース電極６は丈夫で
電流を流し続けるので、パワートランジスタがショート
モードで破壊される、すなわちパワートランジ、スタが
オンの状態で故障してしまう。そのため前記第４図の回
路において、ゲート端子Ｇに信号が与えられるか否かに
拘りなく常に負荷３１が駆動され続けることになり、し
たがって、そのパワート ″ランジスタを用いた電子機
器が誤動作してしまうという問題があった。
単位セルのソース領域（バイポーラ・トランジスタにお
いてはエミッタ領域）及びガードリングが幅の広いＡ１
１層からなるソース電極６によって一体に接続される構
造となっている。そのためサージ等によってガードリン
グの一部や単位セルの一部が熔けてショート電流が流れ
るようになっても、Ｍ層からなるソース電極６は丈夫で
電流を流し続けるので、パワートランジスタがショート
モードで破壊される、すなわちパワートランジ、スタが
オンの状態で故障してしまう。そのため前記第４図の回
路において、ゲート端子Ｇに信号が与えられるか否かに
拘りなく常に負荷３１が駆動され続けることになり、し
たがって、そのパワート ″ランジスタを用いた電子機
器が誤動作してしまうという問題があった。
本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、配線抵抗を増大させることなく
通常動作がおこわれ、サージ電圧等によってパワートラ
ンジスタが破壊される場合には、必ず安全なオープンモ
ードで破壊される、すなわちパワートランジスタがオフ
の状態で故障するように構成したパワートランジスタを
提供することを目的とする。
になされたものであり、配線抵抗を増大させることなく
通常動作がおこわれ、サージ電圧等によってパワートラ
ンジスタが破壊される場合には、必ず安全なオープンモ
ードで破壊される、すなわちパワートランジスタがオフ
の状態で故障するように構成したパワートランジスタを
提供することを目的とする。
上記の課題を解決するため、本願発明においては、３端
子トランジスタからなる単位セルの複数個の集合体であ
り、かつ各単位セルの同種の端子（例えばソースはソー
ス同志、ゲートはゲート同志）がそれぞれ共通に接続さ
れて各単位セルが並列に接続されたパワートランジスタ
において、各単位セルの少なくとも一つの端子（例えば
ＦＥＴの場合はソース端子、バイポーラの場合はエミッ
タ端子）からその端子を外部に接続する取り出しパッド
（例えばソースパッド）までを接続する電極配線（例え
ばソース電極）を複数の部分に分割し、かつ、分割され
た各部分毎の許容電流をチップ全体の最大定格電流以下
とするように各部分毎に幅の狭いくびれ部を設けるよう
に構成している。
子トランジスタからなる単位セルの複数個の集合体であ
り、かつ各単位セルの同種の端子（例えばソースはソー
ス同志、ゲートはゲート同志）がそれぞれ共通に接続さ
れて各単位セルが並列に接続されたパワートランジスタ
において、各単位セルの少なくとも一つの端子（例えば
ＦＥＴの場合はソース端子、バイポーラの場合はエミッ
タ端子）からその端子を外部に接続する取り出しパッド
（例えばソースパッド）までを接続する電極配線（例え
ばソース電極）を複数の部分に分割し、かつ、分割され
た各部分毎の許容電流をチップ全体の最大定格電流以下
とするように各部分毎に幅の狭いくびれ部を設けるよう
に構成している。
サージ等によって単位セルの一部やガードリングの一部
が破壊されて耐圧が低下すると、その−点に電流が集中
し、常時、負荷を通して大電流が流れるようになるので
、破壊部分の温度が上昇し。
が破壊されて耐圧が低下すると、その−点に電流が集中
し、常時、負荷を通して大電流が流れるようになるので
、破壊部分の温度が上昇し。
ついにはチップの最大定格電流を超える電流が流れるよ
うになる。その際、本発明においては、上記のくびれ部
の許容電流がチップ全体の最大定格電流以下になるよう
に設定しであるので、上記のようにチップの最大定格電
流を超える電流が流れた時点で破壊部分につながる配線
のくびれ部が熔断し、破壊部分は他の部分から切離され
、パワートランジスタは正常部分のみで本来の動作をす
るようになる。しかし、チップの有効面積が少なくなっ
ているため、残りの面積にとっては過大な電力が印加さ
れるようになり、破壊される部分が出易くなる。そして
次に破壊部分が出ると、その都度破壊部分につながる配
線のくびれ部が熔断し、最終的には、全部の配線が熔断
するので、パワートランジスタは必ずオフの状態で、す
なわちオープンモードで動作しなくなる。
うになる。その際、本発明においては、上記のくびれ部
の許容電流がチップ全体の最大定格電流以下になるよう
に設定しであるので、上記のようにチップの最大定格電
流を超える電流が流れた時点で破壊部分につながる配線
のくびれ部が熔断し、破壊部分は他の部分から切離され
、パワートランジスタは正常部分のみで本来の動作をす
るようになる。しかし、チップの有効面積が少なくなっ
ているため、残りの面積にとっては過大な電力が印加さ
れるようになり、破壊される部分が出易くなる。そして
次に破壊部分が出ると、その都度破壊部分につながる配
線のくびれ部が熔断し、最終的には、全部の配線が熔断
するので、パワートランジスタは必ずオフの状態で、す
なわちオープンモードで動作しなくなる。
上記のように本発明のパワートランジスタが故障した場
合は、必ずオフの状態で停止し、負荷には電流が流れな
い状態で故障するので、パワートランジスタが故障した
場合でも負荷が駆動されない安全な状態で停止すること
になる。
合は、必ずオフの状態で停止し、負荷には電流が流れな
い状態で故障するので、パワートランジスタが故障した
場合でも負荷が駆動されない安全な状態で停止すること
になる。
第１図は、本発明の第１の実施例図であり、電極層の平
面図を示す。
面図を示す。
第１図において、２１ａおよび２１ｂはガードリング部
電極、２２ａ〜２２ｅはソース電極、２３ａ〜２３ｇは
くびれ部、２４はソースパッド、２５はゲートパッド、
２５ａ、２５ｂはソースパッドの接続部である。
電極、２２ａ〜２２ｅはソース電極、２３ａ〜２３ｇは
くびれ部、２４はソースパッド、２５はゲートパッド、
２５ａ、２５ｂはソースパッドの接続部である。
図示のごとく１本実施例の電極は、従来のようにソース
電極およびガードリング部の電極が全面に一体となって
形成されたものではなく、ガードリング部の電極は２１
ａおよび２１ｂの２つの部分に分割され、また、ソース
電極は２２ａ〜２２ｅの５つの部分に分割されてシする
。そして分割された各部分トソースパッド２４との接続
点付近には、それぞれ幅の狭いくびれ部２３ａ〜２３ｇ
が設けられている。
電極およびガードリング部の電極が全面に一体となって
形成されたものではなく、ガードリング部の電極は２１
ａおよび２１ｂの２つの部分に分割され、また、ソース
電極は２２ａ〜２２ｅの５つの部分に分割されてシする
。そして分割された各部分トソースパッド２４との接続
点付近には、それぞれ幅の狭いくびれ部２３ａ〜２３ｇ
が設けられている。
このくびれ部２３ａ〜２３ｇの許容電流は、チップ全体
の最大定格電流程度とし、それ以上の電流が流れると熔
断するように幅を設定する。
の最大定格電流程度とし、それ以上の電流が流れると熔
断するように幅を設定する。
次に作用を説明する。
各単位セルに均等に電流が流れている時は、ヒユーズが
分離されているので配線抵抗が小さくて済み、通常のパ
ワートランジスタとして動作する。
分離されているので配線抵抗が小さくて済み、通常のパ
ワートランジスタとして動作する。
そしてサージ等によってガードリングや単位セルの一部
が破壊されて耐圧が低下すると、その−点に電流が集中
し、常時、負荷を通して大電流が流れるようになるので
破壊部分の温度が上昇し、ついにはチップの最大定格電
流を超える電流が流れるようになる。その際１本実施例
においては、上記のくびれ部の許容電流がチップ全体の
最大定格電流以下になるように設定しであるので、上記
のようにチップの最大定格電流を超える電流が流れた時
点で破壊部分につながる配線のくびれ部が熔断し、破壊
部分は他の部分から切離され、パワートランジスタは正
常部分のみで本来の動作をするようになる。しかし、チ
ップの有効面積が少なくなっているため、残りの面積に
とっては過大な電力が印加されるようになり、破壊され
る部分が出易くなる。そして次に破壊部分が出ると、そ
の都度破壊部分につながる配線のくびれ部が熔断し、最
終的には、全部の配線が熔断するので、パワートランジ
スタは必ずオフの状態で、すなわちオープンモードで動
作しなくなる。また、故障時には分割された素子ごとに
動作しなくなるので、故障しつつあることを知らせるこ
とが出来る。
が破壊されて耐圧が低下すると、その−点に電流が集中
し、常時、負荷を通して大電流が流れるようになるので
破壊部分の温度が上昇し、ついにはチップの最大定格電
流を超える電流が流れるようになる。その際１本実施例
においては、上記のくびれ部の許容電流がチップ全体の
最大定格電流以下になるように設定しであるので、上記
のようにチップの最大定格電流を超える電流が流れた時
点で破壊部分につながる配線のくびれ部が熔断し、破壊
部分は他の部分から切離され、パワートランジスタは正
常部分のみで本来の動作をするようになる。しかし、チ
ップの有効面積が少なくなっているため、残りの面積に
とっては過大な電力が印加されるようになり、破壊され
る部分が出易くなる。そして次に破壊部分が出ると、そ
の都度破壊部分につながる配線のくびれ部が熔断し、最
終的には、全部の配線が熔断するので、パワートランジ
スタは必ずオフの状態で、すなわちオープンモードで動
作しなくなる。また、故障時には分割された素子ごとに
動作しなくなるので、故障しつつあることを知らせるこ
とが出来る。
次に、第２図は１本発明の第２の実施例図であり、ガー
ドリング部電極のみの平面図を示す。
ドリング部電極のみの平面図を示す。
この実施例においては、ガードリング部電極２６とソー
ス電極（図示省略、前記第１図と同様）とを分割し、か
つ、ガードリング部電極２６には、そのうちの所定の個
所に少なくとも一個以上のくびれ部２７ａ〜２７ｈを設
け、ガードリング部電極２６を複数の部分に分割してい
る。
ス電極（図示省略、前記第１図と同様）とを分割し、か
つ、ガードリング部電極２６には、そのうちの所定の個
所に少なくとも一個以上のくびれ部２７ａ〜２７ｈを設
け、ガードリング部電極２６を複数の部分に分割してい
る。
次に作用を説明する。
ガードリング部はセル部より耐圧が低いため、サージ電
力はガードリング部に印加され、結晶欠陥等のある部分
が破壊され易い。そしてガードリングの一部が破壊され
ると、その部分を通して近くのソース電極からドレイン
電極に対して電流が流れ、従来の構造においてはショー
トモードの破壊に至る。
力はガードリング部に印加され、結晶欠陥等のある部分
が破壊され易い。そしてガードリングの一部が破壊され
ると、その部分を通して近くのソース電極からドレイン
電極に対して電流が流れ、従来の構造においてはショー
トモードの破壊に至る。
しかし１本実施例においては、ガードリング部電極とソ
ース電極とを分割し、かつ、前記のようなくびれ部２７
ａ〜２７ｈを設けて、ガードリング電極を複数の部分に
分割しているので、ガードリングの一部が破壊すると、
その破壊部分につながるガードリング電極のくびれ部が
熔断して分離され、パワートランジスタは正常に動作す
るようになる。
ース電極とを分割し、かつ、前記のようなくびれ部２７
ａ〜２７ｈを設けて、ガードリング電極を複数の部分に
分割しているので、ガードリングの一部が破壊すると、
その破壊部分につながるガードリング電極のくびれ部が
熔断して分離され、パワートランジスタは正常に動作す
るようになる。
そして複数回のサージ等によってガードリング電極の全
ての部分が熔断すれば、その後は前記第１図の実施例と
同様の動作を行ない、最終的にはオープンモードで停止
することになる。
ての部分が熔断すれば、その後は前記第１図の実施例と
同様の動作を行ない、最終的にはオープンモードで停止
することになる。
なお、ガードリングはＦＥＴのオン抵抗とは関係がない
ので、くびれ部の配線抵抗はオン抵抗の増大にはつなが
らない。
ので、くびれ部の配線抵抗はオン抵抗の増大にはつなが
らない。
なお、上記の実施例においては、パワーＭＯ８ＦＥＴの
場合について例示したが、Ｃ０ＭＦＥＴやバイポーラト
ランジスタのエミッタとガードリングへの配線について
も同様に本発明を適用することが出来る。
場合について例示したが、Ｃ０ＭＦＥＴやバイポーラト
ランジスタのエミッタとガードリングへの配線について
も同様に本発明を適用することが出来る。
以上説明してきたように、この発明によれば。
配線抵抗を増大させることなく通常動作が行なわれ、サ
ージ等によって単位セルの一部が破壊されても、自動的
にその部分を切離して正常な動作に復帰し、最終的には
必ずオフの状態で停止し、負荷には電流が流れない状態
で故障するので、パワートランジスタが故障した場合で
も負荷が駆動されない安全な状態で停止することになる
。また。
ージ等によって単位セルの一部が破壊されても、自動的
にその部分を切離して正常な動作に復帰し、最終的には
必ずオフの状態で停止し、負荷には電流が流れない状態
で故障するので、パワートランジスタが故障した場合で
も負荷が駆動されない安全な状態で停止することになる
。また。
故障時には、必ず負荷が動作しない状態で停止するので
、使用者に故障発生を容易に気付かせることが出来ると
いう効果もある。
、使用者に故障発生を容易に気付かせることが出来ると
いう効果もある。
第１図及び第２図はそれぞれ本発明の実施例の平面図、
第３図は従来装置の断面図及び平面図、第４図は従来装
置の等価回路図である。 〈符号の説明〉 ２１ａ、２１ｂ・・・ガードリング部電極２２ａ〜２２
ｅ・・・ソースｆｆ電極 ２３ａ〜２３ｇ・・・くびれ部 ２４・・・ゲートパッド ２５・・・ソースパッド ２５ａ、２５ｂ・・・ソースパッドの接続部２６・・・
ガードリング部電極 ２７ａ〜２７ｈ・・・くびれ部
第３図は従来装置の断面図及び平面図、第４図は従来装
置の等価回路図である。 〈符号の説明〉 ２１ａ、２１ｂ・・・ガードリング部電極２２ａ〜２２
ｅ・・・ソースｆｆ電極 ２３ａ〜２３ｇ・・・くびれ部 ２４・・・ゲートパッド ２５・・・ソースパッド ２５ａ、２５ｂ・・・ソースパッドの接続部２６・・・
ガードリング部電極 ２７ａ〜２７ｈ・・・くびれ部
Claims (1)
- ３端子トランジスタからなる単位セルの複数個の集合
体であり、かつ各単位セルの同種の端子がそれぞれ共通
に接続されて各単位セルが並列に接続されたパワートラ
ンジスタにおいて、各単位セルの少なくとも一つの端子
からその端子を外部に接続する取り出しパッドまでを接
続する電極配線を複数の部分に分割し、かつ、分割され
た各部分毎の許容電流をチップ全体の最大定格電流以下
とするように各部分毎に幅の狭いくびれ部を設けたこと
を特徴とするパワートランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074576A JP2559801B2 (ja) | 1988-03-30 | 1988-03-30 | パワートランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074576A JP2559801B2 (ja) | 1988-03-30 | 1988-03-30 | パワートランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248564A true JPH01248564A (ja) | 1989-10-04 |
| JP2559801B2 JP2559801B2 (ja) | 1996-12-04 |
Family
ID=13551147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63074576A Expired - Lifetime JP2559801B2 (ja) | 1988-03-30 | 1988-03-30 | パワートランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2559801B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318708A (ja) * | 1983-03-21 | 1994-11-15 | Internatl Rectifier Corp | 高出力ｍｏｓｆｅｔ |
| JP2004303948A (ja) * | 2003-03-31 | 2004-10-28 | Sanyo Electric Co Ltd | Ｍｏｓｆｅｔ |
| JP2011512043A (ja) * | 2008-02-13 | 2011-04-14 | ビシェイ−シリコニクス | 電界効果トランジスタ |
| JP2014027271A (ja) * | 2012-07-25 | 2014-02-06 | Internatl Rectifier Corp | ロバストヒューズ付トランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027170A (ja) * | 1983-07-22 | 1985-02-12 | Toshiba Corp | 二重拡散絶縁ゲ−ト型電界効界トランジスタ |
| JPS60171771A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
| JPS6180858A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Ltd | パワ−ｍｏｓｆｅｔ |
-
1988
- 1988-03-30 JP JP63074576A patent/JP2559801B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027170A (ja) * | 1983-07-22 | 1985-02-12 | Toshiba Corp | 二重拡散絶縁ゲ−ト型電界効界トランジスタ |
| JPS60171771A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
| JPS6180858A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Ltd | パワ−ｍｏｓｆｅｔ |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318708A (ja) * | 1983-03-21 | 1994-11-15 | Internatl Rectifier Corp | 高出力ｍｏｓｆｅｔ |
| JP2004303948A (ja) * | 2003-03-31 | 2004-10-28 | Sanyo Electric Co Ltd | Ｍｏｓｆｅｔ |
| JP2011512043A (ja) * | 2008-02-13 | 2011-04-14 | ビシェイ−シリコニクス | 電界効果トランジスタ |
| JP2014222765A (ja) * | 2008-02-13 | 2014-11-27 | ビシェイ−シリコニクス | 電界効果トランジスタ |
| US10600902B2 (en) | 2008-02-13 | 2020-03-24 | Vishay SIliconix, LLC | Self-repairing field effect transisitor |
| JP2014027271A (ja) * | 2012-07-25 | 2014-02-06 | Internatl Rectifier Corp | ロバストヒューズ付トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2559801B2 (ja) | 1996-12-04 |
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