JPS6181663A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6181663A JPS6181663A JP59203127A JP20312784A JPS6181663A JP S6181663 A JPS6181663 A JP S6181663A JP 59203127 A JP59203127 A JP 59203127A JP 20312784 A JP20312784 A JP 20312784A JP S6181663 A JPS6181663 A JP S6181663A
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- JP
- Japan
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- electrode
- voltage
- field effect
- effect transistor
- substrate
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に半導体基体との短絡を生じた
？ｆｌＳ （Ｍｅ ｔａｌ−１ｎｓｕｊａ ｔｏｒ−５
ｅｍｉｃｏｎｄｕｃｔｏｒ）構造の電極を回路から分離
する保護回路を備えた半導体装置に関する。
？ｆｌＳ （Ｍｅ ｔａｌ−１ｎｓｕｊａ ｔｏｒ−５
ｅｍｉｃｏｎｄｕｃｔｏｒ）構造の電極を回路から分離
する保護回路を備えた半導体装置に関する。
半導体基体上に絶縁層を介して電極を設ける旧５構造が
半導体装置に多く採用されている。
半導体装置に多く採用されている。
例えば電荷注入装置（以下ｃｒｏと略称する）では、半
導体基体上に絶縁層を介して多数の電極がマトリクス状
に配設され、同一行もしくは列の電極が共通接続されて
、半導体基体との間に所定の電圧が印加される。
導体基体上に絶縁層を介して多数の電極がマトリクス状
に配設され、同一行もしくは列の電極が共通接続されて
、半導体基体との間に所定の電圧が印加される。
この様な構造の半導体装置において、何等かの原因によ
って電極と半導体基体との間が短絡した場合には、この
短絡した電極と半導体基体との間に電流が流れてこれ以
外の電極に悪影響が及び、その半導体装置の動作に広範
囲の障害を生ずる結果となる。
って電極と半導体基体との間が短絡した場合には、この
短絡した電極と半導体基体との間に電流が流れてこれ以
外の電極に悪影響が及び、その半導体装置の動作に広範
囲の障害を生ずる結果となる。
この様な障害の広範囲化を防止するために、電極が接続
される回路パターンの一部にヒユーズを挿入し、短絡電
流によりどのヒユーズを溶断して、短絡した電極を回路
から分離、排除することが既に行われている。
される回路パターンの一部にヒユーズを挿入し、短絡電
流によりどのヒユーズを溶断して、短絡した電極を回路
から分離、排除することが既に行われている。
半導体装置の微細化、特性量上等のために絶縁層の厚さ
を減少させることから電極短絡の危険性の低減が困難で
あるのに、印加電圧を低減して短絡電流が減少したこと
などによって、先に述べた短絡電流によりヒユーズを溶
断する従来の方法では、短絡した電極の回路からの分離
が意図する如く実現されない場合がしばしば生ずる様に
なっている。
を減少させることから電極短絡の危険性の低減が困難で
あるのに、印加電圧を低減して短絡電流が減少したこと
などによって、先に述べた短絡電流によりヒユーズを溶
断する従来の方法では、短絡した電極の回路からの分離
が意図する如く実現されない場合がしばしば生ずる様に
なっている。
前記問題点は、ＭＩＳ形半導体装置の電極への配線にｈ
ＩＳ形電界効果トランジスタのゲート電極が接続され、
該配線の少なくとも一部が、該Ｍｉｓ形電界効果トラン
ジスタの負荷抵抗体上に絶縁層を介して形成され、該抵
抗体の発熱による該配線の溶断が可能である本発明によ
る半導体装置により解決される。
ＩＳ形電界効果トランジスタのゲート電極が接続され、
該配線の少なくとも一部が、該Ｍｉｓ形電界効果トラン
ジスタの負荷抵抗体上に絶縁層を介して形成され、該抵
抗体の発熱による該配線の溶断が可能である本発明によ
る半導体装置により解決される。
本発明によれば、目的とするＭＩＳ形半導体装置の電極
への配線の途中に、ＭＩＳ形電界効果トランジスタのゲ
ート電極を接続し、該Ｍｉｓ形電界効果トランジスタの
負荷抵抗体上に絶縁層を介して、該配線の少な（とも一
部を低融点材料で配設する。
への配線の途中に、ＭＩＳ形電界効果トランジスタのゲ
ート電極を接続し、該Ｍｉｓ形電界効果トランジスタの
負荷抵抗体上に絶縁層を介して、該配線の少な（とも一
部を低融点材料で配設する。
ＢｇｇＨ３形電界効果トランジスタの閾値電圧を、目的
とするＭＩＳ形半導体装置の電極の動作電圧以上で、か
つＭＩＳ形半導体装置の基板の電位以下とすることによ
り、目的とする電極とその基板とが短絡した場合に限っ
て、該Ｍｉｓ形電界効果トランジスタをオンとし負荷抵
抗体を発熱させることが出来る。
とするＭＩＳ形半導体装置の電極の動作電圧以上で、か
つＭＩＳ形半導体装置の基板の電位以下とすることによ
り、目的とする電極とその基板とが短絡した場合に限っ
て、該Ｍｉｓ形電界効果トランジスタをオンとし負荷抵
抗体を発熱させることが出来る。
本発明の構造によれば、抵抗体の発熱量を任意の最適値
に設定することが可能であり、前記配線の低融点部分を
容易に、確実に溶断することができる。
に設定することが可能であり、前記配線の低融点部分を
容易に、確実に溶断することができる。
以下本発明を実施例により具体的に説明する。
第１図（ａ）は本発明の実施例を示す模式側断面図、同
図（ｂ） （ｃ）は該実施例の抵抗体とその上の溶断が
可能な配線との例を示す平面図、第２図は該実施例の動
作条件を説明する図である。
図（ｂ） （ｃ）は該実施例の抵抗体とその上の溶断が
可能な配線との例を示す平面図、第２図は該実施例の動
作条件を説明する図である。
本実施例において、１は第１の半導体基板であり、この
基板１上に電界効果トランジスタ２が、不純物拡散領域
３及び４、ゲート絶縁層５、ゲート電極６等によって形
成されている。またこの基板１上に絶縁層７を介して抵
抗体８が設けられ、抵抗体８上に絶縁層９を介して配線
パターンの一部としてヒユーズ１０が設けられている。
基板１上に電界効果トランジスタ２が、不純物拡散領域
３及び４、ゲート絶縁層５、ゲート電極６等によって形
成されている。またこの基板１上に絶縁層７を介して抵
抗体８が設けられ、抵抗体８上に絶縁層９を介して配線
パターンの一部としてヒユーズ１０が設けられている。
なお、前記半導体基板１は例えばシリコン（Ｓｉ）、前
記絶縁層５．７及び９は例えば二酸化シリコン（ＳｉＯ
□）、前記ゲート電極５及び抵抗体８は例えば多結晶シ
リコン（Ｓｔ）、前記ヒユーズ１０は例えばインジウム
（Ｉｎ）を用いている。
記絶縁層５．７及び９は例えば二酸化シリコン（ＳｉＯ
□）、前記ゲート電極５及び抵抗体８は例えば多結晶シ
リコン（Ｓｔ）、前記ヒユーズ１０は例えばインジウム
（Ｉｎ）を用いている。
第１図（ｂ） （ｃ）は本実施例の抵抗体８とその上の
ヒユーズ１０とのパターンの例を示し、抵抗体８は図示
例の螺旋状、ジグザグ状等の形状として集中的に効率良
く発熱させることが望ましい。
ヒユーズ１０とのパターンの例を示し、抵抗体８は図示
例の螺旋状、ジグザグ状等の形状として集中的に効率良
く発熱させることが望ましい。
また第１図（ａ）において、２１は第２の半導体基板で
あり、この基板２１上に、絶縁層２２．２４．２６と電
極２３．２５とが積層して形成され、ＣＩＤを構成して
いる。
あり、この基板２１上に、絶縁層２２．２４．２６と電
極２３．２５とが積層して形成され、ＣＩＤを構成して
いる。
前記ヒユーズ１０の一端はこのＣＩＤの例えば電極２３
に接続され、ヒユーズ１０の残る一端は電極２３の電源
入力パッド１１とゲート電極６とに接続されている。ま
た不純物拡散領域３は抵抗体８の一端に接続され、抵抗
体８の残る一端と不純物拡散領域４との間に電界効果ト
ランジスタ２のソース・ドレイン間電圧が印加される。
に接続され、ヒユーズ１０の残る一端は電極２３の電源
入力パッド１１とゲート電極６とに接続されている。ま
た不純物拡散領域３は抵抗体８の一端に接続され、抵抗
体８の残る一端と不純物拡散領域４との間に電界効果ト
ランジスタ２のソース・ドレイン間電圧が印加される。
本実施例は例えば下記の様に動作する。
ＣＸＤの半導体基板２１の電位を１７Ｖ、電極２３の動
作電圧をＯ〜１０■、電極２４の動作電圧を一１０〜５
■とする。これに対して、電界効果トランジスタ２の閾
値電圧を、ＣＩＤの電極の前記動作電圧より高く、かつ
基板電圧より低く設定する。本実施例では第２図に示す
様にこの闇値電圧を例えば１２Ｖとしている。
作電圧をＯ〜１０■、電極２４の動作電圧を一１０〜５
■とする。これに対して、電界効果トランジスタ２の閾
値電圧を、ＣＩＤの電極の前記動作電圧より高く、かつ
基板電圧より低く設定する。本実施例では第２図に示す
様にこの闇値電圧を例えば１２Ｖとしている。
もしＣＩＤの電極２３が基Ｆｉ２１と短絡した場合には
電極２３の電圧は基板２１と同じく１７■となる。この
電極２３に接続されている電界効果トランジスタ２のゲ
ート電極６も１７Ｖになり、電界効果トランジスタ２は
オン状態になって、抵抗体８に電流が流れて所定の熱量
を発生し、この熱によってヒユーズ１０が溶断される。
電極２３の電圧は基板２１と同じく１７■となる。この
電極２３に接続されている電界効果トランジスタ２のゲ
ート電極６も１７Ｖになり、電界効果トランジスタ２は
オン状態になって、抵抗体８に電流が流れて所定の熱量
を発生し、この熱によってヒユーズ１０が溶断される。
ヒユーズ１０が溶断されればＣ１０の電極２３への電源
入力回路が切断され、他の電極への悪影響が防止される
。
入力回路が切断され、他の電極への悪影響が防止される
。
前記実施例ではＣＩＤの電極１個に電界効果トラフジス
フ１個を用いているが、設計目的に応じてＣＩＤの電極
複数個について１個の電界効果トランジスタを用いるこ
とも可能である。なおこの場合にも電界効果トランジス
タの基板外接続電極はトランジスタ１個について２個で
よい。
フ１個を用いているが、設計目的に応じてＣＩＤの電極
複数個について１個の電界効果トランジスタを用いるこ
とも可能である。なおこの場合にも電界効果トランジス
タの基板外接続電極はトランジスタ１個について２個で
よい。
以上説明した如く本発明によれば、■Ｓ形半導体装置の
基板に短絡した電極を確実に回路から分離することが可
能となり、この半導体装置を最小限の障害に保護するこ
とができる。
基板に短絡した電極を確実に回路から分離することが可
能となり、この半導体装置を最小限の障害に保護するこ
とができる。
第１図は本発明の実施例を示す模式側断面図及び平面図
、 第２図は該実施質の動作条件を説明する図、である。 図において、 １は第１の半導体基板、 ２は電界効果トランジスタ、 ３及び４は不純物拡散領域、 ５はゲート絶縁層、 ６はゲート電極、７及び９は絶
縁層、 ８は抵抗体、 １０はヒユーズ、 １１はＣＩＯ電極の電源入力パッド、 ２１は第２の半導体基板、 ２２．２４及び２６はＣＩＤの絶縁層、２３及び２５は
ＣＩＯの電極を示す。 第１図 （θ） ￥ １０ ９ ｌ
θ第２図 電反Ｕ／］
、 第２図は該実施質の動作条件を説明する図、である。 図において、 １は第１の半導体基板、 ２は電界効果トランジスタ、 ３及び４は不純物拡散領域、 ５はゲート絶縁層、 ６はゲート電極、７及び９は絶
縁層、 ８は抵抗体、 １０はヒユーズ、 １１はＣＩＯ電極の電源入力パッド、 ２１は第２の半導体基板、 ２２．２４及び２６はＣＩＤの絶縁層、２３及び２５は
ＣＩＯの電極を示す。 第１図 （θ） ￥ １０ ９ ｌ
θ第２図 電反Ｕ／］
Claims (1)
- ＭＩＳ形半導体装置の電極への配線にＭＩＳ形電界効
果トランジスタのゲート電極が接続され、該配線の少な
くとも一部が、該ＭＩＳ形電界効果トランジスタの負荷
抵抗体上に絶縁層を介して形成され、該抵抗体の発熱に
よる該配線の溶断が可能であることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203127A JPS6181663A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203127A JPS6181663A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6181663A true JPS6181663A (ja) | 1986-04-25 |
Family
ID=16468849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203127A Pending JPS6181663A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11404370B2 (en) | 2019-11-27 | 2022-08-02 | Infineon Technologies Ag | Failure structure in semiconductor device |
-
1984
- 1984-09-28 JP JP59203127A patent/JPS6181663A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11404370B2 (en) | 2019-11-27 | 2022-08-02 | Infineon Technologies Ag | Failure structure in semiconductor device |
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