以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
[第1実施形態]
図1は、第1実施形態に係るプリント回路板を示す模式図である。図1に示すように、プリント回路板100は、プリント配線板200と、第1半導体装置である半導体パッケージ300と、半導体パッケージ300と通信する第2半導体装置である半導体パッケージ400と、を備えている。また、プリント回路板100は、第1バイパス回路であるバイパス回路500と、第2バイパス回路であるバイパス回路600と、を備えている。半導体パッケージ300,400及びバイパス回路500,600は、プリント配線板200に実装されている。
ここで、プリント配線板200の表面に垂直な方向をZ方向、プリント配線板200の表面に水平な方向であってZ方向に直交する方向をX方向、プリント配線板200の表面に水平な方向であってZ,X方向に直交する方向をY方向とする。
半導体パッケージ300は、制御信号等の信号(デジタル信号)を送信する送信回路(バッファ回路)を有するメモリコントローラである。第1実施形態では、半導体パッケージ300は、複数の送信回路を有する。半導体パッケージ400は、半導体パッケージ300から送信された信号を受信する受信回路を有するメモリデバイス(例えば、DDR3−SDRAM)である。第1実施形態では、半導体パッケージ400は、複数の受信回路を有する。
半導体パッケージ300は、信号端子(送信端子)300S、電源端子300V及びグラウンド端子300Gを有する。信号端子300Sは、信号(デジタル信号)を送信する端子である。電源端子300Vには電源電位が印加され、グラウンド端子300Gにはグラウンド電位が印加される。半導体パッケージ300は、電源端子300Vとグラウンド端子300Gとの間に印加された直流電圧により動作し、信号端子300Sから信号を送信する。
半導体パッケージ400は、信号端子(受信端子)400S、電源端子400V及びグラウンド端子400Gを有する。信号端子400Sは、信号(デジタル信号)を受信する端子である。電源端子400Vには、電源電位が印加され、グラウンド端子400Gにはグラウンド電位が印加される。半導体パッケージ400は、電源端子400Vとグラウンド端子400Gとの間に印加された直流電圧により、信号端子400Sから信号を受信して動作する。
第1実施形態では、半導体パッケージ300は、信号端子300Sを複数有し、半導体パッケージ400は信号端子400Sを複数有する。また、半導体パッケージ300は、電源端子300Vとグラウンド端子300Gをそれぞれ複数有し、半導体パッケージ400は、電源端子400Vとグラウンド端子400Gをそれぞれ複数有する。
半導体パッケージ300,400は、BGA型の半導体パッケージであり、パッケージ基板の下面に複数の端子が形成されている。半導体パッケージ300(パッケージ基板)の外周側に信号端子300Sが配置され、内周側に電源端子300V及びグラウンド端子300Gが配置されている。また、半導体パッケージ400(パッケージ基板)の外周側に信号端子400Sが配置され、内周側に電源端子400V及びグラウンド端子400Gが配置されている。なお、半導体パッケージ300,400はBGA型に限定するものではない。また、半導体パッケージ300は、信号を受信する信号端子(受信端子)及び受信回路を有していてもよく、半導体パッケージ400は、信号を送信する信号端子(送信端子)及び送信回路を有していてもよい。
プリント配線板200は、主に導体(例えば銅)が配置された導体層を複数有し、これら複数の導体層が主に絶縁体(例えばエポキシ樹脂)が配置された絶縁体層を介して積層された多層プリント配線板である。第1実施形態ではプリント配線板200は、表層201、内層(第1導体層)202、内層(第2導体層)203及び表層204からなる4層の導体層を有する4層基板である。なお、表層201,204上には、不図示のソルダーレジストが形成されている。
プリント配線板200の表層201には、半導体パッケージ300,400が実装され、半導体パッケージ300の信号端子300Sと半導体パッケージ400の信号端子400Sとを電気的に接続する信号線260が形成されている。半導体パッケージ300,400は、それぞれ複数の信号端子300S,400Sを有しているので、信号線260は複数形成されている。信号線260は、例えば銅箔等の導体パターンで形成されている。なお、第1実施形態では、信号線260が表層201のみに形成されているが、他の層に跨って形成されていてもよい。
バイパス回路500は、表層201,204のうちいずれかの層、第1実施形態では表層204に実装されている。バイパス回路600は、表層201,204のうちいずれかの層、第1実施形態では表層201に実装されている。バイパス回路500は、半導体パッケージ300の近傍、即ちZ方向から見て半導体パッケージ300と重なる位置に配置されている。バイパス回路600は、半導体パッケージ400の近傍、即ち半導体パッケージ400に隣接して配置されている。バイパス回路500は、各電源端子300Vに対してそれぞれ配置され、バイパス回路600は、各電源端子400Vに対してそれぞれ配置されている。つまり、バイパス回路500は、電源端子300Vと同じ数だけプリント配線板200に実装され、バイパス回路600は、電源端子400Vと同じ数だけプリント配線板200に実装されている。
バイパス回路500は、半導体パッケージ300の電源端子300Vに電気的に導通する電源側端子500Vと、半導体パッケージ300のグラウンド端子300Gに電気的に導通するグラウンド側端子500Gとを有している。バイパス回路600は、半導体パッケージ400の電源端子400Vに電気的に導通する電源側端子600Vと、半導体パッケージ400のグラウンド端子400Gに電気的に導通するグラウンド側端子600Gとを有している。
バイパス回路500は、コンデンサ501と抵抗器502とが直列接続されて構成されており、第1容量成分とこれに直列接続された第1抵抗成分とを含んでいる。バイパス回路500の第1容量成分により電源端子300Vとグラウンド端子300Gとの間を電源ノイズ(高周波成分)に対してバイパスさせている。また、バイパス回路500の第1抵抗成分により電源ノイズを減衰させ、電源ノイズの振動の収束を早める。第1容量成分には、コンデンサ501の容量成分が含まれ、第1抵抗成分には、抵抗器502の抵抗成分と、コンデンサ501の寄生抵抗成分が含まれる。
バイパス回路600は、コンデンサ601で構成されており、第2容量成分とこれに直列接続された第2抵抗成分とを含んでいる。バイパス回路600の第2容量成分により電源端子400Vとグラウンド端子400Gとの間を電源ノイズ(高周波成分)に対してバイパスさせている。また、バイパス回路600の第2抵抗成分により電源ノイズを減衰させ、電源ノイズの振動の収束を早める。第2容量成分には、コンデンサ601の容量成分が含まれており、第2抵抗成分にはコンデンサ601の寄生抵抗成分が含まれている。つまり、第1実施形態では、バイパス回路600の第2抵抗成分は、コンデンサ601の寄生抵抗成分であり、バイパス回路500の第1抵抗成分よりも電気抵抗値が低い。
第1実施形態において、半導体パッケージ400にて発生する電源ノイズは、半導体パッケージ300にて発生する電源ノイズよりも小さく、バイパス回路600にて抵抗器を省略している。
なお、バイパス回路500がコンデンサ501と抵抗器502とを直列接続して構成される場合について説明するが、抵抗器502を省略して、第2抵抗成分よりも電気抵抗値の高い寄生抵抗成分を有するコンデンサ501をバイパス回路500としてもよい。
プリント配線板200の表層201に絶縁体層を介して隣接する内層202には、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第1電源パターン)251Vが形成されている。さらに、プリント配線板200の内層202に絶縁体層を介して隣接する内層203には、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第1グラウンドパターン)251Gが形成されている。
また、プリント配線板200の内層202には、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第2グラウンドパターン)252Gが形成されている。更に、プリント配線板200の内層203には、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第2電源パターン)252Vが形成されている。
このように、第1実施形態では、電源パターン251V,252V及びグラウンドパターン251G,252Gが2つの導体層202,203に交互に配置されている。
プリント配線板200の内層202において、電源パターン251Vとグラウンドパターン252Gとは、ショートしないよう間隔をあけて隣接して配置されている。また、プリント配線板200の内層203において、グラウンドパターン251Gと電源パターン252Vとは、ショートしないよう間隔をあけて隣接して配置されている。
電源パターン251V及びグラウンドパターン251Gは、Z方向から見て半導体パッケージ300と重なる位置に配置されている。即ち、電源パターン251Vは、半導体パッケージ300をZ方向に内層202に投影した投影領域を含むように形成され、グラウンドパターン251Gは、半導体パッケージ300をZ方向に内層203に投影した投影領域を含むように形成されている。つまり、電源パターン251Vとグラウンドパターン251Gとは、Z方向から見て重なる位置に配置されている。
また、電源パターン252V及びグラウンドパターン252Gは、Z方向から見て半導体パッケージ400と重なる位置に配置されている。即ち、電源パターン252Vは、半導体パッケージ400をZ方向に内層203に投影した投影領域を含むように形成され、グラウンドパターン252Gは、半導体パッケージ400をZ方向に内層202に投影した投影領域を含むように形成されている。つまり、電源パターン252Vとグラウンドパターン252Gとは、Z方向から見て重なる位置に配置されている。
プリント配線板200には、半導体パッケージ300の電源端子300Vとバイパス回路500の電源側端子500Vとを電気的に導通させる第1電源ヴィアである電源ヴィア271Vが形成されている。電源ヴィア271Vは、プリント配線板200を貫通したヴィア(スルーホール)に形成された導体(ヴィア導体)であり、Z方向から見て半導体パッケージ300と重なる位置に配置されている。また、プリント配線板200には、半導体パッケージ300のグラウンド端子300Gとバイパス回路500のグラウンド側端子500Gとを電気的に導通させる第1グラウンドヴィアであるグラウンドヴィア271Gが形成されている。グラウンドヴィア271Gは、プリント配線板200を貫通したヴィア(スルーホール)に形成された導体(ヴィア導体)であり、Z方向から見て半導体パッケージ300と重なる位置に配置されている。
電源ヴィア271Vは、電源パターン251Vに接続されており、グラウンドパターン251Gに非接触状態でグラウンドパターン251Gを貫通している。グラウンドヴィア271Gは、グラウンドパターン251Gに接続されており、電源パターン251Vに非接触状態で電源パターン251Vを貫通している。
第1実施形態では、半導体パッケージ300とバイパス回路500とが異なる表層201,204に実装されているので、半導体パッケージ300の1つの電源端子300Vに対して1つの電源ヴィア271Vが配置されている。また、半導体パッケージ300の1つのグラウンド端子300Gに対して1つのグラウンドヴィア271Gが配置されている。
内層202の電源パターン251Vと内層203の電源パターン252Vとは、Z方向から見て互いに重なり合う部分を有するように形成されている。また、内層203のグラウンドパターン251Gと内層202のグラウンドパターン252Gとは、Z方向から見て互いに重なり合う部分を有するように形成されている。
第1実施形態では、プリント配線板200には、Z方向から見た電源パターン251Vと電源パターン252Vとの重なり合う部分を接続する第2電源ヴィアである電源ヴィア272Vが形成されている。また、プリント配線板200には、Z方向から見たグラウンドパターン251Gとグラウンドパターン252Gとの重なり合う部分を接続する第2グラウンドヴィアであるグラウンドヴィア272Gが形成されている。電源ヴィア272V及びグラウンドヴィア272Gはそれぞれ複数形成されている。電源ヴィア272V及びグラウンドヴィア272Gは、Z方向から見て、半導体パッケージ300と重なる位置に配置されている。
更に第1実施形態では、プリント配線板200には、半導体パッケージ400の電源端子400V及びバイパス回路600の電源側端子600Vと電気的に導通させる第3電源ヴィアである電源ヴィア273Vが半導体パッケージ400の近傍に形成されている。また、プリント配線板200には、半導体パッケージ400のグラウンド端子400Gとバイパス回路600のグラウンド側端子600Gとを電気的に導通させる第3グラウンドヴィアであるグラウンドヴィア273Gが形成されている。
電源ヴィア273Vは、電源パターン252Vに接続されており、グラウンドパターン252Gに非接触状態でグラウンドパターン252Gを貫通している。グラウンドヴィア273Gは、グラウンドパターン252Gに接続されており、電源パターン252Vに非接触状態で電源パターン252Vを貫通している。
第1実施形態では、半導体パッケージ400とバイパス回路600とが同じ表層201に実装されているので、半導体パッケージ400の1つの電源端子400Vに対して2つの電源ヴィア273Vが配置されている。また、半導体パッケージ400の1つのグラウンド端子400Gに対して2つのグラウンドヴィア273Gが配置されている。
電源パターン252V及びグラウンドパターン252Gは、Z方向から見て、信号線260及び半導体パッケージ400と重なる位置に配置されている。ここで、電源ヴィア272V及びグラウンドヴィア272GがZ方向から見て半導体パッケージ300と重なる位置に配置されている。したがって、電源パターン252V及びグラウンドパターン252Gは、Z方向から見て、半導体パッケージ300の一部と重なり、信号線260及び半導体パッケージ400の全部と重なるように形成されている。
このように、信号線260が、分断されていないプレーン状の導体パターンに対向することとなるので、信号線260の信号のリターン経路を確保することができる。特に、第1実施形態では、信号線260に対向する導体パターンがグラウンドパターン252Gであるので、信号のリターン経路を安定して確保することができる。
図2(a)は第1実施形態におけるプリント配線板の第1導体層の上面図である。図2(b)は第1実施形態におけるプリント配線板の第2導体層の上面図である。
プリント配線板200をZ方向から見て、電源パターン251Vとグラウンドパターン252Gとの対向部分281V,282Gがそれぞれ凹凸状に形成されている。また、グラウンドパターン251Gと電源パターン252Vとの対向部分281G,282Vがそれぞれ凹凸状に形成されている。
第1実施形態では、図2(a)に示すように、電源パターン251Vの対向部分281Vが、複数の凸部291VA及び複数の凹部291VBからなる櫛歯状に形成されている。また、グラウンドパターン252Gの対向部分282Gが、複数の凸部292GA及び複数の凹部292GBからなる櫛歯状に形成されている。そして、凸部291VAと凹部292GBとが対向し、凹部291VBと凸部292GAとが対向するよう電源パターン251Vとグラウンドパターン252Gとが配置されている。つまり、櫛歯状の対向部分281Vと櫛歯状の対向部分282Gとが噛み合うように配置されている。
また、図2(b)に示すように、グラウンドパターン251Gの対向部分281Gが、複数の凸部291GA及び複数の凹部291GBからなる櫛歯状に形成されている。また、電源パターン252Vの対向部分282Vが、複数の凸部292VA及び複数の凹部292VBからなる櫛歯状に形成されている。そして、凸部291GAと凹部292VBとが対向し、凹部291GBと凸部292VAとが対向するようグラウンドパターン251Gと電源パターン252Vとが配置されている。つまり、櫛歯状の対向部分281Gと櫛歯状の対向部分282Vとが噛み合うように配置されている。
これにより、電源パターン251Vの凸部291VAと電源パターン252Vの凸部292VAとがZ方向から見て重なり合う部分となっている。また、グラウンドパターン251Gの凸部291GAとグラウンドパターン252Gの凸部292GAとがZ方向から見て重なり合う部分となっている。
そして、電源パターン251Vの各凸部291VAと電源パターン252Vの各凸部292VAとがそれぞれ1つの電源ヴィア272Vで接続されている。また、グラウンドパターン251Gの各凸部291GAとグラウンドパターン252Gの各凸部292GAとがそれぞれ1つのグラウンドヴィア272Gで接続されている。
凸部291VA,292VA,291GA,292GAは、矩形状に形成されている。なお、凸部291VA,292VA,291GA,292GAの形状は、これに限定されるものではなく、例えば鋸刃状や鉤状、円弧状、ラビリンス状等の形状であってもよい。
第1実施形態では、Z方向から見て、電源ヴィア272Vとグラウンドヴィア272GとがY方向に延びる直線上に交互に配置されており、複数の電源ヴィア272V及び複数のグラウンドヴィア272Gが集中して配置されるのを防止している。これにより、供給された直流電流が各電源ヴィア272V及び各グラウンドヴィア272Gに分散して流れ、電流の集中が防止されている。
ここで、電源ヴィア272V及びグラウンドヴィア272Gは、プリント配線板200を貫通するヴィア(スルーホール)に形成されたヴィア導体である。電源ヴィア272V及びグラウンドヴィア272Gの表層201側及び表層204側の端部は、開放端となっている。なお、電源ヴィア272Vは、電源パターン251Vと電源パターン252Vとを接続していればよく、非貫通穴に形成されたヴィア導体であってもよい。同様に、グラウンドヴィア272Gは、グラウンドパターン251Gとグラウンドパターン252Gとを接続していればよく、非貫通穴に形成されたヴィア導体であってもよい。
以上の構成により、半導体パッケージ300の電源端子300Vは、電源ヴィア271Vを介してバイパス回路500の電源側端子500Vと電気的に導通している。また、半導体パッケージ300のグラウンド端子300Gは、グラウンドヴィア271Gを介してバイパス回路500のグラウンド側端子500Gと電気的に導通している。
また、電源パターン251Vと電源パターン252Vとは電源ヴィア271V,272Vで電気的に導通しており、グラウンドパターン251Gとグラウンドパターン252Gとはグラウンドヴィア271G,272Gで電気的に導通している。
また、電源パターン252Vと半導体パッケージ400の電源端子400Vとバイパス回路600の電源側端子600Vとは、電源ヴィア273Vを介して電気的に導通している。また、グラウンドパターン252Gと半導体パッケージ400のグラウンド端子400Gとバイパス回路600のグラウンド側端子600Gとは、グラウンドヴィア273Gを介して電気的に導通している。
したがって、半導体パッケージ300の電源端子300Vとグラウンド端子300Gとの間、及び半導体パッケージ400の電源端子400Vとグラウンド端子400Gとの間には、不図示の電源回路から直流電圧が印加される。これにより、半導体パッケージ300,400は、不図示の電源回路から直流電圧が印加されて動作する。
また、半導体パッケージ300にて発生する電源ノイズがバイパス回路500により低減され、半導体パッケージ400にて発生する電源ノイズがバイパス回路600により低減される。そして、バイパス回路500の抵抗成分、即ち抵抗器502により、半導体パッケージ300にて発生した電源ノイズの振動を早く収束させることができる。
更に、第1実施形態では、それぞれ別の導体層202,203に配置された電源パターン251Vと電源パターン252Vとが、電源ヴィア272Vで接続されている。また、それぞれ別の導体層202,203に配置されたグラウンドパターン251Gとグラウンドパターン252Gとが、グラウンドヴィア272Gで接続されている。
したがって、バイパス回路600を経由した半導体パッケージ300の電源端子300Vとグラウンド端子300Gとの間の経路(特にヴィアの経路)が長くなる。即ち、バイパス回路600から半導体パッケージ300への給電経路が長くなる。これにより、半導体パッケージ300とバイパス回路600との間のインダクタンス、つまりインピーダンスが高められている。
よって、半導体パッケージ300にて発生した電源ノイズがバイパス回路600側に流れるのを抑制でき、半導体パッケージ300にて発生した電源ノイズをバイパス回路500により効果的に低減することができる。これにより、半導体パッケージ300と半導体パッケージ400との間で通信される信号のジッタを低減することができる。
ここで、半導体パッケージ300の電源ノイズ対策(バイパス回路500)と半導体パッケージ400の電源ノイズ対策(バイパス回路600)との組み合わせによって、ジッタが増加する原因について、比較例のモデルを用いて説明する。
図8は、比較例のプリント回路板を示す模式図である。図9(a)は比較例のプリント配線板の第1導体層の上面図である。図9(b)は比較例のプリント配線板の第2導体層の上面図である。なお、図8、図9(a)及び図9(b)において、第1実施形態のプリント回路板100の構成要素と同様の構成要素については、同一符号を付している。比較例のプリント回路板100Xは、第1実施形態と同様の半導体パッケージ300及び半導体パッケージ400を備えている。また、第1実施形態と同様、バイパス回路500及びバイパス回路600がプリント配線板200Xに実装されている。
プリント配線板200Xは、表層201X、内層202X、内層203X、表層204Xの4層基板である。Z方向から見て、内層202Xには、半導体パッケージ300,400と重なるグラウンドパターン250Gが配置され、内層203Xには、半導体パッケージ300,400と重なる電源パターン250Vが配置されている。比較例のプリント回路板100Xにおける半導体パッケージ300への給電経路は、図8に示すように、経路ZX1と経路ZX2とがある。経路ZX1は、半導体パッケージ300にバイパス回路500から給電する経路である。経路ZX2は、半導体パッケージ400の近傍に配置されたバイパス回路600のコンデンサ601から給電される経路である。
図10(a)〜図10(c)は、比較例のプリント回路板100Xにおいて、電源ノイズ対策であるバイパス回路500とバイパス回路600の条件を変えたときの給電経路ZX1,ZX2のインピーダンスの周波数特性を示すグラフである。グラフの横軸は周波数である。グラフの縦軸は、半導体パッケージ300の電源端子300Vとグラウンド端子300Gから観測した入力インピーダンス(電源インピーダンス)である。
図10(a)には、比較例のプリント回路板100Xにおいて、バイパス回路500がコンデンサ501とコンデンサ501に直列接続された抵抗器502の場合の入力インピーダンスZ1の周波数特性を図示している。また、図10(a)には、比較例のプリント回路板100Xにおいて、バイパス回路500がコンデンサ501のみの場合の入力インピーダンスZ2との周波数特性を図示している。なお、いずれの場合もバイパス回路600は実装していないものとした。図10(a)に示すように、100[kHz]〜900[MHz]では、コンデンサ501のみを実装した場合のインピーダンスZ2に対し、コンデンサ501と抵抗器502を実装した場合のインピーダンスZ1が高くなる。
図10(b)には、比較例のプリント回路板100Xにおける入力インピーダンスZ2を図示している。また、図10(b)には、比較例のプリント回路板100Xにおいて、バイパス回路500がコンデンサ501のみであり、バイパス回路600がコンデンサ601のみの場合の入力インピーダンスZ3の周波数特性を図示している。10[MHz]の共振周波数を除き、10[kHz]〜900[MHz]において、インピーダンスZ2に対し、インピーダンスZ3が低くなる。
図10(c)には、比較例のプリント回路板100Xにおける入力インピーダンスZ1を図示している。また、図10(c)には、バイパス回路500がコンデンサ501と抵抗器502で構成され、バイパス回路600がコンデンサ601のみの場合の入力インピーダンスZ4の周波数特性を図示している。10[kHz]〜700[MHz]において、インピーダンスZ4がインピーダンスZ1に対して低くなっていることがわかる。
これらの入力インピーダンスの大小関係から、バイパス回路500とバイパス回路600とを組み合わせた場合、半導体パッケージ300への主要な給電経路が、バイパス回路600を介した経路ZX2となる。その結果、比較例のプリント回路板100Xでは、バイパス回路500の抵抗器502による電源ノイズの収束を早める効果が低減し、電源ノイズが大きくなったために、ジッタが増大する。
以上のように、比較例のプリント回路板100Xにおいて、ジッタ増大の原因が給電経路ZX1から給電経路ZX2へ変化したためであることを見出した。
そこで、第1実施形態では、ジッタ増大の原因である給電経路の変化を防止するために、バイパス回路500を介した経路ZX1のインピーダンスがバイパス回路600を介した経路ZX2のインピーダンスに対して高くなるよう構成している。
経路ZX2のインピーダンスを高くするために、図1に示すように、半導体パッケージ300とバイパス回路600との間に、電源ヴィア272Vとグラウンドヴィア272Gが設けられている。この際、電源ヴィア272Vとグラウンドヴィア272Gを設けるために、電源パターン251V,252Vとグラウンドパターン251G,251Gを交互に配置している。第1実施形態では、電源パターン251Vとグラウンドパターン252Gとの対向部分、及びグラウンドパターン251Gと電源パターン252Vとの対向部分を櫛歯状にして、噛み合うように配置している。
ここで電源パターンの自己インダクタンスをLvdd_plane、グラウンドパターンの自己インダクタンスをLgnd_plane、電源ヴィアの自己インダクタンスをLvdd_via、グラウンドヴィアの自己インダクタンスをLgnd_viaとする。電源ヴィアとグラウンドヴィアの相互インダクタンスをMとすると、全体のインダクタンスLtotalは、以下の式(1)で表される。
Ltotal=Lvdd_plane+Lvdd_via+Lgnd_plane+Lgnd_via±2M
… 式(1)
相互インダクタンスMは、電源ヴィアとグラウンドヴィアの電流の向きによって符号が異なり、同方向の場合には正の符号をとり、逆方向の場合には負の符号をとる。自己インダクタンスは、電流経路の長さに比例する。
第1実施形態では、半導体パッケージ300とバイパス回路600との間に、電源ヴィア272Vとグラウンドヴィア272Gを設けたことにより、電流経路が長くなり、その結果、インダクタンスLtotalが高くなる。即ち、比較例のインダクタンスに対して、第1実施形態では、Lvdd_via+Lgnd_via−2Mの分、ヴィアのインダクタンスが高くなる。
第1実施形態によれば、半導体パッケージ300とバイパス回路600との間に設けられた、電源ヴィア272Vとグラウンドヴィア272Gによってインダクタンス、即ちインピーダンスが高くなる。これにより、半導体パッケージ300の動作に伴って発生した電源ノイズは、バイパス回路600には流れにくくなり、バイパス回路500に流れるようになり、バイパス回路500のノイズ減衰効果が高まり、信号のジッタが低減する。よって、バイパス回路500とバイパス回路600との相互作用によって生じる信号のジッタを低減することができる。
ここで、コンピュータシミュレーションによって、プリント回路板100の効果を確認した。電源インピーダンスのシミュレーションには、Cadence社製のPower SIを用いた。ジッタのシミュレーションには、Synopsys社製のHSPICEを用いた。
プリント配線板200の層構成を以下の表1に示す。
ヴィアの穴径は0.4[mm]とした。内層202の電源パターン251V及び内層203の電源パターン252Vのサイズは、縦32[mm]、横30[mm]とした。半導体パッケージ300をプリント配線板200の内層202及び内層203に対してZ方向に投影した領域には、電源ヴィア272Vとグラウンドヴィア272Gが、それぞれ20個ずつ配置されている構成とした。
投影領域に配置される電源ヴィア272Vとグラウンドヴィア272Gは、BGAのボールパッド間に配置することを想定し、1[mm]間隔で交互に配置した。半導体パッケージ400の近傍に配置される電源ヴィア273Vとグラウンドヴィア273Gはそれぞれ40個配置されている構成とした。
図3(a)は、第1実施形態のプリント回路板100と比較例のプリント回路板100Xの電源インピーダンスをシミュレーションした結果を示すグラフである。電源インピーダンスのシミュレーションにおいて、バイパス回路500の抵抗器502とコンデンサ501を未実装とし、バイパス回路600のコンデンサ601を実装することで、経路ZX2のインダクタンスを比較した。インダクタンスは、シミュレーションの100[MHz]のインピーダンスZの値から、下記の式(2)を用いて算出した。
L=Z/jω …式(2)
ここで、jは複素数、ω=2πfであり、πは円周率、fは周波数である。比較例のインダクタンスが100[pH]であるのに対して、第1実施形態では250[pH]であった。したがって、第1実施形態では、インダクタンスを150[pH]高めることができた。即ち、給電経路の変化を防止するために、経路ZX2のインピーダンスを高めることができた。
図3(b)は、第1実施形態のプリント回路板100と比較例のプリント回路板100Xのジッタをシミュレーションした結果を示すグラフである。半導体パッケージ400として、DDR3−1333を想定した波形シミュレーションにおいて、半導体パッケージ300の信号端子(送信端子)300Sにおけるジッタを測定した。ジッタの観測電圧は、電源電圧の半分とした。電源電圧が1.425[V](1.5[V]×0.95)では、0.7125[V]である。比較例では73[psec]であり、第1実施形態では60[psec]であった。第1実施形態の電源配線構造によって、ジッタを13[psec](18[%])低減することができた。
以上、第1実施形態によれば、内層202と内層203とに交互に配置した電源パターン251V,252V間、グラウンドパターン251G,252G間をヴィア272V,272Gで接続する電源構造によって、給電経路の変化を防止することができる。これにより、比較例よりも信号のジッタを低減することができる。
[第2実施形態]
次に、本発明の第2実施形態に係るプリント回路板について説明する。図4は、第2実施形態に係るプリント回路板を示す模式図である。なお、第2実施形態において、第1実施形態と同様の構成につては、同一符号を付して説明を省略する。
図4に示すように、プリント回路板100Aは、プリント配線板200Aと、第1実施形態と同様、半導体パッケージ300,400及びバイパス回路500,600とを備えている。半導体パッケージ300,400及びバイパス回路500,600は、プリント配線板200Aに実装されている。
プリント配線板200Aは、導体層が複数ある多層プリント配線板であり、第2実施形態では、表層201A、内層202A、内層203A及び表層204Aからなる4層の導体層を有する4層基板である。なお、表層201,204上には、不図示のソルダーレジストが形成されている。内層202Aは、表層201Aに絶縁体層を介して隣接する導体層(第1導体層)である。内層203Aは、内層202Aに絶縁体層を介して隣接する導体層(第2導体層)である。
表層201Aには、半導体パッケージ300,400が実装され、第1実施形態と同様、半導体パッケージ300の信号端子300Sと半導体パッケージ400の信号端子400Sとを電気的に接続する信号線260が形成されている。なお、第2実施形態では、信号線260が表層201Aのみに形成されているが、他の層に跨って形成されていてもよい。
バイパス回路500は、表層201A,204Aのうちいずれかの層、第2実施形態では表層204Aに実装されている。バイパス回路600は、表層201A,204Aのうちいずれかの層、第2実施形態では表層201Aに実装されている。バイパス回路500は、半導体パッケージ300の近傍、即ちZ方向から見て半導体パッケージ300と重なる位置に配置されている。バイパス回路600は、半導体パッケージ400の近傍、即ち半導体パッケージ400に隣接して配置されている。
プリント配線板200Aの内層202Aには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第1電源パターン)251VAが形成されている。さらに、プリント配線板200Aの内層203Aには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第1グラウンドパターン)251GAが形成されている。
また、内層202Aには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第2グラウンドパターン)252GAが形成されている。更に、内層203Aには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第2電源パターン)252VAが形成されている。
内層202Aにおいて、電源パターン251VAとグラウンドパターン252GAとは、ショートしないよう間隔をあけて隣接して配置されている。また、内層203Aにおいて、グラウンドパターン251GAと電源パターン252VAとは、ショートしないよう間隔をあけて隣接して配置されている。
電源パターン251VA及びグラウンドパターン251GAは、Z方向から見て半導体パッケージ300と重なる位置に配置されている。即ち電源パターン251VAは、半導体パッケージ300をZ方向に内層202Aに投影した投影領域を含むように形成され、グラウンドパターン251GAは、半導体パッケージ300をZ方向に内層203Aに投影した投影領域を含むように形成されている。つまり、電源パターン251VAとグラウンドパターン251GAとは、Z方向から見て重なる位置に配置されている。
また、電源パターン252VA及びグラウンドパターン252GAは、Z方向から見て半導体パッケージ400と重なる位置に配置されている。即ち、電源パターン252VAは、半導体パッケージ400をZ方向に内層203Aに投影した投影領域を含むように形成され、グラウンドパターン252GAは、半導体パッケージ400をZ方向に内層202Aに投影した投影領域を含むように形成されている。つまり、電源パターン252VAとグラウンドパターン252GAとは、Z方向から見て重なる位置に配置されている。
プリント配線板200Aには、第1実施形態と同様、半導体パッケージ300の電源端子300Vとバイパス回路500の電源側端子500Vとを電気的に導通させる第1電源ヴィアである電源ヴィア271Vが形成されている。また、プリント配線板200Aには、第1実施形態と同様、半導体パッケージ300のグラウンド端子300Gとバイパス回路500のグラウンド側端子500Gとを電気的に導通させる第1グラウンドヴィアであるグラウンドヴィア271Gが形成されている。電源ヴィア271V及びグラウンドヴィア271Gは、Z方向から見て半導体パッケージ300と重なる位置に配置されている。
内層202Aの電源パターン251VAと内層203Aの電源パターン252VAとは、Z方向から見て互いに重なり合う部分を有するように形成されている。また、内層203Aのグラウンドパターン251GAと内層202Aのグラウンドパターン252GAとは、Z方向から見て互いに重なり合う部分を有するように形成されている。
第2実施形態では、プリント配線板200Aには、Z方向から見た電源パターン251VAと電源パターン252VAとの重なり合う部分を接続する第2電源ヴィアである電源ヴィア272Vが形成されている。また、プリント配線板200Aには、Z方向から見たグラウンドパターン251GAとグラウンドパターン252GAとの重なり合う部分を接続する第2グラウンドヴィアであるグラウンドヴィア272Gが形成されている。電源ヴィア272V及びグラウンドヴィア272Gはそれぞれ複数形成されている。電源ヴィア272V及びグラウンドヴィア272Gは、Z方向から見て、半導体パッケージ300と重なる位置に配置されている。
プリント配線板200Aには、第1実施形態と同様、半導体パッケージ400の電源端子400V及びバイパス回路600の電源側端子600Vと電気的に導通させる第3電源ヴィアである電源ヴィア273Vが形成されている。また、プリント配線板200Aには、半導体パッケージ400のグラウンド端子400Gとバイパス回路600のグラウンド側端子600Gとを電気的に導通させる第3グラウンドヴィアであるグラウンドヴィア273Gが形成されている。
電源ヴィア273Vは、電源パターン252VAに接続されており、グラウンドパターン252GAに非接触状態でグラウンドパターン252Gを貫通している。グラウンドヴィア273Gは、グラウンドパターン252GAに接続されており、電源パターン252VAに非接触状態で電源パターン252VAを貫通している。
電源パターン252VA及びグラウンドパターン252GAは、Z方向から見て、信号線260及び半導体パッケージ400と重なる位置に配置されている。ここで、電源ヴィア272V及びグラウンドヴィア272GがZ方向から見て半導体パッケージ300と重なる位置に配置されている。したがって、電源パターン252VA及びグラウンドパターン252GAは、Z方向から見て、半導体パッケージ300の一部と重なり、信号線260及び半導体パッケージ400の全部と重なるように形成されている。
このように、信号線260が、分断されていないプレーン状の導体パターンに対向することとなるので、信号線260の信号のリターン経路を確保することができる。特に、第2実施形態では、信号線260に対向する導体パターンがグラウンドパターン252GAであるので、信号のリターン経路を安定して確保することができる。
第2実施形態では、電源パターン251VA,252VA及びグラウンドパターン251GA,252GAの形状、並びに電源ヴィア272Vおよびグラウンドヴィア272Gの配列が、上記第1実施形態と異なる。
図5(a)は第2実施形態におけるプリント配線板の第1導体層の上面図である。図5(b)は第2実施形態におけるプリント配線板の第2導体層の上面図である。
プリント配線板200AをZ方向から見て、電源パターン251VAとグラウンドパターン252GAとの対向部分281VA,282GAがそれぞれ凹凸状に形成されている。また、グラウンドパターン251GAと電源パターン252VAとの対向部分281GA,282VAがそれぞれ凹凸状に形成されている。
第2実施形態では、図5(a)に示すように、電源パターン251VAの対向部分281VAが、1つ以上(図5(a)では2つ)の凸部291VA及び1つ以上(図5(a)では1つ)の凹部291VBで形成されている。
また、グラウンドパターン252GAの対向部分282GAが、1つ以上(図5(a)では1つ)凸部292GA及び1つ以上(図5(a)では2つ)凹部292GBからで形成されている。そして、凸部291VAと凹部292GBとが対向し、凹部291VBと凸部292GAとが対向するよう電源パターン251VAとグラウンドパターン252GAとが配置されている。
また、図5(b)に示すように、グラウンドパターン251GAの対向部分281GAが、1つ以上の(図5(b)では1つ)凸部291GA及び1つ以上の(図5(b)では2つ)凹部291GBで形成されている。また、電源パターン252VAの対向部分282VAが、1つ以上(図5(b)では2つ)の凸部292VA及び1つ以上の(図5(b)では1つ)の凹部292VBで形成されている。そして、凸部291GAと凹部292VBとが対向し、凹部291GBと凸部292VAとが対向するようグラウンドパターン251GAと電源パターン252VAとが配置されている。
これにより、電源パターン251VAの凸部291VAと電源パターン252VAの凸部292VAとがZ方向から見て重なり合う部分となっている。また、グラウンドパターン251GAの凸部291GAとグラウンドパターン252GAの凸部292GAとがZ方向から見て重なり合う部分となっている。
そして、電源パターン251VAの凸部291VAと電源パターン252VAの凸部292VAとが2つ以上の電源ヴィア272Vで接続されている。また、グラウンドパターン251GAの凸部291GAとグラウンドパターン252GAの凸部292GAとが2つ以上のグラウンドヴィア272Gで接続されている。
第1実施形態では、Z方向から見て、1つの電源ヴィア272Vと1つのグラウンドヴィア272Gとを直線上に交互に配置している。これに対し、第2実施形態では、2つ以上の電源ヴィア272V、2つ以上のグラウンドヴィア272Gをそれぞれ1組とし、1組の電源ヴィア272Vと、1組のグラウンドヴィア272Gとを、Y方向に延びる直線上に交互に配置している。
また、隣接する2つの電源ヴィア272V,272Vの間隔が、隣接する電源ヴィア272Vとグラウンドヴィア272Gとの間隔以下となるように各ヴィアが配置されている。また、隣接する2つのグラウンドヴィア272G,272Gの間隔が、隣接する電源ヴィア272Vとグラウンドヴィア272Gとの間隔以下となるように各ヴィアが配置されている。
第2実施形態によれば、それぞれ別の層202A,203Aに配置された電源パターン251VAと電源パターン252VAとが、電源ヴィア272Vで接続されている。また、それぞれ別の層202A,203Aに配置されたグラウンドパターン251GAとグラウンドパターン252GAとが、グラウンドヴィア272Gで接続されている。
したがって、バイパス回路600を経由した半導体パッケージ300の電源端子300Vとグラウンド端子300Gとの間の経路(特にヴィアの経路)が長くなる。即ち、バイパス回路600から半導体パッケージ300への給電経路が長くなる。これにより、半導体パッケージ300とバイパス回路600との間のインダクタンス、つまりインピーダンスが高められている。
よって、半導体パッケージ300にて発生した電源ノイズがバイパス回路600側に流れにくくなり、半導体パッケージ300にて発生した電源ノイズをバイパス回路500により効果的に低減することができる。これにより、半導体パッケージ300と半導体パッケージ400との間で通信される信号のジッタを低減することができる。
更に、第2実施形態では、凸部291VA,292VA同士を2つ以上の電源ヴィア272Vで接続したので、隣接する2つの電源ヴィア272V,272V間の相互インダクタンスが正の値となる。また、凸部291GA,292GA同士を2つ以上のグラウンドヴィア272Gで接続したので、隣接する2つのグラウンドヴィア272G,272G間の相互インダクタンスが正の値となる。したがって、半導体パッケージ300とバイパス回路600との間の経路のインダクタンスが高められ、半導体パッケージ300にて発生した電源ノイズをバイパス回路500により効果的に低減することができ、信号のジッタを効果的に低減することができる。
更に、第2実施形態では、隣接する電源ヴィア272V,272V間の間隔lvvが、電源ヴィア272Vとグラウンドヴィア272Gとの間隔lvg以下(lvv≦lvg)に各ヴィアが配置されている。これにより、半導体パッケージ300とバイパス回路600との間の経路の相互インダクタンスが更に高まる。同様に、隣接するグラウンドヴィア272G,272G間の間隔lggが、電源ヴィア272Vとグラウンドヴィア272Gとの間隔lvg以下(lgg≦lvg)に各ヴィアが配置されている。これにより、半導体パッケージ300とバイパス回路600との間の経路の相互インダクタンスが更に高まる。これにより、第2実施形態では、Lvdd_via+Lgnd_via+2Mのヴィアのインダクタンスをより効果的に高めることができるので、全体のインダクタンスLtotalが高くなる。
したがって、半導体パッケージ300にて発生した電源ノイズをバイパス回路500により効果的に低減することができ、信号のジッタをより効果的に低減することができる。
このように、第2実施形態では、電源ヴィア272V及びグラウンドヴィア272Gの自己インダクタンスと、ヴィア間の相互インダクタンスによって、第1実施形態よりも効果的にインダクタンスを高めることができる。もしくは、第1実施形態よりも電源ヴィア272V及びグラウンドヴィア272Gの数を少なくすることができ、プリント配線板200Aの面積を小さくできるので、プリント回路板100Aを小型化することができる。
ここで、コンピュータシミュレーションによって、プリント回路板100の効果を確認した。電源インピーダンスのシミュレーションには、Cadence社製のPower SIを用いた。ジッタのシミュレーションには、Synopsys社製のHSPICEを用いた。プリント配線板200Aの層構成は、第1実施形態(表1参照)と同様とした。
ヴィア穴径は0.4[mm]とした。内層202Aの電源パターン251VA及び内層203Aの電源パターン252VAのサイズは、縦32[mm]、横30[mm]とした。半導体パッケージ300をプリント配線板200Aの内層202A及び内層203Aに対してZ方向に投影した領域には、電源ヴィア272Vとグラウンドヴィア272Gが、それぞれ16個ずつ配置されている構成とした。
投影領域に配置される電源ヴィア272Vとグラウンドヴィア272Gは、BGAのボールパッド間に配置することを想定し、1[mm]間隔で配置した。
電源パターンの凸部291VAと凸部292VAとを隣接する2つの電源ヴィア272Vで接続した。また、グラウンドパターンの凸部291GAと凸部292GAとを隣接する2つのグラウンドヴィア272Gで接続した。半導体パッケージ400の近傍に配置される電源ヴィア273Vとグラウンドヴィア273Gはそれぞれ40個配置されている構成とした。
図6(a)は、第2実施形態のプリント回路板100Aと比較例のプリント回路板100Xの電源インピーダンスをシミュレーションした結果を示すグラフである。比較例のインダクタンスが100[pH]であるに対して、第2実施形態では256[pH]であった。したがって、第2実施形態では、インダクタンスを156[pH]高めることができた。即ち、給電経路の変化を防止するために、経路ZX2のインピーダンスを高めることができた。
図6(b)は、第2実施形態のプリント回路板100Aと比較例のプリント回路板100Xのジッタをシミュレーションした結果を示すグラフである。半導体パッケージ400として、DDR3−1333を想定した波形シミュレーションにおいて、半導体パッケージ300の信号端子(送信端子)300Sにおけるジッタを測定した。ジッタの観測電圧は、電源電圧の半分とした。比較例では73[psec]であり、第2実施形態では60[psec]であった。第1実施形態よりも電源ヴィア272V及びグラウンドヴィア272Gの少ない第2実施形態の電源構造によって、ジッタを13[psec](18[%])低減することができた。つまり、第2実施形態では、相互インダクタンスの活用によって、第1実施形態よりも少ないヴィア数で、第1実施形態と同様のジッタの低減効果を確認することができた。
以上、第2実施形態によれば、プリント配線板200Aの内層202Aと内層203Aに交互に配置した電源パターン251VA,252VA間、グラウンドパターン251GA,252GA間をヴィア272V,272Gで接続した電源構造としている。これによって、第1実施形態と同様、給電経路の変化を防止することができる。そのため、比較例よりもジッタを低減することができる。さらに、第2実施形態によれば、ヴィア間の相互インダクタンスを用いることで、第1実施形態よりもヴィア数を削減することができ、プリント回路板100Aを小型化することができる。
[第3実施形態]
次に、本発明の第3実施形態に係るプリント回路板について説明する。図7は、第3実施形態に係るプリント回路板を示す模式図である。なお、第3実施形態において、第1実施形態と同様の構成につては、同一符号を付して説明を省略する。
図7に示すように、プリント回路板100Bは、プリント配線板200Bと、第1実施形態と同様、半導体パッケージ300,400及びバイパス回路500,600とを備えている。半導体パッケージ300,400及びバイパス回路500,600は、プリント配線板200Bに実装されている。
プリント配線板200Bは、導体層が複数ある多層プリント配線板であり、第3実施形態では、表層201B、内層202B、内層203B及び表層204Bからなる4層の導体層を有する4層基板である。なお、表層201B,204B上には、不図示のソルダーレジストが形成されている。内層202Bは、表層201Bに絶縁体層を介して隣接する導体層(第1導体層)である。内層203Bは、内層202Bに絶縁体層を介して隣接する導体層(第2導体層)である。
表層201Bには、半導体パッケージ300,400が実装され、第1実施形態と同様、半導体パッケージ300の信号端子300Sと半導体パッケージ400の信号端子400Sとを電気的に接続する信号線260が形成されている。なお、第3実施形態では、信号線260が表層201Bのみに形成されているが、他の層に跨って形成されていてもよい。
バイパス回路500は、表層201B,204Bのうちいずれかの層、第3実施形態では表層204Bに実装されている。バイパス回路600は、表層201B,204Bのうちいずれかの層、第3実施形態では表層201Bに実装されている。バイパス回路500は、半導体パッケージ300の近傍、即ちZ方向から見て半導体パッケージ300と重なる位置に配置されている。バイパス回路600は、半導体パッケージ400の近傍、即ち半導体パッケージ400に隣接して配置されている。
プリント配線板200Bの内層202Bには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第1電源パターン)251VBが形成されている。さらに、プリント配線板200Bの内層203Bには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第1グラウンドパターン)251GBが形成されている。
また、プリント配線板200Bの内層202Bには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第2グラウンドパターン)252GBが形成されている。更に、プリント配線板200Bの内層203Bには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第2電源パターン)252VBが形成されている。
更に、プリント配線板200Bの内層202Bには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第3電源パターン)253VBが形成されている。また、プリント配線板200Bの内層203Bには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第3グラウンドパターン)253GBが形成されている。
プリント配線板200Bの内層202Bにおいて、電源パターン251VBとグラウンドパターン252GBとは、ショートしないよう間隔をあけて隣接して配置されている。また、内層202Bにおいて、グラウンドパターン252GBと電源パターン253VBとは、ショートしないよう間隔をあけて隣接して配置されている。
また、プリント配線板200Bの内層203Bにおいて、グラウンドパターン251GBと電源パターン252VBとは、ショートしないよう間隔をあけて隣接して配置されている。また、プリント配線板200Bの内層203Bにおいて、電源パターン252VBとグラウンドパターン253GBとは、ショートしないよう間隔をあけて隣接して配置されている。
電源パターン251VB及びグラウンドパターン251GBは、Z方向から見て半導体パッケージ300と重なる位置に配置されている。即ち、電源パターン251VBは、半導体パッケージ300をZ方向に内層202Bに投影した投影領域を含むように形成され、グラウンドパターン251GBは、半導体パッケージ300をZ方向に内層203Bに投影した投影領域を含むように形成されている。つまり、電源パターン251VBとグラウンドパターン251GBとは、Z方向から見て重なる位置に配置されている。
また、電源パターン253VB及びグラウンドパターン253GBは、Z方向から見て半導体パッケージ400と重なる位置に配置されている。即ち、電源パターン253VBは、半導体パッケージ400をZ方向に内層202Bに投影した領域を含むように形成され、グラウンドパターン253GBは、半導体パッケージ400をZ方向に内層203Bに投影した領域を含むように形成されている。つまり、電源パターン253VBとグラウンドパターン253GBとは、Z方向から見て重なる位置に配置されている。
また、電源パターン252VB及びグラウンドパターン252GBは、Z方向から見て、信号線260と重なる位置に配置されている。したがって、電源パターン252V及びグラウンドパターン252Gは、Z方向から見て、半導体パッケージ300の一部及び半導体パッケージ400の一部と重なり、信号線260の全部と重なるように形成されている。
このように、信号線260が分断されていないプレーン状の導体パターンに対向することとなるので、信号線260の信号のリターン経路を確保することができる。特に、第3実施形態では、信号線260に対向する導体パターンがグラウンドパターン252GBであるので、信号のリターン経路を安定して確保することができる。
プリント配線板200Bには、半導体パッケージ300の電源端子300Vとバイパス回路500の電源側端子500Vとを電気的に導通させる第1電源ヴィアである、第1実施形態と同様の電源ヴィア271Vが形成されている。またプリント配線板200Bには、半導体パッケージ300のグラウンド端子300Gとバイパス回路500のグラウンド側端子500Gとを電気的に導通させる第1グラウンドヴィアである、第1実施形態と同様のグラウンドヴィア271Gが形成されている。電源ヴィア271V及びグラウンドヴィア271Gは、Z方向から見て半導体パッケージ300と重なる位置に配置されている。
電源ヴィア271Vは、電源パターン251VBに接続されており、グラウンドパターン251GBに非接触状態でグラウンドパターン251GBを貫通している。グラウンドヴィア271Gは、グラウンドパターン251GBに接続されており、電源パターン251VBに非接触状態で電源パターン251VBを貫通している。
内層202Bの電源パターン251VBと内層203Bの電源パターン252VBとは、第1実施形態と同様、Z方向から見て互いに重なり合う部分を有するように形成されている。また、内層203Bのグラウンドパターン251GBと内層202Bのグラウンドパターン252GBとは、第1実施形態と同様、Z方向から見て互いに重なり合う部分を有するように形成されている。
プリント配線板200Bには、Z方向から見た電源パターン251VBと電源パターン252VBとの重なり合う部分を接続する、第1実施形態と同様の電源ヴィア272Vが形成されている。また、プリント配線板200Bには、Z方向から見たグラウンドパターン251GBとグラウンドパターン252GBとの重なり合う部分を接続する、第1実施形態と同様のグラウンドヴィア272Gが形成されている。電源ヴィア272V及びグラウンドヴィア272Gはそれぞれ複数形成されている。電源ヴィア272V及びグラウンドヴィア272Gは、Z方向から見て、半導体パッケージ300と重なる位置に配置されている。
また、プリント配線板200Bには、半導体パッケージ400の電源端子400Vとバイパス回路600の電源側端子600Vとを電気的に導通させる第3電源ヴィアである電源ヴィア273Vが形成されている。またプリント配線板200Bには、半導体パッケージ400のグラウンド端子400Gとバイパス回路600のグラウンド側端子600Gとを電気的に導通させる第3グラウンドヴィアであるグラウンドヴィア273Gが形成されている。
電源ヴィア273Vは、電源パターン253VBに接続されており、グラウンドパターン253GBに非接触状態でグラウンドパターン253GBを貫通している。グラウンドヴィア273Gは、グラウンドパターン253GBに接続されており、電源パターン253VBに非接触状態で電源パターン253VBを貫通している。
内層203Bの電源パターン252VBと内層202Bの電源パターン253VBとは、Z方向から見て互いに重なり合う部分を有するように形成されている。また、内層202Bのグラウンドパターン252GBと内層203Bのグラウンドパターン253GBとは、Z方向から見て互いに重なり合う部分を有するように形成されている。
プリント配線板200Bには、Z方向から見た電源パターン252VBと電源パターン253VBとの重なり合う部分を接続する、第4電源ヴィアである電源ヴィア274Vが形成されている。また、プリント配線板200Bには、Z方向から見たグラウンドパターン252GBとグラウンドパターン253GBとの重なり合う部分を接続する、第4グラウンドヴィアであるグラウンドヴィア274Gが形成されている。電源ヴィア274V及びグラウンドヴィア274Gはそれぞれ複数形成されている。
なお、電源パターン251VBとグラウンドパターン252GBとの対向部分281VB,282GBの構成、及びグラウンドパターン251GBと電源パターン252VBとの対向部分281GB,282VBの構成は、第1実施形態と同様である。また、グラウンドパターン252GBと電源パターン253VBとの対向部分283GB,284VBの構成、及び電源パターン252VBとグラウンドパターン253GBとの対向部分283VB,284GBの構成も同様である。
つまり、これら対向部分は、第1実施形態と同様、複数の凸部及び複数の凹部からなる櫛歯状に形成されている。そして、第1実施形態と同様、Z方向から見て重なる電源パターンの凸部同士、グラウンドパターンの凸部同士がそれぞれ1つの電源ヴィア272V(274V)、1つのグラウンドヴィア272G(274G)で接続されている。
第3実施形態によれば、内層202Bと内層203Bに交互に配置した電源パターン間をヴィア272V,274Vで接続し、内層202Bと内層203Bに交互に配置したグラウンドパターン間をヴィア272G,274Gで接続した電源構造としている。したがって、第1実施形態よりも、半導体パッケージ300とバイパス回路600との間の経路が長くなるためインダクタンスが高くなる。したがって、第1実施形態よりも半導体パッケージ300で発生した電源ノイズがバイパス回路600に流れにくくなり、より効果的にバイパス回路500で電源ノイズを減衰させることができる。これにより、より効果的に信号のジッタを低減することができる。
なお、電源パターンとグランドパターンの対向部分の構成を第1実施形態と同様の構成としたが、第2実施形態と同様、Z方向から見て重なる凸部同士を複数のヴィアで接続するように構成してもよい。
本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。また、本発明の実施形態に記載された効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、本発明の実施形態に記載されたものに限定されない。
第1〜第3実施形態では、表層201,201A,201Bに隣接する内層202,202A,202Bが第1導体層であり、この内層に隣接する内層203,203A,203Bが第2導体層である場合について説明したがこれに限定するものではない。表層に隣接するのが第2導体層であってもよいし、表層と第1導体層(又は第2導体層)との間に別の導体層があってもよいし、第1導体層と第2導体層との間に別の導体層があってもよい。例えば、第1〜第3実施形態の電源パターンとグラウンドパターンとの配置を、内層202,202A,202Bと内層203,203A,203Bとの間で入れ換えてもよい。
また、第1、第3実施形態では、対向部分の凸部と凹部の数が複数の場合について説明したが、これに限定するものではなく、凸部又は凹部が1つの場合であってもよい。例えば、各対向部分の凸部及び凹部が1つであってもよい。また、例えば一方の対向部分の凸部が1つで凹部が2つ、他方の対向部分の凹部が1つで凸部が2つであってもよい。
同様に、第2実施形態では、一方の対向部分の凸部が1つで凹部が2つ、他方の対向部分の凹部が1つで凸部が2つの場合について説明したが、これに限定するものではない。例えば、各対向部分の凸部及び凹部が1つであってもよく、また、各対向部分の凹部及び凸部が複数であってもよい。