JP2017076754A

JP2017076754A - プリント回路板

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Publication number: JP2017076754A
Application number: JP2015204852A
Authority: JP
Inventors: 貴志沼生; Takashi Numao; 浩之山口; Hiroyuki Yamaguchi; 展輝山下; Nobuteru Yamashita
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2015-10-16
Filing date: 2015-10-16
Publication date: 2017-04-20
Anticipated expiration: 2035-10-16
Also published as: JP6611555B2

Abstract

【課題】信号のジッタを低減する。【解決手段】プリント配線板２００に、半導体パッケージ３００，４００及びバイパス回路５００，６００が実装されている。プリント配線板２００の内層２０２に、電源パターン２５１Ｖと、電源パターン２５１Ｖに隣接するグラウンドパターン２５２Ｇとが形成されている。また、プリント配線板２００の内層２０３に、電源パターン２５１Ｖに対向するグラウンドパターン２５１Ｇと、グラウンドパターン２５１Ｇに隣接し、グラウンドパターン２５２Ｇに対向する電源パターン２５２Ｖとが形成されている。電源パターン２５１Ｖと電源パターン２５２Ｖとの重なり合う部分が電源ヴィア２７２Ｖで接続され、グラウンドパターン２５１Ｇとグラウンドパターン２５２Ｇとの重なり合う部分がグラウンドヴィア２７２Ｇで接続されている。【選択図】図１

Description

本発明は、半導体装置に対して、電源ノイズ対策としてバイパス回路を配置したプリント回路板に関する。

近年、電子機器の高機能・高性能化を受けて、プリント配線板に実装された第１半導体装置と第２半導体装置との間のデータ転送速度が高速化している。データ転送速度の高速化に伴って、様々なノイズに起因する電気信号の伝搬時間のばらつきが大きくなる。この伝搬時間のばらつきはジッタと呼ばれる。クロック同期型のインターフェースには、Double-Data-Rate3 Synchronous Dynamic Random Access Memory（以下、ＤＤＲ３メモリと略す）がある。ＤＤＲ３メモリのようなクロック同期型のインターフェースでは、ジッタの増大によってタイミングマージンが減少し、誤動作リスクが高まる。

ジッタには、信号ノイズに起因するジッタと電源ノイズに起因するジッタとがある。信号ノイズに起因するジッタには、信号線のインピーダンス不整合や周波数帯域不足によって発生するシンボル間干渉ジッタや、配線間の電磁結合によって発生するクロストークノイズジッタがある。これらのジッタ低減には、終端抵抗の採用、配線間隔を広げる、線路インピーダンスを下げる等の対策方法がある。（非特許文献１参照）。

電源ノイズに起因するジッタには、半導体装置の複数のバッファ回路が同時動作する際の電源ノイズによって発生する同時スイッチングノイズジッタ（以下、ＳＳＮジッタと略す）がある。半導体装置の複数のバッファ回路の信号端子から出力される各信号が、同時に論理レベルを切り替えたときに、電流が発生する。半導体装置への給電経路である、プリント配線板やパッケージ基板には寄生インダクタンスがある。電流がインダクタンスに流れると逆起電力が生じ、電源ノイズとなる。電源ノイズによって、半導体装置のバッファ回路の電源電位が変動し、信号波形が歪み、信号のジッタが発生する。

ＳＳＮジッタを低減する方法として、電源線とグラウンド線との間にコンデンサを設け、低インピーダンス化する方法がある。このとき、インピーダンスが急峻に変化しないように、コンデンサに抵抗器を追加したバイパス回路（特許文献１参照）や、コンデンサの寄生インダクタンス（ＥＳＬ）が低く、寄生抵抗（ＥＳＲ）が高いコンデンサが提案されている（特許文献２参照）。

特開平６−１３２６６８号公報特開２００７−２３５１７０号公報

碓井有三ボード設計者のための分布定数回路のすべて（２版）６５頁〜６６頁、１１７頁〜１２０頁

しかし、第１半導体装置と第２半導体装置との間のデータ転送速度が高速化すると、信号の立ち上りと立ち下りの時間間隔が短くなる。信号の立ち上がりと立下りの時間間隔が短くなると、信号の立ち上りで発生した電源ノイズが収束する前に、信号の立ち下りで電源ノイズが発生することになる。信号の立ち上りで発生した電源ノイズが信号の立ち下りで発生した電源ノイズに重畳することにより、電源電位変動が大きくなり、信号のジッタが増加する。

そこで、特許文献１に記載のコンデンサと抵抗器からなる第１バイパス回路を用いて、第１半導体装置の動作により生じた電源ノイズを早く収束させることで、電源電位変動を低減し、ジッタを低減する方法が考えられる。その際、特許文献１記載のコンデンサに抵抗を直列に接続した第１バイパス回路を、第１半導体装置の近傍に設けることにより、第１半導体装置の動作による電源ノイズを早く収束させることができる。

また、第２半導体装置に対しても、第２バイパス回路を配置することが考えられる。第２バイパス回路を追加することで、第２半導体装置にて発生する電源ノイズを早く収束させることができ、電源電位変動を安定化させることができる。その際、第２半導体装置の動作により発生する電源ノイズが小さければ、第２バイパス回路において抵抗器を省略することができ、プリント回路板のコストダウンや小型化を実現することができる。

ところが、第２半導体装置の電源ノイズ対策として第２バイパス回路を追加した場合、第１半導体装置には、第１バイパス回路及び第２バイパス回路から給電を受けることになる。第１バイパス回路の抵抗成分よりも第２バイパス回路の抵抗成分の電気抵抗値が低い場合、第２バイパス回路の方が低インピーダンスとなる。したがって、第１半導体装置への主な給電が第２バイパス回路から行われることとなり、第１半導体装置における電源ノイズの減衰効果が低下し、信号のジッタの低減効果が低下していた。

本発明は、第１半導体装置と第２半導体装置との間で通信される信号のジッタを低減することを目的とする。

本発明のプリント回路板は、電源端子及びグラウンド端子を有する第１半導体装置と、前記第１半導体装置の電源端子に電気的に導通する電源側端子、及び前記第１半導体装置のグラウンド端子に電気的に導通するグラウンド側端子を有し、第１容量成分と第１抵抗成分とを含む第１バイパス回路と、電源端子及びグラウンド端子を有し、前記第１半導体装置と通信する第２半導体装置と、前記第２半導体装置の電源端子に電気的に導通する電源側端子、及び前記第２半導体装置のグラウンド端子に電気的に導通するグラウンド側端子を有し、第２容量成分と前記第１抵抗成分よりも電気抵抗値の低い第２抵抗成分とを含む第２バイパス回路と、前記第１半導体装置、前記第２半導体装置、前記第１バイパス回路及び前記第２バイパス回路が実装された、複数の導体層を有するプリント配線板と、を備え、前記プリント配線板には、前記第１半導体装置の電源端子と前記第１バイパス回路の電源側端子とを電気的に導通させる第１電源ヴィアと、前記複数の導体層のうち第１導体層であって、前記プリント配線板の表面に垂直な方向から見て、前記第１半導体装置と重なる位置に配置され、前記第１電源ヴィアに接続された第１電源パターンと、前記第１半導体装置のグラウンド端子と前記第１バイパス回路のグラウンド側端子とを電気的に導通させる第１グラウンドヴィアと、前記複数の導体層のうち前記第１導体層とは異なる第２導体層であって、前記垂直な方向から見て、前記第１半導体装置と重なる位置に配置され、前記第１グラウンドヴィアに接続された第１グラウンドパターンと、前記第１導体層であって、前記垂直な方向から見て前記第１グラウンドパターンの一部と重なるように、前記第１電源パターンと間隔をあけて配置され、前記第２半導体装置のグラウンド端子及び前記第２バイパス回路のグラウンド側端子と電気的に導通する第２グラウンドパターンと、前記第２導体層であって、前記垂直な方向から見て前記第１電源パターンの一部と重なるように、前記第１グラウンドパターンと間隔をあけて配置され、前記第２半導体装置の電源端子及び前記第２バイパス回路の電源側端子と電気的に導通する第２電源パターンと、前記垂直な方向から見た前記第１電源パターンと前記第２電源パターンとの重なり合う部分を接続する第２電源ヴィアと、前記垂直な方向から見た前記第１グラウンドパターンと前記第２グラウンドパターンとの重なり合う部分を接続する第２グラウンドヴィアと、が形成されている。

本発明によれば、第１半導体装置と第２バイパス回路との間のインダクタンスが高まり、第１半導体装置にて発生する電源ノイズを第１バイパス回路により効果的に低減することができる。これにより、第１半導体装置と第２半導体装置との間で通信される信号のジッタを低減することができる。

第１実施形態に係るプリント回路板を示す模式図である。（ａ）は第１実施形態におけるプリント配線板の第１導体層の上面図である。（ｂ）は第１実施形態におけるプリント配線板の第２導体層の上面図である。（ａ）は第１実施形態のプリント回路板と比較例のプリント回路板の電源インピーダンスをシミュレーションした結果を示すグラフである。（ｂ）は第１実施形態のプリント回路板と比較例のプリント回路板のジッタをシミュレーションした結果を示すグラフである。第２実施形態に係るプリント回路板を示す模式図である。（ａ）は第２実施形態におけるプリント配線板の第１導体層の上面図である。（ｂ）は第２実施形態におけるプリント配線板の第２導体層の上面図である。（ａ）は第２実施形態のプリント回路板と比較例のプリント回路板の電源インピーダンスをシミュレーションした結果を示すグラフである。（ｂ）は第２実施形態のプリント回路板と比較例のプリント回路板のジッタをシミュレーションした結果を示すグラフである。第３実施形態に係るプリント回路板を示す模式図である。比較例のプリント回路板を示す模式図である。（ａ）は比較例のプリント配線板の第１導体層の上面図である。（ｂ）は比較例のプリント配線板の第２導体層の上面図である。（ａ）〜（ｃ）は、比較例のプリント回路板において、第１バイパス回路と第２バイパス回路の条件を変えたときの給電経路のインピーダンスの周波数特性を示すグラフである。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。

［第１実施形態］
図１は、第１実施形態に係るプリント回路板を示す模式図である。図１に示すように、プリント回路板１００は、プリント配線板２００と、第１半導体装置である半導体パッケージ３００と、半導体パッケージ３００と通信する第２半導体装置である半導体パッケージ４００と、を備えている。また、プリント回路板１００は、第１バイパス回路であるバイパス回路５００と、第２バイパス回路であるバイパス回路６００と、を備えている。半導体パッケージ３００，４００及びバイパス回路５００，６００は、プリント配線板２００に実装されている。

ここで、プリント配線板２００の表面に垂直な方向をＺ方向、プリント配線板２００の表面に水平な方向であってＺ方向に直交する方向をＸ方向、プリント配線板２００の表面に水平な方向であってＺ，Ｘ方向に直交する方向をＹ方向とする。

半導体パッケージ３００は、制御信号等の信号（デジタル信号）を送信する送信回路（バッファ回路）を有するメモリコントローラである。第１実施形態では、半導体パッケージ３００は、複数の送信回路を有する。半導体パッケージ４００は、半導体パッケージ３００から送信された信号を受信する受信回路を有するメモリデバイス（例えば、ＤＤＲ３−ＳＤＲＡＭ）である。第１実施形態では、半導体パッケージ４００は、複数の受信回路を有する。

半導体パッケージ３００は、信号端子（送信端子）３００Ｓ、電源端子３００Ｖ及びグラウンド端子３００Ｇを有する。信号端子３００Ｓは、信号（デジタル信号）を送信する端子である。電源端子３００Ｖには電源電位が印加され、グラウンド端子３００Ｇにはグラウンド電位が印加される。半導体パッケージ３００は、電源端子３００Ｖとグラウンド端子３００Ｇとの間に印加された直流電圧により動作し、信号端子３００Ｓから信号を送信する。

半導体パッケージ４００は、信号端子（受信端子）４００Ｓ、電源端子４００Ｖ及びグラウンド端子４００Ｇを有する。信号端子４００Ｓは、信号（デジタル信号）を受信する端子である。電源端子４００Ｖには、電源電位が印加され、グラウンド端子４００Ｇにはグラウンド電位が印加される。半導体パッケージ４００は、電源端子４００Ｖとグラウンド端子４００Ｇとの間に印加された直流電圧により、信号端子４００Ｓから信号を受信して動作する。

第１実施形態では、半導体パッケージ３００は、信号端子３００Ｓを複数有し、半導体パッケージ４００は信号端子４００Ｓを複数有する。また、半導体パッケージ３００は、電源端子３００Ｖとグラウンド端子３００Ｇをそれぞれ複数有し、半導体パッケージ４００は、電源端子４００Ｖとグラウンド端子４００Ｇをそれぞれ複数有する。

半導体パッケージ３００，４００は、ＢＧＡ型の半導体パッケージであり、パッケージ基板の下面に複数の端子が形成されている。半導体パッケージ３００（パッケージ基板）の外周側に信号端子３００Ｓが配置され、内周側に電源端子３００Ｖ及びグラウンド端子３００Ｇが配置されている。また、半導体パッケージ４００（パッケージ基板）の外周側に信号端子４００Ｓが配置され、内周側に電源端子４００Ｖ及びグラウンド端子４００Ｇが配置されている。なお、半導体パッケージ３００，４００はＢＧＡ型に限定するものではない。また、半導体パッケージ３００は、信号を受信する信号端子（受信端子）及び受信回路を有していてもよく、半導体パッケージ４００は、信号を送信する信号端子（送信端子）及び送信回路を有していてもよい。

プリント配線板２００は、主に導体（例えば銅）が配置された導体層を複数有し、これら複数の導体層が主に絶縁体（例えばエポキシ樹脂）が配置された絶縁体層を介して積層された多層プリント配線板である。第１実施形態ではプリント配線板２００は、表層２０１、内層（第１導体層）２０２、内層（第２導体層）２０３及び表層２０４からなる４層の導体層を有する４層基板である。なお、表層２０１，２０４上には、不図示のソルダーレジストが形成されている。

プリント配線板２００の表層２０１には、半導体パッケージ３００，４００が実装され、半導体パッケージ３００の信号端子３００Ｓと半導体パッケージ４００の信号端子４００Ｓとを電気的に接続する信号線２６０が形成されている。半導体パッケージ３００，４００は、それぞれ複数の信号端子３００Ｓ，４００Ｓを有しているので、信号線２６０は複数形成されている。信号線２６０は、例えば銅箔等の導体パターンで形成されている。なお、第１実施形態では、信号線２６０が表層２０１のみに形成されているが、他の層に跨って形成されていてもよい。

バイパス回路５００は、表層２０１，２０４のうちいずれかの層、第１実施形態では表層２０４に実装されている。バイパス回路６００は、表層２０１，２０４のうちいずれかの層、第１実施形態では表層２０１に実装されている。バイパス回路５００は、半導体パッケージ３００の近傍、即ちＺ方向から見て半導体パッケージ３００と重なる位置に配置されている。バイパス回路６００は、半導体パッケージ４００の近傍、即ち半導体パッケージ４００に隣接して配置されている。バイパス回路５００は、各電源端子３００Ｖに対してそれぞれ配置され、バイパス回路６００は、各電源端子４００Ｖに対してそれぞれ配置されている。つまり、バイパス回路５００は、電源端子３００Ｖと同じ数だけプリント配線板２００に実装され、バイパス回路６００は、電源端子４００Ｖと同じ数だけプリント配線板２００に実装されている。

バイパス回路５００は、半導体パッケージ３００の電源端子３００Ｖに電気的に導通する電源側端子５００Ｖと、半導体パッケージ３００のグラウンド端子３００Ｇに電気的に導通するグラウンド側端子５００Ｇとを有している。バイパス回路６００は、半導体パッケージ４００の電源端子４００Ｖに電気的に導通する電源側端子６００Ｖと、半導体パッケージ４００のグラウンド端子４００Ｇに電気的に導通するグラウンド側端子６００Ｇとを有している。

バイパス回路５００は、コンデンサ５０１と抵抗器５０２とが直列接続されて構成されており、第１容量成分とこれに直列接続された第１抵抗成分とを含んでいる。バイパス回路５００の第１容量成分により電源端子３００Ｖとグラウンド端子３００Ｇとの間を電源ノイズ（高周波成分）に対してバイパスさせている。また、バイパス回路５００の第１抵抗成分により電源ノイズを減衰させ、電源ノイズの振動の収束を早める。第１容量成分には、コンデンサ５０１の容量成分が含まれ、第１抵抗成分には、抵抗器５０２の抵抗成分と、コンデンサ５０１の寄生抵抗成分が含まれる。

バイパス回路６００は、コンデンサ６０１で構成されており、第２容量成分とこれに直列接続された第２抵抗成分とを含んでいる。バイパス回路６００の第２容量成分により電源端子４００Ｖとグラウンド端子４００Ｇとの間を電源ノイズ（高周波成分）に対してバイパスさせている。また、バイパス回路６００の第２抵抗成分により電源ノイズを減衰させ、電源ノイズの振動の収束を早める。第２容量成分には、コンデンサ６０１の容量成分が含まれており、第２抵抗成分にはコンデンサ６０１の寄生抵抗成分が含まれている。つまり、第１実施形態では、バイパス回路６００の第２抵抗成分は、コンデンサ６０１の寄生抵抗成分であり、バイパス回路５００の第１抵抗成分よりも電気抵抗値が低い。

第１実施形態において、半導体パッケージ４００にて発生する電源ノイズは、半導体パッケージ３００にて発生する電源ノイズよりも小さく、バイパス回路６００にて抵抗器を省略している。

なお、バイパス回路５００がコンデンサ５０１と抵抗器５０２とを直列接続して構成される場合について説明するが、抵抗器５０２を省略して、第２抵抗成分よりも電気抵抗値の高い寄生抵抗成分を有するコンデンサ５０１をバイパス回路５００としてもよい。

プリント配線板２００の表層２０１に絶縁体層を介して隣接する内層２０２には、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第１電源パターン）２５１Ｖが形成されている。さらに、プリント配線板２００の内層２０２に絶縁体層を介して隣接する内層２０３には、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第１グラウンドパターン）２５１Ｇが形成されている。

また、プリント配線板２００の内層２０２には、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第２グラウンドパターン）２５２Ｇが形成されている。更に、プリント配線板２００の内層２０３には、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第２電源パターン）２５２Ｖが形成されている。

このように、第１実施形態では、電源パターン２５１Ｖ，２５２Ｖ及びグラウンドパターン２５１Ｇ，２５２Ｇが２つの導体層２０２，２０３に交互に配置されている。

プリント配線板２００の内層２０２において、電源パターン２５１Ｖとグラウンドパターン２５２Ｇとは、ショートしないよう間隔をあけて隣接して配置されている。また、プリント配線板２００の内層２０３において、グラウンドパターン２５１Ｇと電源パターン２５２Ｖとは、ショートしないよう間隔をあけて隣接して配置されている。

電源パターン２５１Ｖ及びグラウンドパターン２５１Ｇは、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。即ち、電源パターン２５１Ｖは、半導体パッケージ３００をＺ方向に内層２０２に投影した投影領域を含むように形成され、グラウンドパターン２５１Ｇは、半導体パッケージ３００をＺ方向に内層２０３に投影した投影領域を含むように形成されている。つまり、電源パターン２５１Ｖとグラウンドパターン２５１Ｇとは、Ｚ方向から見て重なる位置に配置されている。

また、電源パターン２５２Ｖ及びグラウンドパターン２５２Ｇは、Ｚ方向から見て半導体パッケージ４００と重なる位置に配置されている。即ち、電源パターン２５２Ｖは、半導体パッケージ４００をＺ方向に内層２０３に投影した投影領域を含むように形成され、グラウンドパターン２５２Ｇは、半導体パッケージ４００をＺ方向に内層２０２に投影した投影領域を含むように形成されている。つまり、電源パターン２５２Ｖとグラウンドパターン２５２Ｇとは、Ｚ方向から見て重なる位置に配置されている。

プリント配線板２００には、半導体パッケージ３００の電源端子３００Ｖとバイパス回路５００の電源側端子５００Ｖとを電気的に導通させる第１電源ヴィアである電源ヴィア２７１Ｖが形成されている。電源ヴィア２７１Ｖは、プリント配線板２００を貫通したヴィア（スルーホール）に形成された導体（ヴィア導体）であり、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。また、プリント配線板２００には、半導体パッケージ３００のグラウンド端子３００Ｇとバイパス回路５００のグラウンド側端子５００Ｇとを電気的に導通させる第１グラウンドヴィアであるグラウンドヴィア２７１Ｇが形成されている。グラウンドヴィア２７１Ｇは、プリント配線板２００を貫通したヴィア（スルーホール）に形成された導体（ヴィア導体）であり、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。

電源ヴィア２７１Ｖは、電源パターン２５１Ｖに接続されており、グラウンドパターン２５１Ｇに非接触状態でグラウンドパターン２５１Ｇを貫通している。グラウンドヴィア２７１Ｇは、グラウンドパターン２５１Ｇに接続されており、電源パターン２５１Ｖに非接触状態で電源パターン２５１Ｖを貫通している。

第１実施形態では、半導体パッケージ３００とバイパス回路５００とが異なる表層２０１，２０４に実装されているので、半導体パッケージ３００の１つの電源端子３００Ｖに対して１つの電源ヴィア２７１Ｖが配置されている。また、半導体パッケージ３００の１つのグラウンド端子３００Ｇに対して１つのグラウンドヴィア２７１Ｇが配置されている。

内層２０２の電源パターン２５１Ｖと内層２０３の電源パターン２５２Ｖとは、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。また、内層２０３のグラウンドパターン２５１Ｇと内層２０２のグラウンドパターン２５２Ｇとは、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。

第１実施形態では、プリント配線板２００には、Ｚ方向から見た電源パターン２５１Ｖと電源パターン２５２Ｖとの重なり合う部分を接続する第２電源ヴィアである電源ヴィア２７２Ｖが形成されている。また、プリント配線板２００には、Ｚ方向から見たグラウンドパターン２５１Ｇとグラウンドパターン２５２Ｇとの重なり合う部分を接続する第２グラウンドヴィアであるグラウンドヴィア２７２Ｇが形成されている。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇはそれぞれ複数形成されている。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇは、Ｚ方向から見て、半導体パッケージ３００と重なる位置に配置されている。

更に第１実施形態では、プリント配線板２００には、半導体パッケージ４００の電源端子４００Ｖ及びバイパス回路６００の電源側端子６００Ｖと電気的に導通させる第３電源ヴィアである電源ヴィア２７３Ｖが半導体パッケージ４００の近傍に形成されている。また、プリント配線板２００には、半導体パッケージ４００のグラウンド端子４００Ｇとバイパス回路６００のグラウンド側端子６００Ｇとを電気的に導通させる第３グラウンドヴィアであるグラウンドヴィア２７３Ｇが形成されている。

電源ヴィア２７３Ｖは、電源パターン２５２Ｖに接続されており、グラウンドパターン２５２Ｇに非接触状態でグラウンドパターン２５２Ｇを貫通している。グラウンドヴィア２７３Ｇは、グラウンドパターン２５２Ｇに接続されており、電源パターン２５２Ｖに非接触状態で電源パターン２５２Ｖを貫通している。

第１実施形態では、半導体パッケージ４００とバイパス回路６００とが同じ表層２０１に実装されているので、半導体パッケージ４００の１つの電源端子４００Ｖに対して２つの電源ヴィア２７３Ｖが配置されている。また、半導体パッケージ４００の１つのグラウンド端子４００Ｇに対して２つのグラウンドヴィア２７３Ｇが配置されている。

電源パターン２５２Ｖ及びグラウンドパターン２５２Ｇは、Ｚ方向から見て、信号線２６０及び半導体パッケージ４００と重なる位置に配置されている。ここで、電源ヴィア２７２Ｖ及びグラウンドヴィア２７２ＧがＺ方向から見て半導体パッケージ３００と重なる位置に配置されている。したがって、電源パターン２５２Ｖ及びグラウンドパターン２５２Ｇは、Ｚ方向から見て、半導体パッケージ３００の一部と重なり、信号線２６０及び半導体パッケージ４００の全部と重なるように形成されている。

このように、信号線２６０が、分断されていないプレーン状の導体パターンに対向することとなるので、信号線２６０の信号のリターン経路を確保することができる。特に、第１実施形態では、信号線２６０に対向する導体パターンがグラウンドパターン２５２Ｇであるので、信号のリターン経路を安定して確保することができる。

図２（ａ）は第１実施形態におけるプリント配線板の第１導体層の上面図である。図２（ｂ）は第１実施形態におけるプリント配線板の第２導体層の上面図である。

プリント配線板２００をＺ方向から見て、電源パターン２５１Ｖとグラウンドパターン２５２Ｇとの対向部分２８１Ｖ，２８２Ｇがそれぞれ凹凸状に形成されている。また、グラウンドパターン２５１Ｇと電源パターン２５２Ｖとの対向部分２８１Ｇ，２８２Ｖがそれぞれ凹凸状に形成されている。

第１実施形態では、図２（ａ）に示すように、電源パターン２５１Ｖの対向部分２８１Ｖが、複数の凸部２９１ＶＡ及び複数の凹部２９１ＶＢからなる櫛歯状に形成されている。また、グラウンドパターン２５２Ｇの対向部分２８２Ｇが、複数の凸部２９２ＧＡ及び複数の凹部２９２ＧＢからなる櫛歯状に形成されている。そして、凸部２９１ＶＡと凹部２９２ＧＢとが対向し、凹部２９１ＶＢと凸部２９２ＧＡとが対向するよう電源パターン２５１Ｖとグラウンドパターン２５２Ｇとが配置されている。つまり、櫛歯状の対向部分２８１Ｖと櫛歯状の対向部分２８２Ｇとが噛み合うように配置されている。

また、図２（ｂ）に示すように、グラウンドパターン２５１Ｇの対向部分２８１Ｇが、複数の凸部２９１ＧＡ及び複数の凹部２９１ＧＢからなる櫛歯状に形成されている。また、電源パターン２５２Ｖの対向部分２８２Ｖが、複数の凸部２９２ＶＡ及び複数の凹部２９２ＶＢからなる櫛歯状に形成されている。そして、凸部２９１ＧＡと凹部２９２ＶＢとが対向し、凹部２９１ＧＢと凸部２９２ＶＡとが対向するようグラウンドパターン２５１Ｇと電源パターン２５２Ｖとが配置されている。つまり、櫛歯状の対向部分２８１Ｇと櫛歯状の対向部分２８２Ｖとが噛み合うように配置されている。

これにより、電源パターン２５１Ｖの凸部２９１ＶＡと電源パターン２５２Ｖの凸部２９２ＶＡとがＺ方向から見て重なり合う部分となっている。また、グラウンドパターン２５１Ｇの凸部２９１ＧＡとグラウンドパターン２５２Ｇの凸部２９２ＧＡとがＺ方向から見て重なり合う部分となっている。

そして、電源パターン２５１Ｖの各凸部２９１ＶＡと電源パターン２５２Ｖの各凸部２９２ＶＡとがそれぞれ１つの電源ヴィア２７２Ｖで接続されている。また、グラウンドパターン２５１Ｇの各凸部２９１ＧＡとグラウンドパターン２５２Ｇの各凸部２９２ＧＡとがそれぞれ１つのグラウンドヴィア２７２Ｇで接続されている。

凸部２９１ＶＡ，２９２ＶＡ，２９１ＧＡ，２９２ＧＡは、矩形状に形成されている。なお、凸部２９１ＶＡ，２９２ＶＡ，２９１ＧＡ，２９２ＧＡの形状は、これに限定されるものではなく、例えば鋸刃状や鉤状、円弧状、ラビリンス状等の形状であってもよい。

第１実施形態では、Ｚ方向から見て、電源ヴィア２７２Ｖとグラウンドヴィア２７２ＧとがＹ方向に延びる直線上に交互に配置されており、複数の電源ヴィア２７２Ｖ及び複数のグラウンドヴィア２７２Ｇが集中して配置されるのを防止している。これにより、供給された直流電流が各電源ヴィア２７２Ｖ及び各グラウンドヴィア２７２Ｇに分散して流れ、電流の集中が防止されている。

ここで、電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇは、プリント配線板２００を貫通するヴィア（スルーホール）に形成されたヴィア導体である。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇの表層２０１側及び表層２０４側の端部は、開放端となっている。なお、電源ヴィア２７２Ｖは、電源パターン２５１Ｖと電源パターン２５２Ｖとを接続していればよく、非貫通穴に形成されたヴィア導体であってもよい。同様に、グラウンドヴィア２７２Ｇは、グラウンドパターン２５１Ｇとグラウンドパターン２５２Ｇとを接続していればよく、非貫通穴に形成されたヴィア導体であってもよい。

以上の構成により、半導体パッケージ３００の電源端子３００Ｖは、電源ヴィア２７１Ｖを介してバイパス回路５００の電源側端子５００Ｖと電気的に導通している。また、半導体パッケージ３００のグラウンド端子３００Ｇは、グラウンドヴィア２７１Ｇを介してバイパス回路５００のグラウンド側端子５００Ｇと電気的に導通している。

また、電源パターン２５１Ｖと電源パターン２５２Ｖとは電源ヴィア２７１Ｖ，２７２Ｖで電気的に導通しており、グラウンドパターン２５１Ｇとグラウンドパターン２５２Ｇとはグラウンドヴィア２７１Ｇ，２７２Ｇで電気的に導通している。

また、電源パターン２５２Ｖと半導体パッケージ４００の電源端子４００Ｖとバイパス回路６００の電源側端子６００Ｖとは、電源ヴィア２７３Ｖを介して電気的に導通している。また、グラウンドパターン２５２Ｇと半導体パッケージ４００のグラウンド端子４００Ｇとバイパス回路６００のグラウンド側端子６００Ｇとは、グラウンドヴィア２７３Ｇを介して電気的に導通している。

したがって、半導体パッケージ３００の電源端子３００Ｖとグラウンド端子３００Ｇとの間、及び半導体パッケージ４００の電源端子４００Ｖとグラウンド端子４００Ｇとの間には、不図示の電源回路から直流電圧が印加される。これにより、半導体パッケージ３００，４００は、不図示の電源回路から直流電圧が印加されて動作する。

また、半導体パッケージ３００にて発生する電源ノイズがバイパス回路５００により低減され、半導体パッケージ４００にて発生する電源ノイズがバイパス回路６００により低減される。そして、バイパス回路５００の抵抗成分、即ち抵抗器５０２により、半導体パッケージ３００にて発生した電源ノイズの振動を早く収束させることができる。

更に、第１実施形態では、それぞれ別の導体層２０２，２０３に配置された電源パターン２５１Ｖと電源パターン２５２Ｖとが、電源ヴィア２７２Ｖで接続されている。また、それぞれ別の導体層２０２，２０３に配置されたグラウンドパターン２５１Ｇとグラウンドパターン２５２Ｇとが、グラウンドヴィア２７２Ｇで接続されている。

したがって、バイパス回路６００を経由した半導体パッケージ３００の電源端子３００Ｖとグラウンド端子３００Ｇとの間の経路（特にヴィアの経路）が長くなる。即ち、バイパス回路６００から半導体パッケージ３００への給電経路が長くなる。これにより、半導体パッケージ３００とバイパス回路６００との間のインダクタンス、つまりインピーダンスが高められている。

よって、半導体パッケージ３００にて発生した電源ノイズがバイパス回路６００側に流れるのを抑制でき、半導体パッケージ３００にて発生した電源ノイズをバイパス回路５００により効果的に低減することができる。これにより、半導体パッケージ３００と半導体パッケージ４００との間で通信される信号のジッタを低減することができる。

ここで、半導体パッケージ３００の電源ノイズ対策（バイパス回路５００）と半導体パッケージ４００の電源ノイズ対策（バイパス回路６００）との組み合わせによって、ジッタが増加する原因について、比較例のモデルを用いて説明する。

図８は、比較例のプリント回路板を示す模式図である。図９（ａ）は比較例のプリント配線板の第１導体層の上面図である。図９（ｂ）は比較例のプリント配線板の第２導体層の上面図である。なお、図８、図９（ａ）及び図９（ｂ）において、第１実施形態のプリント回路板１００の構成要素と同様の構成要素については、同一符号を付している。比較例のプリント回路板１００Ｘは、第１実施形態と同様の半導体パッケージ３００及び半導体パッケージ４００を備えている。また、第１実施形態と同様、バイパス回路５００及びバイパス回路６００がプリント配線板２００Ｘに実装されている。

プリント配線板２００Ｘは、表層２０１Ｘ、内層２０２Ｘ、内層２０３Ｘ、表層２０４Ｘの４層基板である。Ｚ方向から見て、内層２０２Ｘには、半導体パッケージ３００，４００と重なるグラウンドパターン２５０Ｇが配置され、内層２０３Ｘには、半導体パッケージ３００，４００と重なる電源パターン２５０Ｖが配置されている。比較例のプリント回路板１００Ｘにおける半導体パッケージ３００への給電経路は、図８に示すように、経路ＺＸ１と経路ＺＸ２とがある。経路ＺＸ１は、半導体パッケージ３００にバイパス回路５００から給電する経路である。経路ＺＸ２は、半導体パッケージ４００の近傍に配置されたバイパス回路６００のコンデンサ６０１から給電される経路である。

図１０（ａ）〜図１０（ｃ）は、比較例のプリント回路板１００Ｘにおいて、電源ノイズ対策であるバイパス回路５００とバイパス回路６００の条件を変えたときの給電経路ＺＸ１，ＺＸ２のインピーダンスの周波数特性を示すグラフである。グラフの横軸は周波数である。グラフの縦軸は、半導体パッケージ３００の電源端子３００Ｖとグラウンド端子３００Ｇから観測した入力インピーダンス（電源インピーダンス）である。

図１０（ａ）には、比較例のプリント回路板１００Ｘにおいて、バイパス回路５００がコンデンサ５０１とコンデンサ５０１に直列接続された抵抗器５０２の場合の入力インピーダンスＺ１の周波数特性を図示している。また、図１０（ａ）には、比較例のプリント回路板１００Ｘにおいて、バイパス回路５００がコンデンサ５０１のみの場合の入力インピーダンスＺ２との周波数特性を図示している。なお、いずれの場合もバイパス回路６００は実装していないものとした。図１０（ａ）に示すように、１００［ｋＨｚ］〜９００［ＭＨｚ］では、コンデンサ５０１のみを実装した場合のインピーダンスＺ２に対し、コンデンサ５０１と抵抗器５０２を実装した場合のインピーダンスＺ１が高くなる。

図１０（ｂ）には、比較例のプリント回路板１００Ｘにおける入力インピーダンスＺ２を図示している。また、図１０（ｂ）には、比較例のプリント回路板１００Ｘにおいて、バイパス回路５００がコンデンサ５０１のみであり、バイパス回路６００がコンデンサ６０１のみの場合の入力インピーダンスＺ３の周波数特性を図示している。１０［ＭＨｚ］の共振周波数を除き、１０［ｋＨｚ］〜９００［ＭＨｚ］において、インピーダンスＺ２に対し、インピーダンスＺ３が低くなる。

図１０（ｃ）には、比較例のプリント回路板１００Ｘにおける入力インピーダンスＺ１を図示している。また、図１０（ｃ）には、バイパス回路５００がコンデンサ５０１と抵抗器５０２で構成され、バイパス回路６００がコンデンサ６０１のみの場合の入力インピーダンスＺ４の周波数特性を図示している。１０［ｋＨｚ］〜７００［ＭＨｚ］において、インピーダンスＺ４がインピーダンスＺ１に対して低くなっていることがわかる。

これらの入力インピーダンスの大小関係から、バイパス回路５００とバイパス回路６００とを組み合わせた場合、半導体パッケージ３００への主要な給電経路が、バイパス回路６００を介した経路ＺＸ２となる。その結果、比較例のプリント回路板１００Ｘでは、バイパス回路５００の抵抗器５０２による電源ノイズの収束を早める効果が低減し、電源ノイズが大きくなったために、ジッタが増大する。

以上のように、比較例のプリント回路板１００Ｘにおいて、ジッタ増大の原因が給電経路ＺＸ１から給電経路ＺＸ２へ変化したためであることを見出した。

そこで、第１実施形態では、ジッタ増大の原因である給電経路の変化を防止するために、バイパス回路５００を介した経路ＺＸ１のインピーダンスがバイパス回路６００を介した経路ＺＸ２のインピーダンスに対して高くなるよう構成している。

経路ＺＸ２のインピーダンスを高くするために、図１に示すように、半導体パッケージ３００とバイパス回路６００との間に、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇが設けられている。この際、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇを設けるために、電源パターン２５１Ｖ，２５２Ｖとグラウンドパターン２５１Ｇ，２５１Ｇを交互に配置している。第１実施形態では、電源パターン２５１Ｖとグラウンドパターン２５２Ｇとの対向部分、及びグラウンドパターン２５１Ｇと電源パターン２５２Ｖとの対向部分を櫛歯状にして、噛み合うように配置している。

ここで電源パターンの自己インダクタンスをＬ_{ｖｄｄ＿ｐｌａｎｅ}、グラウンドパターンの自己インダクタンスをＬ_{ｇｎｄ＿ｐｌａｎｅ}、電源ヴィアの自己インダクタンスをＬ_{ｖｄｄ＿ｖｉａ}、グラウンドヴィアの自己インダクタンスをＬ_{ｇｎｄ＿ｖｉａ}とする。電源ヴィアとグラウンドヴィアの相互インダクタンスをＭとすると、全体のインダクタンスＬ_{ｔｏｔａｌ}は、以下の式（１）で表される。

Ｌ_{ｔｏｔａｌ}＝Ｌ_{ｖｄｄ＿ｐｌａｎｅ}＋Ｌ_{ｖｄｄ＿ｖｉａ}＋Ｌ_{ｇｎｄ＿ｐｌａｎｅ}＋Ｌ_{ｇｎｄ＿ｖｉａ}±２Ｍ
… 式（１）
相互インダクタンスＭは、電源ヴィアとグラウンドヴィアの電流の向きによって符号が異なり、同方向の場合には正の符号をとり、逆方向の場合には負の符号をとる。自己インダクタンスは、電流経路の長さに比例する。

第１実施形態では、半導体パッケージ３００とバイパス回路６００との間に、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇを設けたことにより、電流経路が長くなり、その結果、インダクタンスＬ_{ｔｏｔａｌ}が高くなる。即ち、比較例のインダクタンスに対して、第１実施形態では、Ｌ_{ｖｄｄ＿ｖｉａ}＋Ｌ_{ｇｎｄ＿ｖｉａ}−２Ｍの分、ヴィアのインダクタンスが高くなる。

第１実施形態によれば、半導体パッケージ３００とバイパス回路６００との間に設けられた、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇによってインダクタンス、即ちインピーダンスが高くなる。これにより、半導体パッケージ３００の動作に伴って発生した電源ノイズは、バイパス回路６００には流れにくくなり、バイパス回路５００に流れるようになり、バイパス回路５００のノイズ減衰効果が高まり、信号のジッタが低減する。よって、バイパス回路５００とバイパス回路６００との相互作用によって生じる信号のジッタを低減することができる。

ここで、コンピュータシミュレーションによって、プリント回路板１００の効果を確認した。電源インピーダンスのシミュレーションには、Ｃａｄｅｎｃｅ社製のＰｏｗｅｒＳＩを用いた。ジッタのシミュレーションには、Ｓｙｎｏｐｓｙｓ社製のＨＳＰＩＣＥを用いた。

プリント配線板２００の層構成を以下の表１に示す。

ヴィアの穴径は０．４［ｍｍ］とした。内層２０２の電源パターン２５１Ｖ及び内層２０３の電源パターン２５２Ｖのサイズは、縦３２［ｍｍ］、横３０［ｍｍ］とした。半導体パッケージ３００をプリント配線板２００の内層２０２及び内層２０３に対してＺ方向に投影した領域には、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇが、それぞれ２０個ずつ配置されている構成とした。

投影領域に配置される電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇは、ＢＧＡのボールパッド間に配置することを想定し、１［ｍｍ］間隔で交互に配置した。半導体パッケージ４００の近傍に配置される電源ヴィア２７３Ｖとグラウンドヴィア２７３Ｇはそれぞれ４０個配置されている構成とした。

図３（ａ）は、第１実施形態のプリント回路板１００と比較例のプリント回路板１００Ｘの電源インピーダンスをシミュレーションした結果を示すグラフである。電源インピーダンスのシミュレーションにおいて、バイパス回路５００の抵抗器５０２とコンデンサ５０１を未実装とし、バイパス回路６００のコンデンサ６０１を実装することで、経路ＺＸ２のインダクタンスを比較した。インダクタンスは、シミュレーションの１００［ＭＨｚ］のインピーダンスＺの値から、下記の式（２）を用いて算出した。

Ｌ＝Ｚ／ｊω …式（２）
ここで、ｊは複素数、ω＝２πｆであり、πは円周率、ｆは周波数である。比較例のインダクタンスが１００［ｐＨ］であるのに対して、第１実施形態では２５０［ｐＨ］であった。したがって、第１実施形態では、インダクタンスを１５０［ｐＨ］高めることができた。即ち、給電経路の変化を防止するために、経路ＺＸ２のインピーダンスを高めることができた。

図３（ｂ）は、第１実施形態のプリント回路板１００と比較例のプリント回路板１００Ｘのジッタをシミュレーションした結果を示すグラフである。半導体パッケージ４００として、ＤＤＲ３−１３３３を想定した波形シミュレーションにおいて、半導体パッケージ３００の信号端子（送信端子）３００Ｓにおけるジッタを測定した。ジッタの観測電圧は、電源電圧の半分とした。電源電圧が１．４２５［Ｖ］（１．５［Ｖ］×０．９５）では、０．７１２５［Ｖ］である。比較例では７３［ｐｓｅｃ］であり、第１実施形態では６０［ｐｓｅｃ］であった。第１実施形態の電源配線構造によって、ジッタを１３［ｐｓｅｃ］（１８［％］）低減することができた。

以上、第１実施形態によれば、内層２０２と内層２０３とに交互に配置した電源パターン２５１Ｖ，２５２Ｖ間、グラウンドパターン２５１Ｇ，２５２Ｇ間をヴィア２７２Ｖ，２７２Ｇで接続する電源構造によって、給電経路の変化を防止することができる。これにより、比較例よりも信号のジッタを低減することができる。

［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図４は、第２実施形態に係るプリント回路板を示す模式図である。なお、第２実施形態において、第１実施形態と同様の構成につては、同一符号を付して説明を省略する。

図４に示すように、プリント回路板１００Ａは、プリント配線板２００Ａと、第１実施形態と同様、半導体パッケージ３００，４００及びバイパス回路５００，６００とを備えている。半導体パッケージ３００，４００及びバイパス回路５００，６００は、プリント配線板２００Ａに実装されている。

プリント配線板２００Ａは、導体層が複数ある多層プリント配線板であり、第２実施形態では、表層２０１Ａ、内層２０２Ａ、内層２０３Ａ及び表層２０４Ａからなる４層の導体層を有する４層基板である。なお、表層２０１，２０４上には、不図示のソルダーレジストが形成されている。内層２０２Ａは、表層２０１Ａに絶縁体層を介して隣接する導体層（第１導体層）である。内層２０３Ａは、内層２０２Ａに絶縁体層を介して隣接する導体層（第２導体層）である。

表層２０１Ａには、半導体パッケージ３００，４００が実装され、第１実施形態と同様、半導体パッケージ３００の信号端子３００Ｓと半導体パッケージ４００の信号端子４００Ｓとを電気的に接続する信号線２６０が形成されている。なお、第２実施形態では、信号線２６０が表層２０１Ａのみに形成されているが、他の層に跨って形成されていてもよい。

バイパス回路５００は、表層２０１Ａ，２０４Ａのうちいずれかの層、第２実施形態では表層２０４Ａに実装されている。バイパス回路６００は、表層２０１Ａ，２０４Ａのうちいずれかの層、第２実施形態では表層２０１Ａに実装されている。バイパス回路５００は、半導体パッケージ３００の近傍、即ちＺ方向から見て半導体パッケージ３００と重なる位置に配置されている。バイパス回路６００は、半導体パッケージ４００の近傍、即ち半導体パッケージ４００に隣接して配置されている。

プリント配線板２００Ａの内層２０２Ａには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第１電源パターン）２５１ＶＡが形成されている。さらに、プリント配線板２００Ａの内層２０３Ａには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第１グラウンドパターン）２５１ＧＡが形成されている。

また、内層２０２Ａには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第２グラウンドパターン）２５２ＧＡが形成されている。更に、内層２０３Ａには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第２電源パターン）２５２ＶＡが形成されている。

内層２０２Ａにおいて、電源パターン２５１ＶＡとグラウンドパターン２５２ＧＡとは、ショートしないよう間隔をあけて隣接して配置されている。また、内層２０３Ａにおいて、グラウンドパターン２５１ＧＡと電源パターン２５２ＶＡとは、ショートしないよう間隔をあけて隣接して配置されている。

電源パターン２５１ＶＡ及びグラウンドパターン２５１ＧＡは、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。即ち電源パターン２５１ＶＡは、半導体パッケージ３００をＺ方向に内層２０２Ａに投影した投影領域を含むように形成され、グラウンドパターン２５１ＧＡは、半導体パッケージ３００をＺ方向に内層２０３Ａに投影した投影領域を含むように形成されている。つまり、電源パターン２５１ＶＡとグラウンドパターン２５１ＧＡとは、Ｚ方向から見て重なる位置に配置されている。

また、電源パターン２５２ＶＡ及びグラウンドパターン２５２ＧＡは、Ｚ方向から見て半導体パッケージ４００と重なる位置に配置されている。即ち、電源パターン２５２ＶＡは、半導体パッケージ４００をＺ方向に内層２０３Ａに投影した投影領域を含むように形成され、グラウンドパターン２５２ＧＡは、半導体パッケージ４００をＺ方向に内層２０２Ａに投影した投影領域を含むように形成されている。つまり、電源パターン２５２ＶＡとグラウンドパターン２５２ＧＡとは、Ｚ方向から見て重なる位置に配置されている。

プリント配線板２００Ａには、第１実施形態と同様、半導体パッケージ３００の電源端子３００Ｖとバイパス回路５００の電源側端子５００Ｖとを電気的に導通させる第１電源ヴィアである電源ヴィア２７１Ｖが形成されている。また、プリント配線板２００Ａには、第１実施形態と同様、半導体パッケージ３００のグラウンド端子３００Ｇとバイパス回路５００のグラウンド側端子５００Ｇとを電気的に導通させる第１グラウンドヴィアであるグラウンドヴィア２７１Ｇが形成されている。電源ヴィア２７１Ｖ及びグラウンドヴィア２７１Ｇは、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。

内層２０２Ａの電源パターン２５１ＶＡと内層２０３Ａの電源パターン２５２ＶＡとは、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。また、内層２０３Ａのグラウンドパターン２５１ＧＡと内層２０２Ａのグラウンドパターン２５２ＧＡとは、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。

第２実施形態では、プリント配線板２００Ａには、Ｚ方向から見た電源パターン２５１ＶＡと電源パターン２５２ＶＡとの重なり合う部分を接続する第２電源ヴィアである電源ヴィア２７２Ｖが形成されている。また、プリント配線板２００Ａには、Ｚ方向から見たグラウンドパターン２５１ＧＡとグラウンドパターン２５２ＧＡとの重なり合う部分を接続する第２グラウンドヴィアであるグラウンドヴィア２７２Ｇが形成されている。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇはそれぞれ複数形成されている。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇは、Ｚ方向から見て、半導体パッケージ３００と重なる位置に配置されている。

プリント配線板２００Ａには、第１実施形態と同様、半導体パッケージ４００の電源端子４００Ｖ及びバイパス回路６００の電源側端子６００Ｖと電気的に導通させる第３電源ヴィアである電源ヴィア２７３Ｖが形成されている。また、プリント配線板２００Ａには、半導体パッケージ４００のグラウンド端子４００Ｇとバイパス回路６００のグラウンド側端子６００Ｇとを電気的に導通させる第３グラウンドヴィアであるグラウンドヴィア２７３Ｇが形成されている。

電源ヴィア２７３Ｖは、電源パターン２５２ＶＡに接続されており、グラウンドパターン２５２ＧＡに非接触状態でグラウンドパターン２５２Ｇを貫通している。グラウンドヴィア２７３Ｇは、グラウンドパターン２５２ＧＡに接続されており、電源パターン２５２ＶＡに非接触状態で電源パターン２５２ＶＡを貫通している。

電源パターン２５２ＶＡ及びグラウンドパターン２５２ＧＡは、Ｚ方向から見て、信号線２６０及び半導体パッケージ４００と重なる位置に配置されている。ここで、電源ヴィア２７２Ｖ及びグラウンドヴィア２７２ＧがＺ方向から見て半導体パッケージ３００と重なる位置に配置されている。したがって、電源パターン２５２ＶＡ及びグラウンドパターン２５２ＧＡは、Ｚ方向から見て、半導体パッケージ３００の一部と重なり、信号線２６０及び半導体パッケージ４００の全部と重なるように形成されている。

このように、信号線２６０が、分断されていないプレーン状の導体パターンに対向することとなるので、信号線２６０の信号のリターン経路を確保することができる。特に、第２実施形態では、信号線２６０に対向する導体パターンがグラウンドパターン２５２ＧＡであるので、信号のリターン経路を安定して確保することができる。

第２実施形態では、電源パターン２５１ＶＡ，２５２ＶＡ及びグラウンドパターン２５１ＧＡ，２５２ＧＡの形状、並びに電源ヴィア２７２Ｖおよびグラウンドヴィア２７２Ｇの配列が、上記第１実施形態と異なる。

図５（ａ）は第２実施形態におけるプリント配線板の第１導体層の上面図である。図５（ｂ）は第２実施形態におけるプリント配線板の第２導体層の上面図である。

プリント配線板２００ＡをＺ方向から見て、電源パターン２５１ＶＡとグラウンドパターン２５２ＧＡとの対向部分２８１ＶＡ，２８２ＧＡがそれぞれ凹凸状に形成されている。また、グラウンドパターン２５１ＧＡと電源パターン２５２ＶＡとの対向部分２８１ＧＡ，２８２ＶＡがそれぞれ凹凸状に形成されている。

第２実施形態では、図５（ａ）に示すように、電源パターン２５１ＶＡの対向部分２８１ＶＡが、１つ以上（図５（ａ）では２つ）の凸部２９１ＶＡ及び１つ以上（図５（ａ）では１つ）の凹部２９１ＶＢで形成されている。

また、グラウンドパターン２５２ＧＡの対向部分２８２ＧＡが、１つ以上（図５（ａ）では１つ）凸部２９２ＧＡ及び１つ以上（図５（ａ）では２つ）凹部２９２ＧＢからで形成されている。そして、凸部２９１ＶＡと凹部２９２ＧＢとが対向し、凹部２９１ＶＢと凸部２９２ＧＡとが対向するよう電源パターン２５１ＶＡとグラウンドパターン２５２ＧＡとが配置されている。

また、図５（ｂ）に示すように、グラウンドパターン２５１ＧＡの対向部分２８１ＧＡが、１つ以上の（図５（ｂ）では１つ）凸部２９１ＧＡ及び１つ以上の（図５（ｂ）では２つ）凹部２９１ＧＢで形成されている。また、電源パターン２５２ＶＡの対向部分２８２ＶＡが、１つ以上（図５（ｂ）では２つ）の凸部２９２ＶＡ及び１つ以上の（図５（ｂ）では１つ）の凹部２９２ＶＢで形成されている。そして、凸部２９１ＧＡと凹部２９２ＶＢとが対向し、凹部２９１ＧＢと凸部２９２ＶＡとが対向するようグラウンドパターン２５１ＧＡと電源パターン２５２ＶＡとが配置されている。

これにより、電源パターン２５１ＶＡの凸部２９１ＶＡと電源パターン２５２ＶＡの凸部２９２ＶＡとがＺ方向から見て重なり合う部分となっている。また、グラウンドパターン２５１ＧＡの凸部２９１ＧＡとグラウンドパターン２５２ＧＡの凸部２９２ＧＡとがＺ方向から見て重なり合う部分となっている。

そして、電源パターン２５１ＶＡの凸部２９１ＶＡと電源パターン２５２ＶＡの凸部２９２ＶＡとが２つ以上の電源ヴィア２７２Ｖで接続されている。また、グラウンドパターン２５１ＧＡの凸部２９１ＧＡとグラウンドパターン２５２ＧＡの凸部２９２ＧＡとが２つ以上のグラウンドヴィア２７２Ｇで接続されている。

第１実施形態では、Ｚ方向から見て、１つの電源ヴィア２７２Ｖと１つのグラウンドヴィア２７２Ｇとを直線上に交互に配置している。これに対し、第２実施形態では、２つ以上の電源ヴィア２７２Ｖ、２つ以上のグラウンドヴィア２７２Ｇをそれぞれ１組とし、１組の電源ヴィア２７２Ｖと、１組のグラウンドヴィア２７２Ｇとを、Ｙ方向に延びる直線上に交互に配置している。

また、隣接する２つの電源ヴィア２７２Ｖ，２７２Ｖの間隔が、隣接する電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇとの間隔以下となるように各ヴィアが配置されている。また、隣接する２つのグラウンドヴィア２７２Ｇ，２７２Ｇの間隔が、隣接する電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇとの間隔以下となるように各ヴィアが配置されている。

第２実施形態によれば、それぞれ別の層２０２Ａ，２０３Ａに配置された電源パターン２５１ＶＡと電源パターン２５２ＶＡとが、電源ヴィア２７２Ｖで接続されている。また、それぞれ別の層２０２Ａ，２０３Ａに配置されたグラウンドパターン２５１ＧＡとグラウンドパターン２５２ＧＡとが、グラウンドヴィア２７２Ｇで接続されている。

よって、半導体パッケージ３００にて発生した電源ノイズがバイパス回路６００側に流れにくくなり、半導体パッケージ３００にて発生した電源ノイズをバイパス回路５００により効果的に低減することができる。これにより、半導体パッケージ３００と半導体パッケージ４００との間で通信される信号のジッタを低減することができる。

更に、第２実施形態では、凸部２９１ＶＡ，２９２ＶＡ同士を２つ以上の電源ヴィア２７２Ｖで接続したので、隣接する２つの電源ヴィア２７２Ｖ，２７２Ｖ間の相互インダクタンスが正の値となる。また、凸部２９１ＧＡ，２９２ＧＡ同士を２つ以上のグラウンドヴィア２７２Ｇで接続したので、隣接する２つのグラウンドヴィア２７２Ｇ，２７２Ｇ間の相互インダクタンスが正の値となる。したがって、半導体パッケージ３００とバイパス回路６００との間の経路のインダクタンスが高められ、半導体パッケージ３００にて発生した電源ノイズをバイパス回路５００により効果的に低減することができ、信号のジッタを効果的に低減することができる。

更に、第２実施形態では、隣接する電源ヴィア２７２Ｖ，２７２Ｖ間の間隔ｌｖｖが、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇとの間隔ｌｖｇ以下（ｌｖｖ≦ｌｖｇ）に各ヴィアが配置されている。これにより、半導体パッケージ３００とバイパス回路６００との間の経路の相互インダクタンスが更に高まる。同様に、隣接するグラウンドヴィア２７２Ｇ，２７２Ｇ間の間隔ｌｇｇが、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇとの間隔ｌｖｇ以下（ｌｇｇ≦ｌｖｇ）に各ヴィアが配置されている。これにより、半導体パッケージ３００とバイパス回路６００との間の経路の相互インダクタンスが更に高まる。これにより、第２実施形態では、Ｌ_{ｖｄｄ＿ｖｉａ}＋Ｌ_{ｇｎｄ＿ｖｉａ}＋２Ｍのヴィアのインダクタンスをより効果的に高めることができるので、全体のインダクタンスＬ_{ｔｏｔａｌ}が高くなる。

したがって、半導体パッケージ３００にて発生した電源ノイズをバイパス回路５００により効果的に低減することができ、信号のジッタをより効果的に低減することができる。

このように、第２実施形態では、電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇの自己インダクタンスと、ヴィア間の相互インダクタンスによって、第１実施形態よりも効果的にインダクタンスを高めることができる。もしくは、第１実施形態よりも電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇの数を少なくすることができ、プリント配線板２００Ａの面積を小さくできるので、プリント回路板１００Ａを小型化することができる。

ここで、コンピュータシミュレーションによって、プリント回路板１００の効果を確認した。電源インピーダンスのシミュレーションには、Ｃａｄｅｎｃｅ社製のＰｏｗｅｒＳＩを用いた。ジッタのシミュレーションには、Ｓｙｎｏｐｓｙｓ社製のＨＳＰＩＣＥを用いた。プリント配線板２００Ａの層構成は、第１実施形態（表１参照）と同様とした。

ヴィア穴径は０．４［ｍｍ］とした。内層２０２Ａの電源パターン２５１ＶＡ及び内層２０３Ａの電源パターン２５２ＶＡのサイズは、縦３２［ｍｍ］、横３０［ｍｍ］とした。半導体パッケージ３００をプリント配線板２００Ａの内層２０２Ａ及び内層２０３Ａに対してＺ方向に投影した領域には、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇが、それぞれ１６個ずつ配置されている構成とした。

投影領域に配置される電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇは、ＢＧＡのボールパッド間に配置することを想定し、１［ｍｍ］間隔で配置した。

電源パターンの凸部２９１ＶＡと凸部２９２ＶＡとを隣接する２つの電源ヴィア２７２Ｖで接続した。また、グラウンドパターンの凸部２９１ＧＡと凸部２９２ＧＡとを隣接する２つのグラウンドヴィア２７２Ｇで接続した。半導体パッケージ４００の近傍に配置される電源ヴィア２７３Ｖとグラウンドヴィア２７３Ｇはそれぞれ４０個配置されている構成とした。

図６（ａ）は、第２実施形態のプリント回路板１００Ａと比較例のプリント回路板１００Ｘの電源インピーダンスをシミュレーションした結果を示すグラフである。比較例のインダクタンスが１００［ｐＨ］であるに対して、第２実施形態では２５６［ｐＨ］であった。したがって、第２実施形態では、インダクタンスを１５６［ｐＨ］高めることができた。即ち、給電経路の変化を防止するために、経路ＺＸ２のインピーダンスを高めることができた。

図６（ｂ）は、第２実施形態のプリント回路板１００Ａと比較例のプリント回路板１００Ｘのジッタをシミュレーションした結果を示すグラフである。半導体パッケージ４００として、ＤＤＲ３−１３３３を想定した波形シミュレーションにおいて、半導体パッケージ３００の信号端子（送信端子）３００Ｓにおけるジッタを測定した。ジッタの観測電圧は、電源電圧の半分とした。比較例では７３［ｐｓｅｃ］であり、第２実施形態では６０［ｐｓｅｃ］であった。第１実施形態よりも電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇの少ない第２実施形態の電源構造によって、ジッタを１３［ｐｓｅｃ］（１８［％］）低減することができた。つまり、第２実施形態では、相互インダクタンスの活用によって、第１実施形態よりも少ないヴィア数で、第１実施形態と同様のジッタの低減効果を確認することができた。

以上、第２実施形態によれば、プリント配線板２００Ａの内層２０２Ａと内層２０３Ａに交互に配置した電源パターン２５１ＶＡ，２５２ＶＡ間、グラウンドパターン２５１ＧＡ，２５２ＧＡ間をヴィア２７２Ｖ，２７２Ｇで接続した電源構造としている。これによって、第１実施形態と同様、給電経路の変化を防止することができる。そのため、比較例よりもジッタを低減することができる。さらに、第２実施形態によれば、ヴィア間の相互インダクタンスを用いることで、第１実施形態よりもヴィア数を削減することができ、プリント回路板１００Ａを小型化することができる。

［第３実施形態］
次に、本発明の第３実施形態に係るプリント回路板について説明する。図７は、第３実施形態に係るプリント回路板を示す模式図である。なお、第３実施形態において、第１実施形態と同様の構成につては、同一符号を付して説明を省略する。

図７に示すように、プリント回路板１００Ｂは、プリント配線板２００Ｂと、第１実施形態と同様、半導体パッケージ３００，４００及びバイパス回路５００，６００とを備えている。半導体パッケージ３００，４００及びバイパス回路５００，６００は、プリント配線板２００Ｂに実装されている。

プリント配線板２００Ｂは、導体層が複数ある多層プリント配線板であり、第３実施形態では、表層２０１Ｂ、内層２０２Ｂ、内層２０３Ｂ及び表層２０４Ｂからなる４層の導体層を有する４層基板である。なお、表層２０１Ｂ，２０４Ｂ上には、不図示のソルダーレジストが形成されている。内層２０２Ｂは、表層２０１Ｂに絶縁体層を介して隣接する導体層（第１導体層）である。内層２０３Ｂは、内層２０２Ｂに絶縁体層を介して隣接する導体層（第２導体層）である。

表層２０１Ｂには、半導体パッケージ３００，４００が実装され、第１実施形態と同様、半導体パッケージ３００の信号端子３００Ｓと半導体パッケージ４００の信号端子４００Ｓとを電気的に接続する信号線２６０が形成されている。なお、第３実施形態では、信号線２６０が表層２０１Ｂのみに形成されているが、他の層に跨って形成されていてもよい。

バイパス回路５００は、表層２０１Ｂ，２０４Ｂのうちいずれかの層、第３実施形態では表層２０４Ｂに実装されている。バイパス回路６００は、表層２０１Ｂ，２０４Ｂのうちいずれかの層、第３実施形態では表層２０１Ｂに実装されている。バイパス回路５００は、半導体パッケージ３００の近傍、即ちＺ方向から見て半導体パッケージ３００と重なる位置に配置されている。バイパス回路６００は、半導体パッケージ４００の近傍、即ち半導体パッケージ４００に隣接して配置されている。

プリント配線板２００Ｂの内層２０２Ｂには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第１電源パターン）２５１ＶＢが形成されている。さらに、プリント配線板２００Ｂの内層２０３Ｂには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第１グラウンドパターン）２５１ＧＢが形成されている。

また、プリント配線板２００Ｂの内層２０２Ｂには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第２グラウンドパターン）２５２ＧＢが形成されている。更に、プリント配線板２００Ｂの内層２０３Ｂには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第２電源パターン）２５２ＶＢが形成されている。

更に、プリント配線板２００Ｂの内層２０２Ｂには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第３電源パターン）２５３ＶＢが形成されている。また、プリント配線板２００Ｂの内層２０３Ｂには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第３グラウンドパターン）２５３ＧＢが形成されている。

プリント配線板２００Ｂの内層２０２Ｂにおいて、電源パターン２５１ＶＢとグラウンドパターン２５２ＧＢとは、ショートしないよう間隔をあけて隣接して配置されている。また、内層２０２Ｂにおいて、グラウンドパターン２５２ＧＢと電源パターン２５３ＶＢとは、ショートしないよう間隔をあけて隣接して配置されている。

また、プリント配線板２００Ｂの内層２０３Ｂにおいて、グラウンドパターン２５１ＧＢと電源パターン２５２ＶＢとは、ショートしないよう間隔をあけて隣接して配置されている。また、プリント配線板２００Ｂの内層２０３Ｂにおいて、電源パターン２５２ＶＢとグラウンドパターン２５３ＧＢとは、ショートしないよう間隔をあけて隣接して配置されている。

電源パターン２５１ＶＢ及びグラウンドパターン２５１ＧＢは、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。即ち、電源パターン２５１ＶＢは、半導体パッケージ３００をＺ方向に内層２０２Ｂに投影した投影領域を含むように形成され、グラウンドパターン２５１ＧＢは、半導体パッケージ３００をＺ方向に内層２０３Ｂに投影した投影領域を含むように形成されている。つまり、電源パターン２５１ＶＢとグラウンドパターン２５１ＧＢとは、Ｚ方向から見て重なる位置に配置されている。

また、電源パターン２５３ＶＢ及びグラウンドパターン２５３ＧＢは、Ｚ方向から見て半導体パッケージ４００と重なる位置に配置されている。即ち、電源パターン２５３ＶＢは、半導体パッケージ４００をＺ方向に内層２０２Ｂに投影した領域を含むように形成され、グラウンドパターン２５３ＧＢは、半導体パッケージ４００をＺ方向に内層２０３Ｂに投影した領域を含むように形成されている。つまり、電源パターン２５３ＶＢとグラウンドパターン２５３ＧＢとは、Ｚ方向から見て重なる位置に配置されている。

また、電源パターン２５２ＶＢ及びグラウンドパターン２５２ＧＢは、Ｚ方向から見て、信号線２６０と重なる位置に配置されている。したがって、電源パターン２５２Ｖ及びグラウンドパターン２５２Ｇは、Ｚ方向から見て、半導体パッケージ３００の一部及び半導体パッケージ４００の一部と重なり、信号線２６０の全部と重なるように形成されている。

このように、信号線２６０が分断されていないプレーン状の導体パターンに対向することとなるので、信号線２６０の信号のリターン経路を確保することができる。特に、第３実施形態では、信号線２６０に対向する導体パターンがグラウンドパターン２５２ＧＢであるので、信号のリターン経路を安定して確保することができる。

プリント配線板２００Ｂには、半導体パッケージ３００の電源端子３００Ｖとバイパス回路５００の電源側端子５００Ｖとを電気的に導通させる第１電源ヴィアである、第１実施形態と同様の電源ヴィア２７１Ｖが形成されている。またプリント配線板２００Ｂには、半導体パッケージ３００のグラウンド端子３００Ｇとバイパス回路５００のグラウンド側端子５００Ｇとを電気的に導通させる第１グラウンドヴィアである、第１実施形態と同様のグラウンドヴィア２７１Ｇが形成されている。電源ヴィア２７１Ｖ及びグラウンドヴィア２７１Ｇは、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。

電源ヴィア２７１Ｖは、電源パターン２５１ＶＢに接続されており、グラウンドパターン２５１ＧＢに非接触状態でグラウンドパターン２５１ＧＢを貫通している。グラウンドヴィア２７１Ｇは、グラウンドパターン２５１ＧＢに接続されており、電源パターン２５１ＶＢに非接触状態で電源パターン２５１ＶＢを貫通している。

内層２０２Ｂの電源パターン２５１ＶＢと内層２０３Ｂの電源パターン２５２ＶＢとは、第１実施形態と同様、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。また、内層２０３Ｂのグラウンドパターン２５１ＧＢと内層２０２Ｂのグラウンドパターン２５２ＧＢとは、第１実施形態と同様、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。

プリント配線板２００Ｂには、Ｚ方向から見た電源パターン２５１ＶＢと電源パターン２５２ＶＢとの重なり合う部分を接続する、第１実施形態と同様の電源ヴィア２７２Ｖが形成されている。また、プリント配線板２００Ｂには、Ｚ方向から見たグラウンドパターン２５１ＧＢとグラウンドパターン２５２ＧＢとの重なり合う部分を接続する、第１実施形態と同様のグラウンドヴィア２７２Ｇが形成されている。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇはそれぞれ複数形成されている。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇは、Ｚ方向から見て、半導体パッケージ３００と重なる位置に配置されている。

また、プリント配線板２００Ｂには、半導体パッケージ４００の電源端子４００Ｖとバイパス回路６００の電源側端子６００Ｖとを電気的に導通させる第３電源ヴィアである電源ヴィア２７３Ｖが形成されている。またプリント配線板２００Ｂには、半導体パッケージ４００のグラウンド端子４００Ｇとバイパス回路６００のグラウンド側端子６００Ｇとを電気的に導通させる第３グラウンドヴィアであるグラウンドヴィア２７３Ｇが形成されている。

電源ヴィア２７３Ｖは、電源パターン２５３ＶＢに接続されており、グラウンドパターン２５３ＧＢに非接触状態でグラウンドパターン２５３ＧＢを貫通している。グラウンドヴィア２７３Ｇは、グラウンドパターン２５３ＧＢに接続されており、電源パターン２５３ＶＢに非接触状態で電源パターン２５３ＶＢを貫通している。

内層２０３Ｂの電源パターン２５２ＶＢと内層２０２Ｂの電源パターン２５３ＶＢとは、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。また、内層２０２Ｂのグラウンドパターン２５２ＧＢと内層２０３Ｂのグラウンドパターン２５３ＧＢとは、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。

プリント配線板２００Ｂには、Ｚ方向から見た電源パターン２５２ＶＢと電源パターン２５３ＶＢとの重なり合う部分を接続する、第４電源ヴィアである電源ヴィア２７４Ｖが形成されている。また、プリント配線板２００Ｂには、Ｚ方向から見たグラウンドパターン２５２ＧＢとグラウンドパターン２５３ＧＢとの重なり合う部分を接続する、第４グラウンドヴィアであるグラウンドヴィア２７４Ｇが形成されている。電源ヴィア２７４Ｖ及びグラウンドヴィア２７４Ｇはそれぞれ複数形成されている。

なお、電源パターン２５１ＶＢとグラウンドパターン２５２ＧＢとの対向部分２８１ＶＢ，２８２ＧＢの構成、及びグラウンドパターン２５１ＧＢと電源パターン２５２ＶＢとの対向部分２８１ＧＢ，２８２ＶＢの構成は、第１実施形態と同様である。また、グラウンドパターン２５２ＧＢと電源パターン２５３ＶＢとの対向部分２８３ＧＢ，２８４ＶＢの構成、及び電源パターン２５２ＶＢとグラウンドパターン２５３ＧＢとの対向部分２８３ＶＢ，２８４ＧＢの構成も同様である。

つまり、これら対向部分は、第１実施形態と同様、複数の凸部及び複数の凹部からなる櫛歯状に形成されている。そして、第１実施形態と同様、Ｚ方向から見て重なる電源パターンの凸部同士、グラウンドパターンの凸部同士がそれぞれ１つの電源ヴィア２７２Ｖ（２７４Ｖ）、１つのグラウンドヴィア２７２Ｇ（２７４Ｇ）で接続されている。

第３実施形態によれば、内層２０２Ｂと内層２０３Ｂに交互に配置した電源パターン間をヴィア２７２Ｖ，２７４Ｖで接続し、内層２０２Ｂと内層２０３Ｂに交互に配置したグラウンドパターン間をヴィア２７２Ｇ，２７４Ｇで接続した電源構造としている。したがって、第１実施形態よりも、半導体パッケージ３００とバイパス回路６００との間の経路が長くなるためインダクタンスが高くなる。したがって、第１実施形態よりも半導体パッケージ３００で発生した電源ノイズがバイパス回路６００に流れにくくなり、より効果的にバイパス回路５００で電源ノイズを減衰させることができる。これにより、より効果的に信号のジッタを低減することができる。

なお、電源パターンとグランドパターンの対向部分の構成を第１実施形態と同様の構成としたが、第２実施形態と同様、Ｚ方向から見て重なる凸部同士を複数のヴィアで接続するように構成してもよい。

本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。また、本発明の実施形態に記載された効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、本発明の実施形態に記載されたものに限定されない。

第１〜第３実施形態では、表層２０１，２０１Ａ，２０１Ｂに隣接する内層２０２，２０２Ａ，２０２Ｂが第１導体層であり、この内層に隣接する内層２０３，２０３Ａ，２０３Ｂが第２導体層である場合について説明したがこれに限定するものではない。表層に隣接するのが第２導体層であってもよいし、表層と第１導体層（又は第２導体層）との間に別の導体層があってもよいし、第１導体層と第２導体層との間に別の導体層があってもよい。例えば、第１〜第３実施形態の電源パターンとグラウンドパターンとの配置を、内層２０２，２０２Ａ，２０２Ｂと内層２０３，２０３Ａ，２０３Ｂとの間で入れ換えてもよい。

また、第１、第３実施形態では、対向部分の凸部と凹部の数が複数の場合について説明したが、これに限定するものではなく、凸部又は凹部が１つの場合であってもよい。例えば、各対向部分の凸部及び凹部が１つであってもよい。また、例えば一方の対向部分の凸部が１つで凹部が２つ、他方の対向部分の凹部が１つで凸部が２つであってもよい。

同様に、第２実施形態では、一方の対向部分の凸部が１つで凹部が２つ、他方の対向部分の凹部が１つで凸部が２つの場合について説明したが、これに限定するものではない。例えば、各対向部分の凸部及び凹部が１つであってもよく、また、各対向部分の凹部及び凸部が複数であってもよい。

１００…プリント回路板、２００…プリント配線板、２０２…内層（第１導体層）、２０３…内層（第２導体層）、２５１Ｇ…グラウンドパターン（第１グラウンドパターン）、２５１Ｖ…電源パターン（第１電源パターン）、２５２Ｇ…グラウンドパターン（第２グラウンドパターン）、２５２Ｖ…電源パターン（第２電源パターン）、２７１Ｇ…グラウンドヴィア（第１グラウンドヴィア）、２７１Ｖ…電源ヴィア（第１電源ヴィア）、２７２Ｇ…グラウンドヴィア（第２グラウンドヴィア）、２７２Ｖ…電源ヴィア（第２電源ヴィア）、３００…半導体パッケージ（第１半導体装置）、４００…半導体パッケージ（第２半導体装置）、５００…バイパス回路（第１バイパス回路）、６００…バイパス回路（第２バイパス回路）

Claims

電源端子及びグラウンド端子を有する第１半導体装置と、
前記第１半導体装置の電源端子に電気的に導通する電源側端子、及び前記第１半導体装置のグラウンド端子に電気的に導通するグラウンド側端子を有し、第１容量成分と第１抵抗成分とを含む第１バイパス回路と、
電源端子及びグラウンド端子を有し、前記第１半導体装置と通信する第２半導体装置と、
前記第２半導体装置の電源端子に電気的に導通する電源側端子、及び前記第２半導体装置のグラウンド端子に電気的に導通するグラウンド側端子を有し、第２容量成分と前記第１抵抗成分よりも電気抵抗値の低い第２抵抗成分とを含む第２バイパス回路と、
前記第１半導体装置、前記第２半導体装置、前記第１バイパス回路及び前記第２バイパス回路が実装された、複数の導体層を有するプリント配線板と、を備え、
前記プリント配線板には、
前記第１半導体装置の電源端子と前記第１バイパス回路の電源側端子とを電気的に導通させる第１電源ヴィアと、
前記複数の導体層のうち第１導体層であって、前記プリント配線板の表面に垂直な方向から見て、前記第１半導体装置と重なる位置に配置され、前記第１電源ヴィアに接続された第１電源パターンと、
前記第１半導体装置のグラウンド端子と前記第１バイパス回路のグラウンド側端子とを電気的に導通させる第１グラウンドヴィアと、
前記複数の導体層のうち前記第１導体層とは異なる第２導体層であって、前記垂直な方向から見て、前記第１半導体装置と重なる位置に配置され、前記第１グラウンドヴィアに接続された第１グラウンドパターンと、
前記第１導体層であって、前記垂直な方向から見て前記第１グラウンドパターンの一部と重なるように、前記第１電源パターンと間隔をあけて配置され、前記第２半導体装置のグラウンド端子及び前記第２バイパス回路のグラウンド側端子と電気的に導通する第２グラウンドパターンと、
前記第２導体層であって、前記垂直な方向から見て前記第１電源パターンの一部と重なるように、前記第１グラウンドパターンと間隔をあけて配置され、前記第２半導体装置の電源端子及び前記第２バイパス回路の電源側端子と電気的に導通する第２電源パターンと、
前記垂直な方向から見た前記第１電源パターンと前記第２電源パターンとの重なり合う部分を接続する第２電源ヴィアと、
前記垂直な方向から見た前記第１グラウンドパターンと前記第２グラウンドパターンとの重なり合う部分を接続する第２グラウンドヴィアと、が形成されているプリント回路板。
前記垂直な方向から見て、前記第１電源パターンと前記第２グラウンドパターンとの対向部分がそれぞれ凹凸状に形成され、前記第１グラウンドパターンと前記第２電源パターンとの対向部分がそれぞれ凹凸状に形成され、
前記第１電源パターンの凸部と前記第２電源パターンの凸部とが前記垂直な方向から見て重なり合い、前記第１グラウンドパターンの凸部と前記第２グラウンドパターンの凸部とが前記垂直な方向から見て重なり合うように、前記第１電源パターンと前記第２グラウンドパターンの凸部と凹部が対向し、前記第１グラウンドパターンと前記第２電源パターンの凹部と凹部が対向しており、
前記第１電源パターンの凸部と前記第２電源パターンの凸部とが前記第２電源ヴィアで接続されており、前記第１グラウンドパターンの凸部と前記第２グラウンドパターンの凸部とが前記第２グラウンドヴィアで接続されている請求項１に記載のプリント回路板。
前記第１電源パターンと前記第２グラウンドパターンとの対向部分、及び前記第１グラウンドパターンと前記第２電源パターンとの対向部分が、複数の凹部及び複数の凸部からなる櫛歯状に形成されており、
前記第１電源パターンの複数の凸部と前記第２電源パターンの複数の凸部とが複数の前記第２電源ヴィアで接続されている請求項２に記載のプリント回路板。
隣接する２つの前記第２電源ヴィアの間隔が、隣接する前記第２電源ヴィアと前記第２グラウンドヴィアとの間隔以下である請求項３に記載のプリント回路板。
前記第１電源パターンと前記第２グラウンドパターンとの対向部分、及び前記第１グラウンドパターンと前記第２電源パターンとの対向部分が、複数の凹部及び複数の凸部からなる櫛歯状に形成されており、
前記第１グラウンドパターンの複数の凸部と前記第２グラウンドパターンの複数の凸部とが複数の前記第２グラウンドヴィアで接続されている請求項２乃至４のいずれか１項に記載のプリント回路板。
隣接する２つの前記第２グラウンドヴィアの間隔が、隣接する前記第２電源ヴィアと前記第２グラウンドヴィアとの間隔以下である請求項５に記載のプリント回路板。
前記第１半導体装置と前記第２半導体装置とが、前記プリント配線板に形成された信号線で接続されており、
前記垂直な方向から見て、前記第２電源パターン及び前記第２グラウンドパターンが前記信号線と重なる位置に配置されている請求項１乃至６のいずれか１項に記載のプリント回路板。
前記プリント配線板には、
前記第２半導体装置の電源端子と前記第２バイパス回路の電源側端子とを電気的に導通させる第３電源ヴィアと、
前記第２半導体装置のグラウンド端子と前記第２バイパス回路のグラウンド側端子とを電気的に導通させる第３グラウンドヴィアと、が形成されており、
前記第２電源パターンが、前記垂直な方向から見て前記第２半導体装置と重なる位置に配置されて、前記第３電源ヴィアに接続され、
前記第２グラウンドパターンが、前記垂直な方向から見て前記第２半導体装置と重なる位置に配置されて、前記第３グラウンドヴィアに接続されている請求項１乃至７のいずれか１項に記載のプリント回路板。
前記プリント配線板には、
前記第２半導体装置の電源端子と前記第２バイパス回路の電源側端子とを電気的に導通させる第３電源ヴィアと、
前記第１導体層であって、前記垂直な方向から見て前記第２半導体装置と重なり、且つ前記第２電源パターンの一部と重なる位置に、前記第２グラウンドパターンと間隔をあけて配置され、前記第３電源ヴィアに接続された第３電源パターンと、
前記第２半導体装置のグラウンド端子と前記第２バイパス回路のグラウンド側端子とを電気的に導通させる第３グラウンドヴィアと、
前記第２導体層であって、前記垂直な方向から見て前記第２半導体装置と重なり、且つ前記第２グラウンドパターンの一部と重なる位置に、前記第２電源パターンと間隔をあけて配置され、前記第３グラウンドヴィアに接続された第３グラウンドパターンと、
前記垂直な方向から見た前記第２電源パターンと前記第３電源パターンとの重なり合う部分を接続する第４電源ヴィアと、
前記垂直な方向から見た前記第２グラウンドパターンと前記第３グラウンドパターンとの重なり合う部分を接続する第４グラウンドヴィアと、が形成されている請求項１乃至７のいずれか１項に記載のプリント回路板。
前記第１バイパス回路が、コンデンサと前記コンデンサに直列接続された抵抗器とで構成されている請求項１乃至９のいずれか１項に記載のプリント回路板。
前記第２バイパス回路が、コンデンサで構成されている請求項１乃至１０のいずれか１項に記載のプリント回路板。
前記第１半導体装置がメモリコントローラであり、前記第２半導体装置がメモリデバイスである請求項１乃至１１のいずれか１項に記載のプリント回路板。