JP6385074B2 - プリント回路板及び電子機器 - Google Patents

Description

本発明は、半導体装置と該半導体装置が実装されたプリント配線板とを有するプリント回路板、及びプリント回路板を備えた電子機器に関する。

近年の電子機器の高機能・高性能化に伴い、プリント配線板に搭載される半導体集積回路等の半導体装置の各信号出力端子から出力される電気信号（デジタル信号）は高速化している。電気信号が高速化すると、様々なノイズによって信号の伝搬時間のばらつき（ジッタ）が顕在化し、電気信号伝送の誤動作リスクが増加する。中でも、半導体装置が有する複数のバッファ回路で電気信号の論理レベルの切り替えが同じタイミングで行われると、バッファ回路の電源電位変動が発生し、その影響で発生する電気信号のジッタ、いわゆる同時スイッチングノイズジッタが問題になっている。

この電源電位変動は、電源装置（例えば電池）から半導体装置までの電源経路のインダクタンス成分により発生することが知られている。そこで、これを解決する方法として、プリント配線板に実装されている半導体装置の近傍に半導体装置に繋がる電源導体とグランド導体との間にバイパスコンデンサを接続する方法が提案されている（特許文献１参照）。バイパスコンデンサには、電源装置により直流電圧が印加されて充電されることとなるので、バイパスコンデンサは半導体装置の電源として機能する。バイパスコンデンサから半導体装置までの電源経路長は、電源装置から半導体装置までの電源経路長よりも短いので、その分、電源経路のインダクタンスも小さい。したがって、バイパスコンデンサから給電することで、半導体装置における電源電位変動を抑制することができる。

ところで、バイパスコンデンサを接続する場合であっても、バイパスコンデンサから半導体装置までの電源経路のインダクタンス成分も、電気信号の高速化により問題となることがあった。そこで、特許文献１では、バイパスコンデンサを電源導体とグランド導体との間に複数並列接続することで、電源線の実効的なインダクタンスを低減し、電源電位変動を更に抑制している。

特開２００５−２７７１１５号公報

しかし、従来の技術では、デジタル信号の高速化が進むほど、電源電位変動を迅速に減衰させる必要があり、そのためには、並列接続するバイパスコンデンサの実装数を増やすことで、インダクタンス成分を低減させる必要があった。ところが、バイパスコンデンサは、電源経路を短くするために半導体装置の近傍に実装する必要があり、バイパスコンデンサを実装する領域は限られている。更に、プリント配線板には、バイパスコンデンサの他にも、他の部品や信号配線も配置されるため、これらを配置する領域も確保しなければならない。そのためバイパスコンデンサを増やすにも限界があった。

そこで、本発明は、少ない素子数で同時スイッチングノイズを効果的に低減させることができ、もってデジタル信号のジッタを低減させることができるプリント回路板、及びプリント回路板を備えた電子機器を提供することを目的とする。

本発明のプリント回路板は、プリント配線板と、電源端子、グランド端子及び複数の信号出力端子を有し、前記プリント配線板の第１面に配置された半導体装置と、前記プリント配線板の前記第１面とは反対側の第２面に配置された、前記電源端子と前記グランド端子との間に接続された容量素子、及び前記容量素子に直列接続された抵抗素子とを有し、前記プリント配線板の前記第１面に垂直な方向から、前記半導体装置を前記第２面に投影したときの投影領域内に、前記容量素子および前記抵抗素子からなる直列回路が複数配置されていることを特徴とする。

また、本発明のプリント回路板は、プリント配線板と、電源端子、グランド端子及び複数の信号出力端子を有し、前記プリント配線板に実装された半導体装置と、前記プリント配線板に実装され、前記電源端子と前記グランド端子との間に接続され、前記半導体装置へ給電する容量素子、及び前記プリント配線板に実装され、前記容量素子に直列接続され、前記各信号出力端子から出力されるデジタル信号のスイッチング時の前記電源端子の電位変動を減衰させる抵抗素子を有する複数の直列回路と、を備えることを特徴とする。

本発明によれば、同時スイッチングノイズによるジッタを低減させるのに必要な対策素子の実装面積を、抵抗素子と容量素子の直列回路を複数備えることで、容量素子のみを用いた場合に比して素子の数を減らすことができ、実装面積を小さくすることができる。換言すれば、限られた実装面積で同時スイッチングノイズによるジッタを効果的に低減させることができる。

第１実施形態に係るプリント回路板を説明するための図である。 第１実施形態に係るプリント回路板を説明するための図である。 デジタル信号にジッタが発生する原理を説明するための図である。 シミュレーション結果を示す信号波形のアイパターン波形図である。 第２実施形態に係るプリント回路板を説明するための図である。 第３実施形態に係るプリント回路板を説明するための図である。 導体パターンと接続導体パターンとの成す角に対する全体のインダクタンスの関係を示すグラフである。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板を説明するための図である。図１（ａ）はプリント回路板の側面図、図１（ｂ）はプリント回路板の底面図、図１（ｃ）はプリント回路板の断面模式図である。図２は、本発明の第１実施形態に係るプリント回路板を説明するための図であり、図２（ａ）はプリント回路板の底面拡大図、図２（ｂ）はプリント回路板の等価回路図、図２（ｃ）はプリント回路板の別の例を示す底面拡大図である。

図１（ａ）に示すように、プリント回路板１００は、プリント配線板２００と、半導体装置である半導体集積回路３００と、半導体集積回路３００の電源電位変動を抑制するための直列回路群４００と、を備えている。また、図１（ｃ）に示すようにプリント回路板１００は、半導体装置である半導体集積回路５００を備えている。半導体集積回路３００は、例えばＡＳＩＣ等の制御装置であり、デジタル信号（電気信号）を出力する出力回路（バッファ回路）３５０（図２（ｂ））を複数有している。半導体集積回路５００は、メモリ等の記憶装置であり、デジタル信号（電気信号）を入力する入力回路５５０（図２（ｂ））を複数有する。

プリント配線板２００は、複数の導体層が絶縁体層を介して積層された多層のプリント配線板である。プリント配線板２００には、半導体集積回路３００，５００及び直列回路群４００が実装されている。具体的に説明すると、プリント配線板２００は、第１表層（導体層）である第１面（表面）２０１と、表面２０１とは反対側の第２表層（導体層）である第２面（表面）２０２とを有している。表面２０１に半導体集積回路３００及び半導体集積回路５００が配置され、表面２０２に直列回路群４００が配置されている。

半導体集積回路３００は、電源端子３１１、グランド端子３１２又は信号出力端子３１３である半田ボール３０１を複数有している。つまり、複数の半田ボール３０１には、複数の電源端子３１１、複数のグランド端子３１２、及び複数の信号出力端子３１３が含まれている。そして、各半田ボール３０１は、半導体集積回路３００の各出力回路３５０の電源端子、グランド端子又は信号出力端子として機能している。半導体集積回路３００は、プリント配線板２００の表面２０１に複数の半田ボール（端子）３０１で接合されている。

半導体集積回路３００は、半導体パッケージであり、例えば１．０［ｍｍ］ピッチで３２［ｍｍ］角のフルマトリックスタイプのＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）半導体パッケージである。即ち、半田ボール３０１はアレイ状に配列されている。

半導体集積回路３００の各出力回路３５０は、半導体スイッチング素子を有しており、電源端子３１１及びグランド端子３１２間に直流電圧が印加され、スイッチング動作により、信号出力端子３１３からデジタル信号を出力するよう構成されている。

半導体集積回路５００は、電源端子、グランド端子又は信号入力端子である半田ボール５０１を複数有している。半導体集積回路５００は、プリント配線板２００の表面２０１に複数の半田ボール（端子）５０１を介して接続されている。

なお、半導体集積回路３００，５００に直流電圧を印加して電力を供給する直流電源である電池等の電源装置Ｅ（図２（ｂ））が、プリント回路板１００（プリント配線板２００）に接続されている。

プリント配線板２００は、電源装置Ｅに接続される電源線２５１及びグランド線２５２を有しており、電源線２５１に半導体集積回路３００の電源端子３１１が、グランド線２５２に半導体集積回路３００のグランド端子３１２がそれぞれ接続されている。

直列回路群４００は、半導体集積回路５００に対して設けられたものであり、図２（ａ）に示すように、容量素子４０１と抵抗素子４０２とを直列接続してなる複数（図２（ａ）では３５個）の直列回路４１０で構成されている。容量素子４０１と抵抗素子４０２とは、導体パターン４０３で接続されている。導体パターン４０３は、直線状に延びる導体パターンである。

直列回路群４００は、図１（ａ）及び図１（ｂ）に示すように、プリント配線板２００の表面２０２であって、半導体集積回路３００を、表面２０１に垂直な方向（矢印Ｚ方向）に、表面２０２に投影したときの投影領域Ｒ０内に配置されている。

各直列回路４１０は、図１（ｃ）に示すように、一端が電源線２５１を構成する電源ヴィア導体２１１に接続され、他端がグランド線２５２を構成するグランドヴィア導体２１２に接続されている。これらヴィア導体２１１，２１２は、プリント配線板２００に形成されたスルーホールの内部に形成された導体である。電源ヴィア導体２１１の一端が半導体集積回路３００の電源端子３１１に接続され、他端が直列回路４１０の一端（電源端子）に接続されている。グランドヴィア導体２１２の一端が半導体集積回路３００のグランド端子３１２に接続され、他端が直列回路４１０の他端（グランド端子）に接続されている。

第１実施形態では、プリント配線板２００には、電源ヴィア導体２１１及びグランドヴィア導体２１２が複数形成されている。図２（ａ）では、電源ヴィア導体２１１及びグランドヴィア導体２１２がそれぞれ２１個図示されている。

複数の直列回路４１０は、格子状に配列されており、図２（ａ）中上下方向で互いに隣接する２つの直列回路４１０，４１０の導体パターン４０３，４０３の全体が相対している。このように、複数の直列回路４１０を格子状に整列させたことにより、これらに接続される電源ヴィア導体２１１及びグランドヴィア導体２１２も格子状に整列させることができ、製造が容易となる。

そして、複数（２１個）の電源ヴィア導体２１１のうち少なくとも１つ（図２（ａ）では１４個）の電源ヴィア導体２１１には、複数の直列回路のうち２以上の直列回路、図２（ａ）では２つの直列回路４１０が接続されている。同様に、複数（２１個）のグランドヴィア導体２１２のうち少なくとも１つ（図２（ａ）では１４個）のグランドヴィア導体２１２には、複数の直列回路のうち２以上の直列回路、図２（ａ）では２つの直列回路４１０が接続されている。

このように、１つの電源ヴィア導体２１１及び１つのグランドヴィア導体２１２を２つ以上の直列回路４１０で共用することにより、ヴィアの数を減らすことができる。

なお、第１実施形態では、抵抗素子４０２を電源ヴィア導体側（電源側）、容量素子４０１をグランドヴィア導体側（グランド側）に配置したが、図２（ｃ）に示すように、逆の配置であってもよい。

ここで、第１実施形態では、ヴィア導体２１１，２１２が格子状、具体的には長方形（正方形を含む）の格子状に配列されている。そして、複数（図２（ａ）では７個）の電源ヴィア導体２１１が、一方向（列方向：矢印Ｙ方向）に整列して配置されており、同様に、複数（図２（ａ）では７個）のグランドヴィア導体２１２が、一方向（列方向：矢印Ｙ方向）に整列して配置されている。これら矢印Ｙ方向に配列された複数の電源ヴィア導体２１１からなる電源ヴィア導体群と複数のグランドヴィア導体２１２からなるグランドヴィア導体群とが、矢印Ｙ方向と直交する方向（行方向：矢印Ｘ方向）に交互に配列されている。つまり、電源ヴィア導体２１１とグランドヴィア導体２１２とが矢印Ｘ方向に交互に配列されている。

そして、直列回路４１０は、構成する素子４０１，４０２が矢印Ｘ方向に配列されており、素子４０１，４０２同士が矢印Ｘ方向に延びる導体パターン４０３で接続されている。これら直列回路４１０は、電源ヴィア導体２１１と、矢印Ｘ方向に隣接するグランドヴィア導体２１２との間に配置されている。換言すると、電源ヴィア導体２１１の矢印Ｘ方向の両側に直列回路４１０が配置され、又はグランドヴィア導体２１２の矢印Ｘ方向の両側に直列回路４１０が配置されている。直列回路４１０の両端は、各ヴィア導体２１１，２１２に接続されている。ヴィア導体２１１，２１２及び直列回路４１０をこのような配列とすることで、半導体集積回路３００との接続構造も簡単となり、製造も容易となる。なお、ヴィア導体２１１，２１２の矢印Ｙ方向の配列は、構造が複雑になるが、電源ヴィア導体２１１とグランドヴィア導体２１２とを交互に配列してもよい。

直列回路群４００の直列回路４１０を構成する容量素子４０１はチップキャパシタ、抵抗素子４０２はチップ抵抗であり、各素子４０１，４０２は例えば１００５サイズである。

図１（ｂ）に示すように、半導体集積回路３００を表面２０２に投影した投影領域内には、直列回路群４００を構成する直列回路４１０が搭載される搭載領域Ｒ１と、搭載されない非搭載領域Ｒ２とがある。

搭載領域Ｒ１は、高速伝送回路用の直列回路４１０が搭載される搭載領域Ｒ１１、コア回路用の直列回路４１０が搭載される搭載領域Ｒ１２、低速伝送回路用の直列回路４１０が搭載される搭載領域Ｒ１３からなる。

非搭載領域Ｒ２を表面２０１に投影した領域にある半田ボール３０１は、信号用途のもの、即ちデジタル信号を出力する信号出力端子３１３である。なお、この領域にある半田ボール３０１に、デジタル信号を入力する信号入力端子が含まれていてもよい。一方、搭載領域Ｒ１を表面２０１に投影した領域にある半田ボール３０１は、電源端子３１１又はグランド端子３１２である。

非搭載領域Ｒ２には、半田ボール３０１（信号出力端子３１３）からのデジタル信号を引き出すためのヴィア導体（不図示）が形成されている。そのため、非搭載領域Ｒ２には、直列回路４１０は搭載されていない。なお、半導体集積回路３００の最外周に配置された半田ボール３０１（信号出力端子３１３）は、図１（ｃ）に示すように、半導体集積回路５００の半田ボール５０１に信号導体パターン２１３で直接電気的に接続されている。

容量素子４０１は、いわゆるバイパスキャパシタである。容量素子４０１は、直流電源である電源装置Ｅにより充電されることで、半導体集積回路３００に給電する電源として機能する。

容量素子４０１（直列回路４１０）は、電源装置Ｅから半導体集積回路３００までの配線経路のインダクタンスよりも、半導体集積回路３００までの配線経路のインダクタンスが小さくなるように配置されている。具体的には、直列回路４１０は、半導体集積回路３００の電源端子３１１又はグランド端子３１２の直下の領域Ｒ１に配置されている。即ち、容量素子４０１をバイパスキャパシタとして有効に作用するためには、領域Ｒ１に配置されることが望ましい。

この半導体集積回路３００の出力回路（高速伝送回路）３５０は、例えば、６４ビットデータバス、クロック信号５００［ＭＨｚ］の信号伝送を行い、その際の同時スイッチングノイズジッタを７０［ｐｓｅｃ］以下に低減することが必要である。

そのために、高速伝送回路用のバイパスキャパシタとして、容量素子４０１を有する直列回路４１０を、多数、半導体集積回路３００の電源端子３１１とグランド端子３１２との間に並列接続している。即ち、容量素子４０１は、半導体集積回路３００の複数の電源系等のバイパスキャパシタとして配置されているものであり、電源端子３１１とグランド端子３１２との間を回路的に接続するものである。

なお、高速伝送回路用に容量素子４０１が搭載される搭載領域Ｒ１１の面積は、例えば３０６［ｍｍ^２］である。これは、容量素子４０１がバイパスキャパシタとして有効に作用するための半導体集積回路３００の直下の投影領域Ｒ０の面積１０２４［ｍｍ^２］のおよそ１／３に相当する大きな領域を占めている。

ここで、デジタル信号にジッタが発生する原理について詳細に説明する。図３は、デジタル信号にジッタが発生する原理を説明するための図である。

図３（ａ）は、半導体集積回路３００の近傍に１つのバイパスキャパシタを配置したときの等価回路図である。図３（ａ）に示す出力回路３５０は、ＣＭＯＳ出力バッファであり、抵抗とキャパシタにより形成される等価回路で表される。キャパシタは、ＣＭＯＳ出力バッファのＰチャネル、Ｎチャネルのいずれか一方の閉じたチャネルを表す。抵抗は、開いた側のチャネルを表す。抵抗とキャパシタの接続ノードからの信号の負荷である入力回路５５０は、キャパシタで形成される等価回路で表される。

バイパスキャパシタＣ１から出力回路３５０までの電源線及びグランド線Ｌ１は、配線抵抗と配線インダクタンスが直列接続された等価回路で表される。またバイパスキャパシタＣ１は、キャパシタンス、寄生インダクタンス及び寄生抵抗が直列接続された等価回路で表される。

図３（ｂ）は、半導体集積回路３００の出力回路３５０が論理状態としてロー→ハイ→ローとデジタル信号をスイッチングした際の、電源端子３１１と信号出力端子３１３との間の電圧波形図である。電源電圧波形Ｖ１は、電源端子３１１における電圧波形で、電源電圧波形Ｖ０は理想的な波形である。また信号波形Ｓ１は、信号出力端子３１３における現実の波形で、信号波形Ｓ０は電源電圧変動がなく、理想的な台形波形である。信号波形Ｓ１では信号の論理レベルの閾値電圧ＴＨを通る遅延時間のばらつき、いわゆるジッタＪが発生する。

論理状態をローからハイに遷移させるためには、入力回路５５０の電圧を上げるために、半導体集積回路３００の出力回路３５０から信号出力端子３１３、プリント配線板２００の信号導体パターン２１３を介して入力回路５５０に電荷を供給する必要がある。入力回路５５０に流れる電荷は、出力回路３５０に接続されている電源装置Ｅから供給されるものであって、その多くは半導体集積回路３００の近傍に配置され、電源端子３１１、グランド端子３１２間に接続されたバイパスキャパシタＣ１から供給される。

よって図３（ａ）において、負荷容量である入力回路５５０に電荷を供給する際は、一連の現象として、バイパスキャパシタＣ１から出力回路３５０に繋がる電源線及びグランド線Ｌ１にも電流が流れる。バイパスキャパシタＣ１に蓄えられた電荷が、電源線及びグランド線Ｌ１を経由して、出力回路３５０に流れ込む。更に出力回路３５０の抵抗とキャパシタの接続ノードから分岐して入力回路５５０に電荷が流れ込む。

この時、バイパスキャパシタＣ１、電源線及びグランド線Ｌ１に電流が流れると、このインダクタンス成分によって、起電力が発生し、理想的には安定した電位であるべき電源電圧が変動する。

図３（ｂ）には、論理レベルがロー→ハイ→ローと変位している信号波形Ｓ１とその際の電源波形Ｖ１を表している。理想的な電源波形Ｖ０は常に安定した電圧であるところ、実際には電源電圧が変動した電源波形Ｖ１のようになる。電源端子３１１と信号出力端子３１３は、出力回路３５０内のオン抵抗でつながっているので、電源電位の変動が重畳し、信号波形Ｓ１のように電位変動が重畳する。この信号に重畳した電位変動によって、信号の論理レベルが切り替わる瞬間の信号電位のばらつきΔＶが発生する。この信号電位のばらつきΔＶは、等しい傾きで信号の電位が低下していくことで、信号波形の論理レベルを判定する閾値電圧ＴＨを跨ぐ遅延時間のばらつき、いわゆるジッタＪを発生させる。このジッタＪが信号伝送の妨げとなる。

図３（ｃ）は、信号波形に発生する電位変動をより簡便に説明するために、図３（ａ）に示した等価回路をより簡略化したＲＬＣ直列回路よりなる等価回路モデルである。

キャパシタンスＣは図３（ａ）において、並列に接続された入力回路（信号負荷）５５０を表すキャパシタンス成分と出力回路３５０のキャパシタンス成分との合成容量を表すものである。抵抗Ｒは、図３（ａ）における出力回路３５０の抵抗成分、配線の抵抗成分、バイパスキャパシタの寄生抵抗成分の合成抵抗を表すものである。インダクタンスＬは、図３（ａ）における電源線及びグランド線Ｌ１のインダクタンス成分、バイパスキャパシタＣ１の寄生インダクタンス成分の合成インダクタンスを表すものである。ステップパルス波源Ｅ_Ｘは、図３（ａ）におけるバイパスキャパシタＣ１の容量成分を表すものである。

論理レベルを切り替えるため出力回路３５０においてスイッチングが起こり、バイパスキャパシタＣ１からの放電を表すステップパルス波源Ｅ_Ｘから電荷が流れ込む。このときのキャパシタンスＣにおける電圧は図３（ｄ）に示すような波形となる。

スイッチングによって電圧レベルがローレベルからハイレベルに上昇した後、徐々に振幅を小さくしながら振動する、いわゆる減衰振動が発生する。

この減衰振動は、抵抗Ｒ、インダクタンスＬ、キャパシタンスＣを使って式（１）のように式であらわせる。

ここで、Ｖｏは信号振幅、ｔは時間を示す。右辺第２項は減衰振動の包落線を表し、αは以下の式（２）に示されるもので、減衰パラメータと呼ぶ。

また式（１）の右辺第３項は、減衰振動の振動項であって、ωは以下の式（３）に示されるものである。

同時スイッチングノイズジッタを低減するためには、次段の論理状態の切り替えが起こる際の電源電位変動を小さくする必要があり、電圧波形の減衰振動の収束を速めることが有効である。それを実現するためには、式（２）に示される減衰パラメータαの値を大きくすることが必要である。

図３（ｄ）に減衰パラメータαが小さいときの波形Ｖａと減衰パラメータαが大きいときの波形Ｖｂを示す。

減衰パラメータαを大きくする方法として、２つ考えられる。第１の方法は、バイパスキャパシタＣ１を複数、半導体集積回路３００に並列に接続することで、バイパスキャパシタに接続される電源線のインダクタンス成分とバイパスキャパシタ自身の寄生インダクタンス成分の合成インダクタンスを小さくする方法である。要するにこの第１の方法は、αの分母であるバイパスキャパシタのインダクタンス成分や電源線のインダクタンス成分の合成インダクタンスを並列接続により小さくすることで、αの値を大きくするものである。

減衰パラメータαを大きくする第２の方法は、抵抗成分Ｒを大きくするものである。

以下、まず、第１の方法について具体的に説明する。バイパスキャパシタ及び電源線の数をｎ倍に増やしたとする。バイパスキャパシタが１個の場合のαの値を式（４）、バイパスキャパシタがｎ個のαの値を式（５）に示す。ここでＲは配線部の抵抗値、Ｒ_ｏｎは出力回路内部の抵抗値である。

バイパスキャパシタと電源線の数をｎ倍にすることで、式の分母であるインダクタンスが１／ｎに低減され、αを大きくするように作用する。その一方で、インダクタンスを低減するのと同時にバイパスキャパシタ、電源線の抵抗成分も１／ｎになるため、αを表す式においてはＲの項が１／ｎになり、分子も小さくなってしまい、逆にαの値を小さくするように作用する。全体としては、分子にはＲよりも値が大きいＲｏｎの項があるので、分母が小さくなる傾向が勝り、αは大きくなり、電源波形の減衰振動を速く収束させることができる。しかしながら、この方法では、αを大きくするためのインダクタンスの低減と、αを小さくすることになる抵抗の低減も同時に行うため、第１の方法だけでは、部品効率、実装面積効率の良い対策になっていない。

そこで、第１実施形態では、減衰パラメータαを大きくする方法として、第１の方法に加えて、第２の方法を行うものである。即ち、第１実施形態では、容量素子４０１に抵抗素子４０２を導体パターン４０３で直列接続して構成された直列回路４１０を複数、半導体集積回路３００の電源端子３１１とグランド端子３１２との間に並列接続したものである。抵抗素子４０２は、電気抵抗値により、電源端子３１１における電源電位変動を減衰させる、即ち減衰パラメータαを大きくするものである。

導体パターン４０３は、インダクタンスを小さくするため、できるだけ短いことが望ましい。プリント配線板２００にチップコンデンサである容量素子４０１やチップ抵抗である抵抗素子４０２をはんだ実装する際の制約上、チップ間隔を離す必要があり、導体パターン４０３は少なくとも０．１［ｍｍ］程度の長さになる。

半導体集積回路３００は、半田ボール３０１の間隔が１．０［ｍｍ］ピッチの３１［ｍｍ角］のＢＧＡパッケージである。

図４は、第１実施形態の直列回路４１０を２８個実装した場合と、比較例としてバイパスキャパシタを１２０個実装した場合のシミュレーション結果を示す信号波形のアイパターン波形図である。図４（ａ）が第１実施形態、図４（ｂ）が比較例を示す。

図４（ａ）に示すアイパターン波形から、第１実施形態において、６４ビットデータバス、クロック信号５００［ＭＨｚ］程度の信号伝送を行う際に同時スイッチングノイズジッタの目標値７０［ｐｓｅｃ］以下である６５［ｐｓｅｃ］を実現できている。

図４に示す波形は、Ｓｙｎｏｐｓｙｓ社のＨＳＰＩＣＥにより解析を行って導出したものである。このとき、第１実施形態では、容量素子４０１と抵抗素子４０２合わせて５６個使用しており、比較例では、容量素子を１２０個使用している。電源線も含めた実装面積としては、１４３［ｍｍ^２］と部品数、実装面積ともに比較例に対して５３［％］低減できている。

このときの電源線と直列回路４１０の抵抗値は、５．６［Ω］のチップ抵抗（例えば、ＫＯＡ社 ＲＫ７３Ｂ−１Ｅ−ＴＤ−５６０−Ｊ）を２８個用いて、計２００［ｍΩ］であった。またインダクタンス値は、計２５０［ｐＨ］であった。これは、Ｓｉｇｒｉｔｙ社のＰｏｗｅｒＳＩを使って導出した。この抵抗値とインダクタンス値を用いて、配線の信号波形を導出した。

図２（ａ）に示すように、出力回路３５０のＰチャネルはオン抵抗Ｒ_ｏｎとＮチャネルはキャパシタンスＣ_Ｎｃｈでモデル化される。また電源配線部（電源ヴィア導体２１１及びグランドヴィア導体２１２）は、抵抗Ｒ_ｌｉｎｅとインダクタンスＬ_ｌｉｎｅでモデル化される。また直列回路４１０を構成する容量素子４０１は、容量Ｃ_{ｐａｓｓｃｏｎ}と寄生抵抗Ｒ_{ｐａｓｓｃｏｎ}と寄生インダクタンスＬ_{ｐａｓｓｃｏｎ}でモデル化される。また直列回路４１０を構成する抵抗素子４０２は、抵抗Ｒ_ｃｈｉｐと寄生インダクタンスＬ_ｃｈｉｐによってモデル化される。また導体パターン４０３は、Ｌ_{ｐａｔｔｅｒｎ}でモデル化される。

これを元に本形態の減衰を表すパラメータαを式（６）に示す。

抵抗素子４０２の抵抗値Ｒ_ｃｈｉｐを大きくすることで、減衰パラメータαの値を大きくすることができる。即ち、抵抗素子４０２により、デジタル信号のスイッチング時の電源端子３１１の電位変動を減衰させることができる。一方で抵抗素子４０２と導体パターン４０３が追加されるので、その分のインダクタンスＬ_ｃｈｉｐとインダクタンスＬ_{ｐａｔｔｅｒｎ}が増加し、減衰パラメータαの値を小さくする方向に作用する。しかしながら抵抗Ｒ_ｃｈｉｐは、抵抗素子４０２の定数設定で値を大きくできるので、インダクタンスの増加分による減衰パラメータαを小さくする効果を上回って、全体として減衰パラメータαを大きく設定することができる。インダクタンス値も小さいことが望ましく、少なくとも２つの直列回路４１０を投影領域Ｒ０内に配置することが望ましい。

なお、抵抗素子４０２及び容量素子４０１の抵抗、インダクタンス、キャパシタンスは、インピーダンスアナライザ、ネットワークアナライザを用いて求めることができる。また電源線（電源ヴィア導体２１１及びグランドヴィア導体２１２）、導体パターン４０３の抵抗及びインダクタンスもまた、インピーダンスアナライザ、ネットワークアナライザによる実測や電磁界シミュレーションにより解析的に求めることができる。また出力回路３５０のオン抵抗Ｒ_ｏｎやキャパシタンス（等価容量）Ｃ_Ｎｃｈは、電源端子３１１と信号出力端子３１３間の２端子対のＳパラメータ測定を行い、そこから算出できる。

抵抗素子４０２の抵抗値Ｒ_ｃｈｉｐとオン抵抗Ｒ_ｏｎの合成抵抗値Ｒ_ｓｕｍには限界があり、大きくし過ぎると信号の立ち上がり自体が遅くなり高速化の妨げになる。

インダクタンスＬ_{ｐａｔｔｅｒｎ}、Ｌ_ｌｉｎｅ、Ｌ_ｃｈｉｐ、Ｌ_{ｐａｓｓｃｏｎ}の合計値Ｌ_ｓｕｍとチップの等価内部容量Ｃ_ｃｈｉｐとすれば、合成抵抗値Ｒ_ｓｕｍは式（７）で示す範囲にある必要がある。

Ｌ_ｓｕｍの値が数ｎＨのオーダであり、Ｃ_ｃｈｉｐの値が数ｎＦ〜十数ｎＦのオーダなので、現実的には、複数の抵抗素子４０２と複数のＩ／Ｏバッファのオン抵抗の合成抵抗Ｒ_ｓｕｍは平均的には１［Ω］以下、最大でも５［Ω］以下にする必要がある。１つのＩ／Ｏバッファのオン抵抗は、平均的には３０〜５０［Ω］程度、最小１０［Ω］、最大７０［Ω］の範囲で設計されていることが多い。

このＩ／Ｏバッファのオン抵抗をシステムで決まっているＩ／Ｏの数で割った値が、オン抵抗の合成値Ｒ_ｏｎである。合成抵抗Ｒ_ｓｕｍからオン抵抗Ｒ_ｏｎを引いた値を抵抗素子４０２で実現する必要があり、直列回路４１０をＮ個使用する場合は、１つの抵抗素子４０２の値は、（Ｒ_ｓｕｍ−Ｒ_ｏｎ）×Ｎ［Ω］と決まる。

以上のことから、合成抵抗Ｒ_ｓｕｍをすべて抵抗素子４０２で実現するとして、また直列回路４１０を２つ使用したとしても、抵抗素子４０２の値は、１０［Ω］以下になる。

また、本実施形態の目的に鑑みると、容量素子だけで対策する場合に必要な素子数をｎとすると、直列回路４１０はｎ／２個以下で実現する必要がある。容量素子だけで対策する場合の減衰パラメータは、容量素子等の１素子あたりの寄生インダクタンスをＬ、寄生抵抗値をＲ、Ｉ／Ｏバッファのオン抵抗の合成値をＲ_ｏｎとすると式（５）で表わされる。ひとつの直列回路４１０のインダクタンス、抵抗は２つの素子で構成されているので、それぞれ２Ｌ、２Ｒであらわされるとし、抵抗素子４０２の値をｒとすると、この時の減衰パラメータは式（８）であらわされる。

これが、式（５）の減衰パラメータよりも大きくなる時、本発明の効果が得られるので、式（５）、式（８）から、抵抗素子の範囲は式（９）のように表せる。

抵抗素子ｒの値は、オン抵抗の合成値をＲ_ｏｎと素子数ｎが小さいとき下限値を取る。Ｉ／Ｏバッファの数を１２８個、バッファ１個当たりのオン抵抗を１０［Ω］、直列回路４１０を２つ使用したとすれば、抵抗素子４０２の値は、５００［ｍΩ］以上になる。

即ち、抵抗素子４０２の電気抵抗値を、５００［ｍΩ］以上１０［Ω］以下に設定すれば、より効果的にαを大きくすることができ、もって、デジタル信号のジッタを効果的に低減することができる。

以上、第１実施形態によれば、容量素子４０１及び抵抗素子４０２を有する直列回路４１０を、半導体集積回路３００の電源端子３１１及びグランド端子３１２間に複数並列接続し、投影領域Ｒ０に配置している。これにより、容量素子のみを用いた場合に比して素子全体の数を減らすことができ、実装面積を小さくすることができる。換言すれば、限られた実装面積で同時スイッチングノイズによるジッタを効果的に低減させることができる。

つまり、容量素子４０１に抵抗素子４０２を直列接続することにより、抵抗素子４０２を、半導体集積回路３００の電源端子３１１の電位変動を減衰させるように機能させることができる。したがって、従来よりも少ない素子数でも、効果的にジッタを低減させることができる。よって、素子の実装面積を削減できる。

［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図５は、第２実施形態に係るプリント回路板を説明するための図である。なお、第２実施形態では、直列回路群４００Ａの構成が、上記第１実施形態の直列回路群４００と異なるものであり、その他の構成は、上記第１実施形態と同様であるため同一符号を用い詳細な説明は省略する。

図５（ａ）はプリント回路板の底面拡大図、図５（ｂ）は隣接する２つの直列回路を示す拡大図、図５（ｃ）はプリント回路板の等価回路図である。プリント回路板は、図５（ａ）に示すように、複数の直列回路４１０からなる直列回路群４００Ａを備えている。直列回路４１０の配列及びヴィア導体２１１，２１２の配列は、上記第１実施形態と同様である。

直列回路群４００Ａは、上記第１実施形態と同様、容量素子４０１及び抵抗素子４０２からなる直列回路４１０を複数有して構成されているが、矢印Ｙ方向に隣接する導体パターン４０３同士が繋がっている。第２実施形態では、図５（ａ）に示すように、矢印Ｙ方向に同列の複数の直列回路４１０の導体パターン４０３同士が繋がっている。

複数の直列回路４１０のうち第１直列回路４１０_１、及びこれに矢印Ｙ方向に隣接する第２直列回路４１０_２について図５（ｂ）を用いて具体的に説明する。

第１直列回路４１０_１は、第１容量素子４０１_１と、第１抵抗素子４０２_１と、これらを直列接続する第１導体パターン４０３_１と、を有している。同様に、第２直列回路４１０_２は、第２容量素子４０１_２と、第２抵抗素子４０２_２と、これらを直列接続する第２導体パターン４０３_２と、を有している。導体パターン４０３_１，４０３_２は、矢印Ｘ方向に直線状に延びる導体パターンであり、互いに平行に配置されている。また、導体パターン４０３_１，４０３_２は、全体が相対するように配置されている。そして、導体パターン４０３_１と導体パターン４０３_２とが接続導体パターン（連結導体パターン）４０４で連結されている。

これにより、容量素子４０１と抵抗素子４０２とを接続する導体パターンのインダクタンスが更に低減される。よって、ジッタを効果的に低減させながらも、上記第１実施形態の場合よりも直列回路４１０の数、即ち素子の数を更に減らすことができる。

以下、シミュレーションした結果について説明する。まず、半導体集積回路３００は、１．０［ｍｍ］ピッチの３１［ｍｍ］角のＢＧＡパッケージとした。直列回路４１０の数は２５個、即ち素子の数は５０個とした。上記第１実施形態と同様のシミュレーションの結果、６４ビットデータバス、クロック信号５００［ＭＨｚ］程度の信号伝送を行う際に同時スイッチングノイズジッタの目標値７０［ｐｓｅｃ］以下である６５［ｐｓｅｃ］を実現できることが確認できた。

容量素子４０１と抵抗素子４０２合わせて５０個使用しており、電源線も含めた実装面積としては、１３０［ｍｍ^２］と部品数、実装面積ともに第１実施形態で説明した比較例に対して５８［％］の低減できた。

このときの電源線と直列回路の抵抗値は、５．１［Ω］の抵抗素子４０２（例えば、ＫＯＡ社 ＲＫ７３Ｂ−１Ｅ−ＴＤ−５１０−Ｊ）を２５個使い、計２０４［ｍΩ］であった。またインダクタンス値は、計２５０［ｐＨ］であった。これは、Ｓｉｇｒｉｔｙ社のＰｏｗｅｒＳＩを使って導出した。この抵抗値とインダクタンス値を用いて、配線の信号波形を導出した。

図５（ｃ）に示す等価回路モデルにおいて、出力回路３５０のＰチャネルはオン抵抗Ｒ_ｏｎ、ＮチャネルはキャパシタンスＣ_Ｎｃｈでモデル化される。また電源配線部の抵抗分Ｒ_ｌｉｎｅとインダクタンスＬ_ｌｉｎｅでモデル化される。また直列回路４１０を構成する容量素子４０１は容量Ｃ_{ｐａｓｓｃｏｎ}、寄生抵抗Ｒ_{ｐａｓｓｃｏｎ}、寄生インダクタンスＬ_{ｐａｓｓｃｏｎ}でモデル化される。また直列回路４１０を構成する抵抗素子４０２は抵抗値Ｒ_ｃｈｉｐ、寄生インダクタンスＬ_ｃｈｉｐによってモデル化される。また導体パターン４０３及び接続導体パターン４０４は、Ｌ_{ｐａｔｔｅｒｎ}でモデル化される。

これらを基に第２実施形態の減衰を表すパラメータαを式（１０）に示す。

２つ以上の直列回路４１０の導体パターン４０３同士を、接続導体パターン４０４で接続することで、Ｌ_{ｐａｔｔｅｒｎ}を更に低減することができる。そのため減衰パラメータαが更に大きくなり、より信号波形に現れる電位変動の収束が速くなる。同じ収束の速さならば、より少ない素子数で、小さい実装面積で同時スイッチングノイズジッタを低減することができる。

［第３実施形態］
次に、本発明の第３実施形態に係るプリント回路板について説明する。図６は、第３実施形態に係るプリント回路板を説明するための図である。なお、第３実施形態では、直列回路群４００Ｂの構成が、上記第１、第２実施形態の直列回路群４００，４００Ａと異なるものであり、その他の構成は、上記第１、第２実施形態と同様であるため同一符号を用い詳細な説明は省略する。

図６（ａ）はプリント回路板の底面拡大図、図６（ｂ）は隣接する２つの直列回路を示す拡大図、図６（ｃ）はプリント回路板の等価回路図である。プリント回路板は、図６（ａ）に示すように、複数の直列回路４１０からなる直列回路群４００Ｂを備えている。直列回路４１０の配列及びヴィア導体２１１，２１２の配列は、上記第１，第２実施形態と異なる。即ち、複数の直列回路４１０は、格子状に配列されているが、格子形状は、平行四辺形（長方形を除く）である。

直列回路４１０は、構成する素子４０１，４０２が行方向（一方向：矢印Ｘ方向）に配列され、これら素子４０１，４０２を接続する導体パターン４０３も矢印Ｘ方向に延びて形成されている。

そして、複数の直列回路４１０が、矢印Ｘ方向に互いに間隔をあけて配列されている。これら矢印Ｘ方向に間隔をあけて配列された複数の直列回路４１０からなる直列回路群が、矢印Ｘ方向に直交する矢印Ｙ方向に間隔をあけて複数配置されている。その際、矢印Ｙ方向に隣接する直列回路４１０，４１０同士は、矢印Ｘ方向にずらして配置されている。

また、ヴィア導体２１１，２１２も格子状に配列されているが、格子形状は、平行四辺形（長方形を除く）である。電源ヴィア導体２１１とグランドヴィア導体２１２とは、矢印Ｙ方向に交互に配列されており、これら電源ヴィア導体２１１とグランドヴィア導体２１２との間に、直列回路４１０が配置されている。直列回路４１０の両端が、それぞれのヴィア導体２１１，２１２に接続されている。そして、複数（図６（ａ）では５個）の電源ヴィア導体２１１及びグランドヴィア導体２１２が、矢印Ｘ，Ｙ方向に対して交差する方向に配列されている。

第３実施形態では、複数の直列回路４１０のうち矢印Ｙ方向に隣接する直列回路４１０の導体パターン４０３同士が、接続導体パターン４０５で連結されている。

複数の直列回路４１０のうち第１直列回路４１０_１、及びこれに矢印Ｙ方向に隣接する第２直列回路４１０_２について図６（ｂ）を用いて具体的に説明する。第１直列回路４１０_１は、第１容量素子４０１_１と、第１抵抗素子４０２_１と、これらを直列接続する第１導体パターン４０３_１と、を有している。同様に、第２直列回路４１０_２は、第２容量素子４０１_２と、第２抵抗素子４０２_２と、これらを直列接続する第２導体パターン４０３_２と、を有している。導体パターン４０３_１，４０３_２は、矢印Ｘ方向（配線方向）に直線状に延びる導体パターンであり、互いに平行に配置されている。そして、導体パターン４０３_１と導体パターン４０３_２とが接続導体パターン（連結導体パターン）４０５で連結されている。

第３実施形態では、第１導体パターン４０３_１と第２導体パターン４０３_２とが、矢印Ｘ方向（配線方向）と直交する矢印Ｙ方向で互いに対向しない非対向部分を有するように、矢印Ｘ方向にずらして配置されている。なお、図６（ｂ）では、導体パターン４０３_１，４０３_２の大部分が非対向部分である。このように第１導体パターン４０３_１と第２導体パターン４０３_２とが互いに矢印Ｘ方向でずらして形成されているので、矢印Ｙ方向で対向する部分が減り、導体パターン４０３_１，４０３_２間の相互インダクタンスを小さくすることができる。よって、合成インダクタンスが減少し、より効果的にデジタル信号のジッタが低減する。

第１導体パターン４０３_１の電源側の端部及びグランド側の端部のうち一方の端部（電源側の端部）と、第２導体パターン４０３_２の電源側の端部及びグランド側の端部のうち他方の端部（グランド側の端部）とが、接続導体パターン４０５で連結されている。つまり、第１導体パターン４０３_１の一端と、第２導体パターン４０３_２の他端とが接続導体パターン４０５で接続されている。このように接続導体パターン４０５で導体パターン４０３_１，４０３_２が連結されているので、上記第２実施形態と同様、インダクタンスが低減され、より効果的にデジタル信号のジッタが低減する。

ここで、第３実施形態の構成のプリント回路板についてシミュレーションを行った。直列回路４１０は１８個とした。さらに接続導体パターン４０５の両端に容量素子４０１及び抵抗素子４０２が接続されるように配置した。半導体集積回路３００は１．０［ｍｍ］ピッチの３１［ｍｍ］角のＢＧＡパッケージとした。

シミュレーションの結果、６４ビットデータバス、クロック信号５００［ＭＨｚ］程度の信号伝送を行う際に同時スイッチングノイズジッタの目標値７０［ｐｓｅｃ］以下である６５［ｐｓｅｃ］を実現できた。このとき、容量素子４０１及び抵抗素子４０２を合わせて３６個使用しており、電源線も含めた実装面積としては、１０９［ｍｍ^２］と部品数、実装面積ともに上記第１実施形態で説明した比較例に対して６４％の低減ができた。電源線と直列回路４１０の抵抗値は、３．６［Ω］の抵抗素子４０２（例えば、ＫＯＡ社 ＲＫ７３Ｂ−１Ｅ−ＴＤ−３６０−Ｊ）を１８個用いて計２００［ｍΩ］であった。またインダクタンスタンス値は、計２５０［ｐＨ］であった。これは、Ｓｉｇｒｉｔｙ社のＰｏｗｅｒＳＩを使って導出した。この抵抗値とインダクタンス値を用いて、配線の信号波形を導出した。

図６（ｃ）に示す等価回路モデルにおいて、出力回路３５０のＰチャネルはオン抵抗Ｒ_ｏｎ、ＮチャネルはキャパシタンスＣ_Ｎｃｈでモデル化される。また電源配線部の抵抗分Ｒ_ｌｉｎｅとインダクタンスＬ_ｌｉｎｅでモデル化される。また直列回路４１０を構成する容量素子４０１は容量Ｃ_{ｐａｓｓｃｏｎ}、寄生抵抗Ｒ_{ｐａｓｓｃｏｎ}、寄生インダクタンスＬ_{ｐａｓｓｃｏｎ}でモデル化される。また直列回路４１０を構成する抵抗素子４０２は抵抗値Ｒ_ｃｈｉｐ、寄生インダクタンスＬ_ｃｈｉｐによってモデル化される。

また導体パターン４０３，４０５はＬ_{ｐａｔｔｅｒｎ}で、導体パターン４０３，４０３同士に働く相互インダクタンスはＭでモデル化される。これらを基に減衰を表す減衰パラメータαを式（１１）に示す。

２つ以上の直列回路４１０の導体パターン４０３同士を接続導体パターン４０５で接続することにより、導体パターン４０３同士に電流が流れ難くなる相互インダクタンスＭが発生するのを抑制できる。これにより、相互インダクタンスＭ分を全体のインダクタンスから低減できる。

図７は、導体パターン４０３と接続導体パターン４０５との成す角に対する全体のインダクタンスの関係を示すグラフである。なお、導体パターン４０３_１，４０３_２と、接続導体パターン４０５との成す角の角度をθとする。

互いに近接して配置された導体パターン４０３_１，４０３_２と接続導体パターン４０５を流れる電流には、相互インダクタンスが作用し、自己インダクタンスと合わせた全体のインダクタンスの値は変化する。相互インダクタンスＭは、各々の導体パターンに流れる電流の向きによって値が決まる。導体パターンを流れる電流の方向が９０°を成す時、相互インダクタンスの値は０になる。電流が同一方向を向かっている場合、全体のインダクタンスを増加させるように相互インダクタンスが作用する。電流が１８０°逆むきに流れるときは、全体のインダクタンスを低減させる方向に作用する。

図７においては、部品の影響を受けて、ややずれがあるものの、設計的には導体パターン４０３と接続導体パターン４０５とのなす角の角度θが９０°となるとき、全体のインダクタンスが小さくなる。図７のグラフから、上記第２実施形態のプリント配線板のパターンを実施した際に得られるインダクタンスに対し１０％インダクタンスを低減させるには、角度θが６０°以上１４５°以下となるように、直列回路４１０_１，４１０_２を配置するのがよい。

これによりインダクタンスを効果的に低減させることができ、減衰パラメータαを大きくすることができ、より信号波形に現れる電位変動の収束を速くすることができる。同じ収束の速さならば、より少ない部品で、小さい実装面積で同時スイッチングノイズジッタを低減することができる。

なお、角度θを９０°とすれば、更に効果的にインダクタンスを下げることができると共に、プリント配線板の製造も容易である。

なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。

上記第１〜第３実施形態では、半導体装置である半導体集積回路３００が制御装置であり、半導体集積回路５００が記憶装置である場合について説明したが、これに限定するものではない。半導体装置である半導体集積回路３００は、デジタル信号を出力する複数の信号出力端子を有するものであれば、いかなるものであってもよい。半導体集積回路５００についても同様に、記憶装置に限定するものではない。また、半導体集積回路５００は、プリント配線板２００に実装されずに、ケーブル等を介してプリント配線板２００に接続されるようにしてもよい。また、電源装置がプリント配線板２００に実装されずにケーブル等を介してプリント配線板２００に接続される場合について説明したが、プリント配線板２００に実装されていてもよい。

１００…プリント回路板、２００…プリント配線板、２０１…表面（第１面）、２０２…表面（第２面）、３００…半導体集積回路（半導体装置）、３１１…電源端子、３１２…グランド端子、３１３…信号出力端子、４０１…容量素子、４０２…抵抗素子、４０３…導体パターン、４１０…直列回路、Ｒ０…投影領域

Claims (10)

1. プリント配線板と、
   電源端子、グランド端子及び複数の信号出力端子を有し、前記プリント配線板の第１面に配置された半導体装置と、
   前記プリント配線板の前記第１面とは反対側の第２面に配置された、前記電源端子と前記グランド端子との間に接続された容量素子、及び前記容量素子に直列接続された抵抗素子とを有し、
   前記プリント配線板の前記第１面に垂直な方向から、前記半導体装置を前記第２面に投影したときの投影領域内に、前記容量素子および前記抵抗素子からなる直列回路が複数配置されていることを特徴とするプリント回路板。
2. プリント配線板と、
   電源端子、グランド端子及び複数の信号出力端子を有し、前記プリント配線板に実装された半導体装置と、
   前記プリント配線板に実装され、前記電源端子と前記グランド端子との間に接続され、前記半導体装置へ給電する容量素子、及び前記プリント配線板に実装され、前記容量素子に直列接続され、前記各信号出力端子から出力されるデジタル信号のスイッチング時の前記電源端子の電位変動を減衰させる抵抗素子を有する複数の直列回路と、を備えることを特徴とするプリント回路板。
3. 前記複数の直列回路が、前記半導体装置が配置された前記プリント配線板の第１面とは反対側の第２面に前記プリント配線板の積層方向に前記半導体装置を投影したときの投影領域内に配置されていることを特徴とする請求項２に記載のプリント回路板。
4. 前記抵抗素子の電気抵抗値が５００［ｍΩ］以上１０［Ω］以下であることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
5. 前記複数の直列回路のうち第１直列回路の容量素子と抵抗素子とを接続する第１導体パターンと、前記第１直列回路に隣接する第２直列回路の容量素子と抵抗素子とを接続する第２導体パターンとが、接続導体パターンで連結されていることを特徴とする請求項１乃至４のいずれか１項に記載のプリント回路板。
6. 前記複数の直列回路のうち第１直列回路の容量素子と抵抗素子とを接続する第１導体パターンと、前記第１直列回路に隣接する第２直列回路の容量素子と抵抗素子とを接続する第２導体パターンとが、前記第１及び第２導体パターンの配線方向と直交する方向で互いに対向しない非対向部分を有するように、配線方向にずらして配置されていることを特徴とする請求項１乃至４のいずれか１項に記載のプリント回路板。
7. 前記第１導体パターンと前記第２導体パターンとが、接続導体パターンで連結されており、
   前記第１及び第２導体パターンと、前記接続導体パターンとの成す角の角度が６０°以上１４５°以下となるように、前記第１直列回路と前記第２直列回路とが配置されていることを特徴とする請求項６に記載のプリント回路板。
8. 前記プリント配線板には、前記電源端子に接続される電源ヴィア導体が複数形成されており、
   前記複数の電源ヴィア導体のうち少なくとも１つの電源ヴィア導体には、前記複数の直列回路のうち２以上の直列回路が接続されていることを特徴とする請求項１乃至７のいずれか１項に記載のプリント回路板。
9. 前記プリント配線板には、前記グランド端子に接続されるグランドヴィア導体が複数形成されており、
   前記複数のグランドヴィア導体のうち少なくとも１つのグランドヴィア導体には、前記複数の直列回路のうち２以上の直列回路が接続されていることを特徴とする請求項１乃至８のいずれか１項に記載のプリント回路板。
10. 請求項１乃至９のいずれか１項に記載のプリント回路板を備えた電子機器。

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