JP2015207630A - プリント回路板 - Google Patents

プリント回路板 Download PDF

Info

Publication number
JP2015207630A
JP2015207630A JP2014086484A JP2014086484A JP2015207630A JP 2015207630 A JP2015207630 A JP 2015207630A JP 2014086484 A JP2014086484 A JP 2014086484A JP 2014086484 A JP2014086484 A JP 2014086484A JP 2015207630 A JP2015207630 A JP 2015207630A
Authority
JP
Japan
Prior art keywords
dielectric constant
underfill material
relative dielectric
crosstalk
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014086484A
Other languages
English (en)
Other versions
JP6671835B2 (ja
Inventor
琢也 近藤
Takuya Kondo
琢也 近藤
昇司 松本
Shoji Matsumoto
昇司 松本
林　靖二
Yasuji Hayashi
靖二 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2014086484A priority Critical patent/JP6671835B2/ja
Priority to US14/688,881 priority patent/US9953743B2/en
Publication of JP2015207630A publication Critical patent/JP2015207630A/ja
Priority to US15/924,897 priority patent/US10679766B2/en
Application granted granted Critical
Publication of JP6671835B2 publication Critical patent/JP6671835B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
    • H01B3/00—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties
    • H01B3/18—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties mainly consisting of organic substances
    • H01B3/30—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties mainly consisting of organic substances plastics; resins; waxes
    • H01B3/40—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties mainly consisting of organic substances plastics; resins; waxes epoxy resins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0209—Inorganic, non-metallic particles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Electromagnetism (AREA)

Abstract

【課題】実装面積を増加することなく、面外方向の配線で発生するクロストークノイズを低減する。
【解決手段】プリント回路板１００は、プリント配線板２００と、プリント配線板２００に実装された半導体パッケージ３００とを備えている。プリント配線板２００と半導体パッケージ３００とは、複数のはんだボール４００で接続されている。プリント配線板２００と前記半導体パッケージ３００との間には、複数のはんだボール４００を覆うアンダーフィル材５００が充填されている。アンダーフィル材５００は、比誘電率が８．６以上５４．４以下である。
【選択図】図１

Description

本発明は、プリント配線板と半導体パッケージとを接続端子で接続してなるプリント回路板に関する。
電子機器の更なる小型化、高機能化を実現するために、プリント配線板においては、配線の高密度化、回路動作の高速化が求められている。プリント配線板の高密度化のために、プリント配線板の面内方向（プリント配線板の表面に対して水平方向）に広がる信号配線（パターン）においては、配線幅及び配線間隙が縮小している。また、プリント配線板の面外方向（プリント配線板の表面に対して垂直方向）の配線であるヴィアに形成されたヴィア導体や、プリント配線板と半導体パッケージ基板とを接続する接続端子（例えば、はんだボール）においては、狭ピッチ化や小径化が進んでいる。
一方、回路動作の高速化のために、プリント回路板を伝搬する電気信号波形においては、信号周期だけでなく、信号の論理レベルの切り替わりに必要な遷移時間も短くなってきている。
このようなプリント配線板の高密度化と回路動作の高速化は、隣接信号からの電磁界結合による信号波形の乱れ、いわゆるクロストークノイズの顕在化というシグナルインテグリティの問題を引き起こす。
一般に、信号波形においては、論理レベルの安定区間において、閾値電圧に対するノイズマージンが規定されている。しかしながら、クロストークノイズの重畳により、ノイズマージンの確保が難しくなってきている。従来、クロストークノイズ対策は面内方向の配線（配線長１０［ｍｍ］程度）に対して行われてきた。しかし、面外方向の配線であるヴィア導体（信号ヴィア）やはんだボール（配線長２［ｍｍ］程度）におけるクロストークノイズがノイズマージンに対して無視できないレベルになっている。
面外方向の配線である信号ヴィア間のクロストークを低減する従来技術として、近接した信号ヴィア間にグラウンド電位のヴィアを配置する方法が提案されている（特許文献１参照）。
特開２００５−３４０２４７号公報
しかしながら、特許文献１に示された方法を、既に製造上の最小間隔で信号ヴィアを配置した構造に対して適用しようとすると、信号ヴィア同士の間隔を広げる必要があり、実装面積が増加してしまうという問題があった。
また、特許文献１は信号ヴィアにおけるクロストークを低減するための技術であり、はんだボールにおけるクロストークを低減することはできなかった。
そこで、本発明は、実装面積が増加することなく、接続端子間で発生するクロストークノイズを低減することを目的とする。
本発明のプリント回路板は、プリント配線板と、前記プリント配線板に実装された半導体装置と、前記プリント配線板と前記半導体装置とを接続する、互いに間隔をあけて配置された複数の接続端子と、前記プリント配線板と前記半導体装置との間に充填され、前記複数の接続端子を覆うアンダーフィル材と、を備え、前記アンダーフィル材は、比誘電率が８．６以上５４．４以下であることを特徴とする。
本発明によれば、接続端子間のクロストークにおいて主な原因であった接続端子間の誘導性結合が、アンダーフィル材による接続端子間の容量性結合により打ち消される。このアンダーフィル材により実装面積が増加することなく、接続端子間、ひいては面外方向の配線間で発生するクロストークノイズを低減することができる。
実施形態に係るプリント回路板の概略構成を模式的に示す断面図である。 実施例１におけるアンダーフィル材の比誘電率と、信号配線に生じるクロストークノイズ電圧の最大変動電圧の絶対値との関係を示すグラフである。 プリント回路板のはんだボール近傍を示す断面図である。 実施例１における高誘電率材料の体積比率に対するアンダーフィル材の比誘電率を示すグラフである。 実施例１及び比較例１におけるクロストーク電圧を示す電圧波形図である。 実施例２におけるアンダーフィル材の比誘電率と、信号配線に生じるクロストークノイズ電圧の最大変動電圧の絶対値との関係を示すグラフである。 実施例２における高誘電率材料の体積比率に対するアンダーフィル材の比誘電率を示すグラフである。 実施例２及び比較例２におけるクロストーク電圧を示す電圧波形図である。 実施例３におけるアンダーフィル材の比誘電率と、信号配線に生じるクロストークノイズ電圧の最大変動電圧の絶対値との関係を示すグラフである。 実施例３における高誘電率材料の体積比率に対するアンダーフィル材の比誘電率を示すグラフである。 実施例３及び比較例３におけるクロストーク電圧を示す電圧波形図である。 比較例のプリント回路板の概略構成を模式的に示す断面図である。 比較例におけるクロストークノイズの発生状況を示すシミュレーション結果のグラフである。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。図１は、本発明の実施形態に係るプリント回路板の概略構成を模式的に示す断面図である。プリント回路板１００は、マザーボード等のプリント配線板２００と、プリント配線板２００に実装された半導体装置である半導体パッケージ３００と、を備えている。プリント配線板２００と半導体パッケージ３００（具体的にはパッケージ基板３０１）とは、接続端子である複数のはんだボール４００で接続されている。
半導体パッケージ３００は、本実施形態では、ＢＧＡ（Ball Grid Array）型の半導体パッケージである。半導体パッケージ３００は、インターポーザであるパッケージ基板３０１と、パッケージ基板３０１に実装された半導体チップ３０２と、を有している。半導体チップ３０２は、パッケージ基板３０１の一対の面（表面）３１１，３１２のうち一方の面３１１に実装されている。
パッケージ基板３０１の一対の面３１１，３１２のうち他方の面３１２には、複数のパッド３２０がアレイ状（格子状）に互いに間隔をあけて配列されている。
プリント配線板２００の一対の面（表面）２１１，２１２のうち一方の面２１１、つまりパッケージ基板３０１の面３１２に対向する側の面２１１には、パッケージ基板３０１のパッド３２０と同じ数及び同じ配列の複数のパッド２２０が形成されている。そして、パッケージ基板３０１の各パッド３２０とプリント配線板２００の各パッド２２０とがはんだボール４００でそれぞれ接合されている。
なお、本実施形態では、接続端子が、はんだボール４００である場合について説明するがこれに限定するものではない。接続端子が、リフロー工程等の接合工程における加熱により溶融しない例えば銅や金、銀等で形成された導体ボール、又は表面に導体がメッキされた樹脂ボール等であってもよい。その際、これらボールとパッド２２０，３２０とははんだで接合される。
ここで、パッケージ基板３０１は、コア層３３０とコア層３３０の両面にビルドアップ層３３１，３３２が配置されて構成された、導体層（導体パターンが配置された層）が４層の積層基板である。コア層３３０は、ガラスエポキシ樹脂（比誘電率４．３）からなる絶縁体３６０で形成された絶縁体層（誘電体層）である。なお、ビルドアップ層３３１，３３２もガラスエポキシ樹脂（比誘電率４．３）で形成された絶縁体層（誘電体層）である。コア層３３０とビルドアップ層３３１，３３２との間、ビルドアップ層３３１，３３２の外表面に導体層が配置され、パッケージ基板３０１は導体層が４層の積層基板となっている。
コア層３３０には、信号用に貫通ヴィアが形成され、当該貫通ヴィア内にヴィア導体３４０が形成されている。ビルドアップ層３３１には、貫通ヴィアにつながるヴィアが形成され、当該ヴィア内にはヴィア導体３４０に電気的に接続するヴィア導体３４１が形成されている。ヴィア導体３４１は、面３１１に形成された配線パターン（不図示）に接続されている。不図示の配線パターンには、例えばワイヤボンディングやはんだボール等により半導体チップ３０２の信号端子が電気的に接続されている。
ビルドアップ層３３２には、貫通ヴィアにつながるヴィアが形成され、当該ヴィア内にはヴィア導体３４０に電気的に接続されるヴィア導体３４２が形成されている。ヴィア導体３４２は、不図示の配線パターンを介して又は直接、パッド３２０に電気的に接続されている。
なお、パッケージ基板３０１の構成はこれに限定するものではなく、例えばビルドアップ層のみ或いはコア層のみで構成されていてもよく、面３１２に複数のパッド３２０が配置されている構成であればよい。
以上の構成で、プリント回路板１００は、半導体チップ３０２の信号端子に接続され、信号が伝送される面外方向に延びる信号配線６００を複数有している。図１では、信号配線（第１の信号配線）６００１と、信号配線６００１に隣接する信号配線（第２の信号配線）６００２とを図示している。半導体チップ３０２は、信号配線６００１，６００２を通じて、プリント配線板２００上に実装された他の半導体パッケージ（不図示）の半導体チップ（不図示）と通信（信号の送信または受信）可能となっている。
信号配線６００１は、ヴィア導体３４１１、ヴィア導体３４０１、ヴィア導体３４２１、パッド３２０１、はんだボール４００１及びパッド２２０１を有する面外方向に延びる配線であり、これらが直列接続されている。信号配線６００２は、ヴィア導体３４１２、ヴィア導体３４０２、ヴィア導体３４２２、パッド３２０２、はんだボール４００２及びパッド２２０２を有する面外方向に延びる配線であり、これらが直列接続されている。
ここで、面外方向とは、パッケージ基板３０１又はプリント配線板２００の表面に対して垂直方向をいい、面内方向とは、パッケージ基板３０１又はプリント配線板２００の表面に対して平行方向をいう。
半導体パッケージ３００とプリント配線板２００との間、具体的には、パッケージ基板３０１の面３１２とプリント配線板２００の面２１１との間には、はんだボール４００により、間隙が形成されている。この面３１２と面２１１との間には、アンダーフィル材５００が充填（注入）されている。これにより、各はんだボール４００は、アンダーフィル材５００により覆われている。アンダーフィル材５００は、母材として、エポキシ樹脂、例えば比誘電率３．８のビスフェノールＦ型エポキシ樹脂を有している。
まず、比較例を用いて、面外方向の信号配線６００におけるクロストークノイズの発生メカニズムについて説明する。図１２は、比較例のプリント回路板１００Ｘの概略構成を模式的に示す断面図である。プリント回路板１００Ｘは、図１のプリント回路板１００からアンダーフィル材５００を取り除いた構造である。
比較例のプリント回路板１００Ｘにおいて、面外方向の配線６００にて発生する、単位長さ当たりのクロストークノイズの発生量が、プリント配線板２００上での面内方向の配線と比較して大きいことが分かった。
信号配線６００２に対しては信号を入力しない状態で、信号配線６００１のヴィア導体３４１１の直前に電気信号を入力すると、信号配線６００２のパッド２２０２の直後において、起電力、いわゆるクロストークノイズを観測することができる。
図１３に信号配線６００１のパッド２２０１の直後で観測した波形ＶＸ１と信号配線６００２のパッド２２０２の直後で観測した波形ＶＸ２を示す。ＶＸ２は本来ならば０電位のままだが、クロストークノイズによって負の電位に揺れてしまっている。
このクロストークノイズは、信号配線６００１と信号配線６００２との電磁界結合に起因する。電磁界結合によるクロストークノイズは、信号配線６００１と信号配線６００２との容量性結合によって電界の影響を受けて発生する成分と、信号配線６００１と信号配線６００２との誘導性結合によって磁界の影響を受けて発生する成分とに分類される。
信号配線６００１に正電位のステップパルス信号が流れた時、電界の影響を受けて、信号配線６００２に発生するクロストークノイズは、正の振幅を持つパルスとして現れる。一方、磁界の影響を受けて信号配線６００２に発生するクロストークノイズは、負の振幅を持つパルスとして現れる。
実際には、電界の影響を受けてクロストークノイズが発生する現象と、磁界の影響を受けてクロストークノイズが発生する現象とは同時に起こる。このため、最終的なクロストークノイズは、電界の影響を受けて発生する正の振幅と、磁界の影響を受けて発生する負の振幅とを足し合わせて、それぞれの影響を相殺した振幅となる。
電界の影響を受けて発生する正の振幅を持ったクロストークノイズは、信号配線６００１と信号配線６００２との間の容量性結合の大きさに比例する。また、容量性結合は、信号導体周囲、即ち信号配線６００１と信号配線６００２との間の比誘電率に相関を持つ。
磁界の影響を受けて発生する負の振幅を持ったクロストークノイズは、信号配線６００１と信号配線６００２との間の誘導性結合の大きさに比例する。また、誘導性結合は、信号導体周囲、即ち信号配線６００１と信号配線６００２との間の比透磁率に相関を持つ。
また、容量性結合及び誘導性結合は、信号導体周囲のグラウンド、他の信号導体の配置状況と信号導体の幅に相関を持つ。
一般に、電子機器に搭載されるプリント配線板上の配線に対しては、グランドプレーンと呼ばれる帰還電流が流れる面導体が内層に存在する。しかしながら、ヴィア導体３４０及びはんだボール４００においては、このような帰還電流が流れる面導体は存在せず、帰還電流が流れるグラウンド導体に関しても信号と同様にヴィア導体３４０またははんだボール４００として用意される。
パッケージ基板３０１のパッド２２０に接合されるはんだボール（接続端子）４００について、信号端子となる１つのはんだボール４００に対してパッケージ基板３０１のヴィア導体３４０が１つ対応して設けられている。また、信号端子となるはんだボール４００（パッド３２０）の配置を優先し、グラウンド端子となるはんだボール４００（パッド３２０）の数が制限される。そのため、信号端子となるはんだボール４００（パッド３２０）に対してグラウンド端子となるはんだボール４００（パッド３２０）の数は少なく配置される。
よって、１つの信号配線６００１に対して他の信号配線６００２との結合が、グラウンド導体との結合よりも強くなりやすい。特に、誘導性結合に関しては、グラウンド導体の有無に左右されやすく、グラウンド導体が存在しない方向への結合は、信号導体幅の約５倍の距離まで影響する。
ヴィア導体３４０１，３４０２においては、周囲が比誘電率４．３のガラスエポキシ樹脂で覆われている。このため、ヴィア導体３４０１，３４０２同士のクロストークノイズは、容量性結合と誘導性結合の足し合わせとなる。
ヴィア導体３４０１，３４０２の構造に起因する誘導性結合によるクロストークノイズは、容量性結合によって発生するクロストークよりも大きいため、ヴィア導体３４０１，３４０２で発生するクロストークノイズは誘導性結合が支配的である。
一方、はんだボール４００１，４００２においては、周囲が比誘電率１の空気である。このため、容量性結合がヴィア導体３４０１，３４０２と比較して弱くなる一方、誘導性結合は同程度発生するため、誘導性結合が支配的なクロストークノイズが発生する。
パッケージ基板３０１とプリント配線板２００との接続信頼性を向上するために、アンダーフィル材と呼ばれる樹脂をパッケージ基板３０１とプリント配線板２００との間に注入することがあった。この場合は、はんだボール４００の周囲もアンダーフィル材となるが、アンダーフィル材は一般にエポキシ樹脂によって構成されており、比誘電率は３〜５程度であった。このような比誘電率では、面外方向の誘導性結合によるクロストークノイズを十分に低減することはできなかった。このため、信号配線６００１，信号配線６００２間、特にはんだボール４００１，４００２間においては、誘導性結合が支配的なクロストークノイズが発生していた。
以上のことから、面外方向の信号配線６００１，６００２におけるクロストークノイズの発生は、ヴィア導体３４０１，３４０２及びはんだボール４００１，４００２の構造に起因する誘導性結合と容量性結合のアンバランスによるものであった。特に、はんだボール４００１，４００２間の誘導性結合により、強い負の振幅を持つクロストークノイズが発生していた。
そこで、本実施形態では、はんだボール４００１，４００２間の誘導性結合に起因するクロストークノイズの負の振幅を相殺するために、パッケージ基板３０１とプリント配線板２００との間にアンダーフィル材５００を充填したものである。
アンダーフィル材５００は、空気や一般的に用いられているアンダーフィル材（比誘電率３〜５）よりも比誘電率が高いものである。
このため、実装面積を増加させることなく、はんだボール４００，４００間で発生する誘導性結合を打ち消す容量性結合を作り出し、信号配線６００，６００間で発生するクロストークノイズを低減でき、ノイズマージンを確保することができる。
なお、アンダーフィル材５００の比誘電率が高すぎると、正の振幅のクロストークノイズが高くなりすぎるため、アンダーフィル材５００の比誘電率には、適正な範囲がある。以下、その範囲について具体的に説明する。
［実施例１］
図１に示すプリント回路板１００について、シミュレーションを行った結果について説明する。まず、シミュレーションを行った条件について説明する。パッケージ基板３０１のヴィア導体３４０の高さ（長さ）Ｈ１は０．６［ｍｍ］、はんだボール４００，４００のピッチＤは０．５［ｍｍ］、はんだボール４００の高さＨ２は０．３［ｍｍ］とした。ヴィア導体３４０の周囲の絶縁体３６０については、ガラスエポキシ樹脂（比誘電率４．３）であり、伝送される信号のスルーレートは７．５［Ｖ／ｎｓｅｃ］とした。
面外方向の信号配線６００１，６００２におけるクロストークノイズの低減法として、はんだボール４００の間及び周囲に対して一般に使用されるアンダーフィル材（比誘電率３〜５）よりも高誘電率のアンダーフィル材５００を充填した。アンダーフィル材５００により、容量性結合による正の振幅を持つクロストークノイズをはんだボール４００１，４００２間で増加させている。これにより、ヴィア導体３４０１，３４０２及びはんだボール４００１，４００２における誘導性結合による負の振幅を持つクロストークノイズを相殺する。
図２は、実施例１におけるアンダーフィル材５００の比誘電率と、信号配線６００２に生じるクロストークノイズ電圧の最大変動電圧の絶対値との関係のシミュレーション結果を示すグラフである。
実施例１においては、静電磁界解析ツールとしてＭｅｎｔｏｒ社のＸＦＸを使用してヴィア導体３４０及びはんだボール４００の信号伝送方向断面の解析を行い、単位長さあたりの抵抗、容量、インダクタンスをモデル化した。そして、回路シミュレータＨＳＰＩＣＥにて作成したモデルに対してステップパルスを注入し、クロストークノイズ電圧のシミュレーションを行った。
図２より、アンダーフィル材５００の比誘電率を高めるほど、容量性結合によるクロストークが増加することが分かった。この容量性結合によるクロストークにより、誘導性結合によるクロストークを相殺することができる。
比誘電率が３０において、ヴィア導体３４０及びはんだボール４００で発生している誘導性結合による負の振幅を持つクロストークノイズは全て容量性結合による正の振幅を持つクロストークによって相殺される。
アンダーフィル材５００が比誘電率３０よりも大きくなると、ヴィア導体３４０及びはんだボール４００で発生する誘導性結合による負の振幅を持つクロストークノイズと相殺してなお、容量性による正の振幅を持つクロストークノイズが残る。このため、正の振幅を持つクロストークノイズが顕著に表れるようになる。
図３は、プリント回路板１００のはんだボール４００近傍を示す断面図である。図３に示すように、アンダーフィル材５００は、母材５０１と、母材５０１に混合され、母材５０１に比して高誘電率の高誘電率材料５０２と、を有する。つまり、アンダーフィル材５００の比誘電率が一般に使用されるアンダーフィル材（比誘電率３〜５）に対して高い組成は、母材５０１に対して高誘電率材料５０２をフィラーとして混合することによって得られる。
一例として、母材５０１は、エポキシ樹脂で構成され、高誘電率材料５０２は、チタン酸バリウム、酸化チタン、チタン酸ストロンチウム及びジルコン酸カルシウムのうち少なくとも１つを含んで構成されている。
一般に使用されるアンダーフィル材の比誘電率の最大値は５.０程度である。図２より、比誘電率５.０のときのクロストーク電圧は３５．１［ｍＶ］であり、ノイズ低減効果が１０％以上、すなわちクロストーク電圧が３１．６［ｍＶ］以下となるアンダーフィル材５００の比誘電率の範囲Ｒ１１は、７．８以上５４．４以下である。
また、一般に使用されるアンダーフィル材に対してノイズ低減効果が２０％以上、すなわち２８．１［ｍＶ］以下となるアンダーフィル材５００の比誘電率の範囲Ｒ１２は、図２に示すように、１０．５以上５１．７以下である。
実施例１の構造における最もノイズ低減効果の高いアンダーフィル材５００の比誘電率は、図２に示すように、３０である。
図４は、アンダーフィル材５００における高誘電率材料５０２の体積比率に対するアンダーフィル材５００の比誘電率を示すグラフである。図４には、母材５０１をエポキシ樹脂（比誘電率３）とし、母材５０１に高誘電率材料５０２として、チタン酸バリウム・酸化チタン・チタン酸ストロンチウム・ジルコン酸カルシウム単体を混合した場合を示している。
一般に、混合材料の比誘電率は、混合材料に含まれるそれぞれの物質の比誘電率と体積比率によって決定される。このため、アンダーフィル材５００の比誘電率の範囲Ｒ１１（７．８以上５４．４以下）を実現する組成の一例は、図４の結果から、以下の通りであった。このとき、母材５０１をエポキシ樹脂（比誘電率３）とし、混合する高誘電率材料５０２を、チタン酸バリウム・酸化チタン・チタン酸ストロンチウム・ジルコン酸カルシウムのうちいずれか１つとした。
・チタン酸バリウムの体積比率が０．４％以上４．３％以下
・酸化チタンの体積比率が２．７％以上２８．６％以下
・チタン酸ストロンチウムの体積比率が１．６％以上１７．３％以下
・ジルコン酸カルシウムの体積比率が１７．８％以上
また、更なるノイズ低減効果（一般に使用されるアンダーフィルより２０％以上ノイズ低減）があるアンダーフィル材５００の比誘電率の範囲Ｒ１２（１０．５以上５１．７以下）を実現する組成の一例は以下の通りであった。このとき、母材５０１をエポキシ樹脂（比誘電率３）とし、混合する高誘電率材料５０２を、チタン酸バリウム・酸化チタン・チタン酸ストロンチウム・ジルコン酸カルシウムのうちいずれか１つとした。
・チタン酸バリウムの体積比率が０．６％以上４．１％以下
・酸化チタンの体積比率が４．２％以上２７．１％以下
・チタン酸ストロンチウムの体積比率が２．５％以上１６．４％以下
・ジルコン酸カルシウムの体積比率が２７．８％以上
図４より、実施例１の構造における最もノイズ低減効果の高いアンダーフィル材５００（比誘電率３０）の組成は、組成１〜３が考えられる。
組成１：
・チタン酸バリウム（比誘電率１２００） ２．３体積％
・エポキシ樹脂（比誘電率３） ９６．７体積％
・カーボンブラック １体積％以下
組成２：
・酸化チタン（比誘電率１８３） １５体積％
・エポキシ樹脂（比誘電率３） ８４体積％
・カーボンブラック １体積％以下
組成３：
・チタン酸ストロンチウム（比誘電率３００） ９．１体積％
・エポキシ樹脂（比誘電率３） ８９．９体積％
・カーボンブラック １体積％以下
これら組成１〜３に代表される比誘電率３０のアンダーフィル材５００を、はんだボール４００の間及び周囲に充填（注入）することで、ヴィア導体３４０及びはんだボール４００で発生するクロストークノイズを最も低減することができる。
以上により、はんだボール４００，４００間の誘導性結合により発生する負の電圧のクロストークノイズが、アンダーフィル材５００によるはんだボール４００，４００間の容量性結合より発生する正の電圧のクロストークノイズにより打ち消される。よって、このアンダーフィル材５００により実装面積が増加することなく、はんだボール４００，４００間、ひいては面外方向の配線６００，６００間で発生するクロストークノイズを低減することができる。
また、母材５０１として、エポキシ樹脂を主成分とすることで、はんだボール４００とパッド２２０，３２０との接合を効果的に補強することができる。
特に、高誘電率材料５０２がチタン酸バリウムを主成分とすることで、アンダーフィル材５００に対する高誘電率材料５０２の体積比率を小さくすることができるので、母材５０１による接合の補強の効果が低減するのを抑制することができる。
次に、実施例１で使用されるアンダーフィル材５００の比誘電率を３０、比較例１として、アンダーフィル材の比誘電率を５として、シミュレーションを行った。
実施例１のプリント回路板１００と比較例１のプリント回路板において、信号配線６００１に対してスルーレート７．５［Ｖ／ｎｓｅｃ］、電圧１．５［Ｖ］のステップパルスをパッケージ基板３０１のヴィア導体３４１１直前に印加した。このときの信号配線６００２におけるはんだボール４００２直後のプリント配線板における配線上でのクロストーク電圧を図５に示した。図５は、実施例１及び比較例１におけるクロストーク電圧を示す電圧波形図である。実線Ｖ１１は実施例１におけるクロストーク電圧であり、点線Ｖ１２は比較例１におけるクロストーク電圧である。比較例１においては、３５．１［ｍＶ］のクロストーク電圧が発生するが、比誘電率３０のアンダーフィル材５００を注入した実施例１においては７．３［ｍＶ］にクロストーク電圧を低減することができている。
なお、実施例１においては、信号配線６００１と信号配線６００２についてのクロストークについて述べたが、面外方向の他の配線で発生するクロストークノイズについても低減できることは明らかである。
［実施例２］
次に、実施例２として、図１に示すプリント回路板１００について、上記実施例１に対してはんだボール４００，４００間のピッチ、及びはんだボール４００の高さを変えた場合についてのシミュレーション結果について説明する。
実施例２におけるプリント回路板１００において、パッケージ基板３０１のヴィア導体３４０の長さＨ１は０．６［ｍｍ］、ＢＧＡのはんだボール４００のピッチＤは０．４［ｍｍ］、はんだボール４００の高さＨ２は０．２４［ｍｍ］とした。
図６は、実施例２におけるアンダーフィル材５００の比誘電率と、信号配線６００２に生じるクロストークノイズ電圧の最大変動電圧の絶対値のシミュレーション結果を示すグラフである。当該シミュレーションは、実施例１と同様のシミュレーションとした。
図６より、一般に使用されるアンダーフィル材の比誘電率の最大値（比誘電率５）におけるクロストークノイズ電圧は、３２．９［ｍＶ］である。このクロストークノイズ電圧３２．９［ｍＶ］に対するノイズ低減効果が１０％以上、即ちクロストークノイズ電圧が２９．６［ｍＶ］以下となるアンダーフィル材５００の比誘電率の範囲Ｒ２１は、８．２以上６２．８以下である。
また、図６より、一般に使用されるアンダーフィル材に対してノイズ低減効果が２０％以上、すなわちクロストークノイズ電圧が２６．３［ｍＶ］となるアンダーフィル材５００の比誘電率の範囲Ｒ２２は、１１．１以上５９．６以下である。
また、図６より、実施例２における最もノイズ低減効果の高いアンダーフィル材５００の比誘電率は３５であった。
図７は、実施例１同様に実施例２の形態におけるアンダーフィル材５００における高誘電率材料５０２の体積比率に対するアンダーフィル材５００の比誘電率を示すグラフである。図７には、母材５０１をエポキシ樹脂（比誘電率３）とし、母材５０１に高誘電率材料５０２として、チタン酸バリウム・酸化チタン・チタン酸ストロンチウム・ジルコン酸カルシウム単体を混合した場合を示している。
アンダーフィル材５００の比誘電率の範囲Ｒ２１（８．２以上６２．８以下）を実現する組成の一例は、図７の結果から、以下の通りであった。このとき、母材５０１をエポキシ樹脂（比誘電率３）とし、混合する高誘電率材料５０２を、チタン酸バリウム・酸化チタン・チタン酸ストロンチウム・ジルコン酸カルシウムのうちいずれか１つとした。
・チタン酸バリウムの体積比率が０．４％以上５％以下
・酸化チタンの体積比率が２．９％以上３３．２％以下
・チタン酸ストロンチウムの体積比率が１．８％以上２０．１％以下
・ジルコン酸カルシウムの体積比率が１９．３％以上
また、更なるノイズ低減効果（一般に使用されるアンダーフィルより２０％以上ノイズ低減）があるアンダーフィル材５００の比誘電率の範囲Ｒ２２（１１．１以上５９．６以下）を実現する組成の一例は以下の通りであった。このとき、母材５０１をエポキシ樹脂（比誘電率３）とし、混合する高誘電率材料５０２を、チタン酸バリウム・酸化チタン・チタン酸ストロンチウム・ジルコン酸カルシウムのうちいずれか１つとした。
・チタン酸バリウムの体積比率が０．７％以上４．７％以下
・酸化チタンの体積比率が４．５％以上３１．４％以下
・チタン酸ストロンチウムの体積比率が２．７％以上１９．１％以下
・ジルコン酸カルシウムの体積比率が３０％以上
図７より、実施例２の構造における最もノイズ低減効果の高い（比誘電率が３５の）アンダーフィル材５００の組成は、以下の組成１〜３が考えられる。
組成１：
・チタン酸バリウム（比誘電率１２００） ２．７体積％
・エポキシ樹脂（比誘電率３） ９６．３体積％
・カーボンブラック １体積％以下
組成２：
・酸化チタン（比誘電率１８３） １７．８体積％
・エポキシ樹脂（比誘電率３） ８１．２体積％
・カーボンブラック １体積％以下
組成３：
・チタン酸ストロンチウム（比誘電率３００） １０．８体積％
・エポキシ樹脂（比誘電率３） ８１．２体積％
・カーボンブラック １体積％以下
これら組成１〜３に代表される比誘電率３５のアンダーフィル材５００をはんだボール４００の間及び周囲に注入することで、ヴィア導体３４０及びはんだボール４００で発生するクロストークノイズを最も低減することができる。
以上により、はんだボール４００，４００間の誘導性結合により発生する負の電圧のクロストークノイズが、アンダーフィル材５００によるはんだボール４００，４００間の容量性結合より発生する正の電圧のクロストークノイズにより打ち消される。よって、このアンダーフィル材５００により実装面積が増加することなく、はんだボール４００，４００間、ひいては面外方向の配線６００，６００間で発生するクロストークノイズを低減することができる。
また、母材５０１として、エポキシ樹脂を主成分とすることで、はんだボール４００とパッド２２０，３２０との接合を効果的に補強することができる。
特に、高誘電率材料５０２がチタン酸バリウムを主成分とすることで、アンダーフィル材５００に対する高誘電率材料５０２の体積比率を小さくすることができるので、母材５０１による接合の補強の効果が低減するのを抑制することができる。
次に、実施例２で使用されるアンダーフィル材５００の比誘電率を３５、比較例２として、アンダーフィル材の比誘電率を５として、シミュレーションを行った。
実施例２のプリント回路板１００と比較例２のプリント回路板において、信号配線６００１に対してスルーレート７．５［Ｖ／ｎｓｅｃ］、電圧１．５［Ｖ］のステップパルスをパッケージ基板３０１のヴィア導体３４１１直前に印加した。このときの信号配線６００２におけるはんだボール４００２直後のプリント配線板における配線上でのクロストーク電圧を図７に示した。図８は、実施例２及び比較例２におけるクロストーク電圧を示す電圧波形図である。実線Ｖ２１は実施例２におけるクロストーク電圧であり、点線Ｖ２２は比較例２におけるクロストーク電圧である。比較例２においては、３２．９［ｍＶ］のクロストーク電圧が発生するが、比誘電率３５のアンダーフィル材５００を注入した実施例２においては５．７［ｍＶ］にクロストーク電圧を低減することができている。
なお、実施例２においては、信号配線６００１と信号配線６００２についてのクロストークについて述べたが、面外方向の他の配線で発生するクロストークノイズについても低減できることは明らかである。
［実施例３］
次に、実施例３として、図１に示すプリント回路板１００について、上記実施例１，２に対してはんだボール４００，４００間のピッチ、及びはんだボール４００の高さを変えた場合についてのシミュレーション結果について説明する。
実施例３におけるプリント回路板１００において、パッケージ基板３０１のヴィア導体３４０の長さＨ１は０．６［ｍｍ］、ＢＧＡのはんだボール４００のピッチＤは０．３［ｍｍ］、はんだボール４００の高さＨ２は０．１８［ｍｍ］とした。
図９は、実施例３におけるアンダーフィル材５００の比誘電率と、信号配線６００２に生じるクロストークノイズ電圧の最大変動電圧の絶対値のシミュレーション結果を示すグラフである。当該シミュレーションは、実施例１と同様のシミュレーションとした。
図９より、一般に使用されるアンダーフィル材の比誘電率の最大値（比誘電率５）に対してノイズ低減効果が１０％以上となるアンダーフィル材５００の比誘電率の範囲Ｒ３１は、８．６以上７３．９以下である。
また、図９より、一般に使用されるアンダーフィル材に対してノイズ低減効果が２０％以上となるアンダーフィル材５００の比誘電率の範囲Ｒ３２は、１２．１以上７０．１以下である。
また、図９より、実施例３における最もノイズ低減効果の高いアンダーフィル材５００の比誘電率は４１であった。
図１０は、実施例１同様に実施例３の形態におけるアンダーフィル材５００における高誘電率材料５０２の体積比率に対するアンダーフィル材５００の比誘電率を示すグラフである。図１０には、母材５０１をエポキシ樹脂（比誘電率３）とし、母材５０１に高誘電率材料５０２として、チタン酸バリウム・酸化チタン・チタン酸ストロンチウム・ジルコン酸カルシウム単体を混合した場合を示している。
アンダーフィル材５００の比誘電率の範囲Ｒ３１（８．６以上７３．９以下）を実現する組成の一例は、図１０の結果から、以下の通りであった。このとき、母材５０１をエポキシ樹脂（比誘電率３）とし、混合する高誘電率材料５０２を、チタン酸バリウム・酸化チタン・チタン酸ストロンチウム・ジルコン酸カルシウムのうちいずれか１つとした。
・チタン酸バリウムの体積比率が０．５％以上５。９％以下
・酸化チタンの体積比率が３．１％以上３９．４％以下
・チタン酸ストロンチウムの体積比率が１．９％以上２３．９％以下
・ジルコン酸カルシウムの体積比率が２０．７％以上
また、更なるノイズ低減効果（一般に使用されるアンダーフィルより２０％以上ノイズ低減）があるアンダーフィル材５００の比誘電率の範囲Ｒ３２（１２．１以上７０．１以下）を実現する組成の一例は以下の通りであった。このとき、母材５０１をエポキシ樹脂（比誘電率３）とし、混合する高誘電率材料５０２を、チタン酸バリウム・酸化チタン・チタン酸ストロンチウム・ジルコン酸カルシウムのうちいずれか１つとした。
・チタン酸バリウムの体積比率が０．８％以上５．６％以下
・酸化チタンの体積比率が５．１％以上３７．３％以下
・チタン酸ストロンチウムの体積比率が３．１％以上２２．６％以下
・ジルコン酸カルシウムの体積比率が３３．７％以上
図１０より、実施例３の構造における最もノイズ低減効果の高い（比誘電率２８．５の）アンダーフィル材５００の組成は、以下の組成１〜３が考えられる。
組成１：
・チタン酸バリウム（比誘電率１２００） ３．２体積％
・エポキシ樹脂（比誘電率３） ９５．８体積％
・カーボンブラック １体積％以下
組成２：
・酸化チタン（比誘電率１８３） ２１．１体積％
・エポキシ樹脂（比誘電率３） ７７．９体積％
・カーボンブラック １体積％以下
組成３：
・チタン酸ストロンチウム（比誘電率３００） １２．８体積％
・エポキシ樹脂（比誘電率３） ８６．２体積％
・カーボンブラック １体積％以下
これら組成１〜３に代表される比誘電率４１のアンダーフィル材５００をはんだボール４００の間及び周囲に注入することで、ヴィア導体３４０及びはんだボール４００で発生するクロストークノイズを最も低減することができる。
以上により、はんだボール４００，４００間の誘導性結合により発生する負の電圧のクロストークノイズが、アンダーフィル材５００によるはんだボール４００，４００間の容量性結合より発生する正の電圧のクロストークノイズにより打ち消される。よって、このアンダーフィル材５００により実装面積が増加することなく、はんだボール４００，４００間、ひいては面外方向の配線６００，６００間で発生するクロストークノイズを低減することができる。
また、母材５０１として、エポキシ樹脂を主成分とすることで、はんだボール４００とパッド２２０，３２０との接合を効果的に補強することができる。
特に、高誘電率材料５０２がチタン酸バリウムを主成分とすることで、アンダーフィル材５００に対する高誘電率材料５０２の体積比率を小さくすることができるので、母材５０１による接合の補強の効果が低減するのを抑制することができる。
次に、実施例３で使用されるアンダーフィル材５００の比誘電率を４１、比較例３として、アンダーフィル材の比誘電率を５として、シミュレーションを行った。
実施例３のプリント回路板１００と比較例３のプリント回路板において、信号配線６００１に対してスルーレート７．５［Ｖ／ｎｓｅｃ］、電圧１．５［Ｖ］のステップパルスをパッケージ基板３０１のヴィア導体３４１１直前に印加した。このときの信号配線６００２におけるはんだボール４００２直後のプリント配線板における配線上でのクロストーク電圧を図１１に示した。図１１は、実施例３及び比較例３におけるクロストーク電圧を示す電圧波形図である。実線Ｖ３１は実施例３におけるクロストーク電圧であり、点線Ｖ３２は比較例３におけるクロストーク電圧である。比較例３においては、２９．３［ｍＶ］のクロストーク電圧が発生するが、比誘電率４１のアンダーフィル材を注入した実施例３においては４．１［ｍＶ］にクロストーク電圧を低減することができている。
なお、実施例３においては、信号配線６００１と信号配線６００２についてのクロストークについて述べたが、面外方向の他の配線で発生するクロストークノイズについても低減できることは明らかである。
以上、実施例１から実施例３までについて述べたが、まとめると以下のようになる。ＢＧＡの半田ボール４００のピッチＤが０．３［ｍｍ］〜０．５［ｍｍ］とする。共通して一般に使用されるアンダーフィル材の比誘電率の最大値（比誘電率５）に対してノイズ低減効果が１０％以上となるアンダーフィル材５００の比誘電率の範囲は、８．６以上５４．４以下である。また、共通して一般に使用されるアンダーフィル材の比誘電率の最大値（比誘電率５）に対してノイズ低減効果が２０％以上となるアンダーフィル材５００の比誘電率の範囲は、１２．１以上５１．７以下である。
本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。
上記実施形態及び実施例では、半導体装置が、ＢＧＡ型の半導体パッケージである場合について説明したが、これに限定するものではなく、例えばＬＧＡ（Land Grid Array）型の半導体パッケージであってもよい。
１００…プリント回路板、２００…プリント配線板、３００…半導体パッケージ（半導体装置）、４００…はんだボール（接続端子）、５００…アンダーフィル材、５０１…母材、５０２…高誘電率材料

Claims (6)

  1. プリント配線板と、
    前記プリント配線板に実装された半導体装置と、
    前記プリント配線板と前記半導体装置とを接続する、互いに間隔をあけて配置された複数の接続端子と、
    前記プリント配線板と前記半導体装置との間に充填され、前記複数の接続端子を覆うアンダーフィル材と、を備え、
    前記アンダーフィル材は、比誘電率が８．６以上５４．４以下であることを特徴とするプリント回路板。
  2. 前記アンダーフィル材は、比誘電率が１２．１以上５１．７以下であることを特徴とする請求項１に記載のプリント回路板。
  3. 前記アンダーフィル材は、母材と、前記母材に混合され、前記母材に比して高誘電率の高誘電率材料と、を有することを特徴とする請求項１又は２に記載のプリント回路板。
  4. 前記高誘電率材料は、チタン酸バリウム、チタン酸ストロンチウム、酸化チタン及びジルコン酸カルシウムのうち少なくとも１つを含んでいることを特徴とする請求項３に記載のプリント回路板。
  5. 前記高誘電率材料は、チタン酸バリウムを主成分とすることを特徴とする請求項４に記載のプリント回路板。
  6. 前記母材が、エポキシ樹脂を主成分とすることを特徴とする請求項３乃至５のいずれか１項に記載のプリント回路板。
JP2014086484A 2014-04-18 2014-04-18 プリント回路板 Active JP6671835B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014086484A JP6671835B2 (ja) 2014-04-18 2014-04-18 プリント回路板
US14/688,881 US9953743B2 (en) 2014-04-18 2015-04-16 Printed circuit board
US15/924,897 US10679766B2 (en) 2014-04-18 2018-03-19 Printed circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014086484A JP6671835B2 (ja) 2014-04-18 2014-04-18 プリント回路板

Publications (2)

Publication Number Publication Date
JP2015207630A true JP2015207630A (ja) 2015-11-19
JP6671835B2 JP6671835B2 (ja) 2020-03-25

Family

ID=54323224

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014086484A Active JP6671835B2 (ja) 2014-04-18 2014-04-18 プリント回路板

Country Status (2)

Country Link
US (2) US9953743B2 (ja)
JP (1) JP6671835B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6671835B2 (ja) * 2014-04-18 2020-03-25 キヤノン株式会社 プリント回路板
JP7286389B2 (ja) * 2019-04-15 2023-06-05 キヤノン株式会社 無線通信装置、無線通信システムおよび通信方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06172618A (ja) * 1992-12-10 1994-06-21 Denki Kagaku Kogyo Kk エポキシ樹脂組成物及びプリント基板
JP2003049092A (ja) * 2001-08-03 2003-02-21 Hitachi Chem Co Ltd 充填剤、樹脂組成物およびその利用
JP2003086738A (ja) * 2001-09-12 2003-03-20 Ngk Spark Plug Co Ltd 電子部品搭載型配線基板
JP2007005477A (ja) * 2005-06-22 2007-01-11 Toyota Industries Corp アンダーフィルによるノイズ除去方法
JP2010195997A (ja) * 2009-02-27 2010-09-09 Panasonic Electric Works Co Ltd 高誘電性エポキシ樹脂組成物及び高周波デバイス

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217355A (ja) * 1999-11-25 2001-08-10 Hitachi Ltd 半導体装置
US6933450B2 (en) * 2002-06-27 2005-08-23 Kyocera Corporation High-frequency signal transmitting device
JP4647243B2 (ja) 2004-05-24 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US8106521B2 (en) * 2006-10-19 2012-01-31 Panasonic Corporation Semiconductor device mounted structure with an underfill sealing-bonding resin with voids
US7632745B2 (en) * 2007-06-30 2009-12-15 Intel Corporation Hybrid high-k gate dielectric film
KR20100028303A (ko) * 2008-09-04 2010-03-12 삼성전기주식회사 저유전손실의 유전체 페이스트 및 그를 이용한 유전체의 제조방법
US8222739B2 (en) * 2009-12-19 2012-07-17 International Business Machines Corporation System to improve coreless package connections
US8362573B2 (en) * 2010-05-26 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and manufacturing methods thereof
US20120267779A1 (en) * 2011-04-25 2012-10-25 Mediatek Inc. Semiconductor package
US9553040B2 (en) * 2012-03-27 2017-01-24 Mediatek Inc. Semiconductor package
US9035194B2 (en) * 2012-10-30 2015-05-19 Intel Corporation Circuit board with integrated passive devices
US9287194B2 (en) * 2013-03-06 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods for semiconductor devices
JP6671835B2 (ja) * 2014-04-18 2020-03-25 キヤノン株式会社 プリント回路板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06172618A (ja) * 1992-12-10 1994-06-21 Denki Kagaku Kogyo Kk エポキシ樹脂組成物及びプリント基板
JP2003049092A (ja) * 2001-08-03 2003-02-21 Hitachi Chem Co Ltd 充填剤、樹脂組成物およびその利用
JP2003086738A (ja) * 2001-09-12 2003-03-20 Ngk Spark Plug Co Ltd 電子部品搭載型配線基板
JP2007005477A (ja) * 2005-06-22 2007-01-11 Toyota Industries Corp アンダーフィルによるノイズ除去方法
JP2010195997A (ja) * 2009-02-27 2010-09-09 Panasonic Electric Works Co Ltd 高誘電性エポキシ樹脂組成物及び高周波デバイス

Also Published As

Publication number Publication date
US20180211743A1 (en) 2018-07-26
US10679766B2 (en) 2020-06-09
US20150305149A1 (en) 2015-10-22
US9953743B2 (en) 2018-04-24
JP6671835B2 (ja) 2020-03-25

Similar Documents

Publication Publication Date Title
US9192044B2 (en) Printed wiring board, semiconductor package, and printed circuit board
US10194530B2 (en) Microelectronic system including printed circuit board having improved power/ground ball pad array
TWI573229B (zh) 配線基板
US9089060B1 (en) Ball-out for differential signals
US8289727B2 (en) Package substrate
JP2006128633A (ja) 多端子素子及びプリント配線板
TWI572256B (zh) 線路板及電子總成
KR101004684B1 (ko) 적층형 반도체 패키지
US10636741B2 (en) Printed wiring board
US10679766B2 (en) Printed circuit board
CN101472403B (zh) 印刷线路板及其制作方法
CN103889145A (zh) 线路板及电子总成
JP2012033786A (ja) 配線基板
KR102295103B1 (ko) 회로기판 및 회로기판 조립체
JP2010519769A (ja) 高速メモリパッケージ
JP2005005409A (ja) 半導体装置
JP2010080671A (ja) 電子素子実装体
Klink et al. Evolution of organic chip packaging technology for high speed applications
JP2008078314A (ja) 高速信号回路装置
JP2020013917A (ja) 配線基板
WO2015190236A1 (ja) チップモジュールおよび情報処理機器
Kumar et al. Effects of crosstalk and simultaneous switching noise on high performance digital system packages
Kumar et al. Faraday cage for EMC improvement of electronic devices
WO2021084750A1 (ja) インターポーザ実装基板
JP2017216367A (ja) プリント回路板及び電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170417

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180226

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181031

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20181211

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20190222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191211

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20200206

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20200207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200304

R151 Written notification of patent or utility model registration

Ref document number: 6671835

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151